Claims (17)
DRAM 어레이이며, 직교하는 워드선과 비트선과의 교점에 한 개의 DRAM 셀이 접속되는 셀 매트릭스부와, 상기 워드선에 접속되어, 액세스해야 할 행을 선택하는 행 어드레스를 공급하는 행 디코더 수단과, 상기 비트선마다 접속되는 감지 증폭기와, 상기 감지 증폭기에 접속되어, 액세스해야 할 열을 선택하는 열 어드레스를 공급하는 행 디코더이며, 공급된 상기 열 어드레스에 관한 소정의 상기 비트선을 출력 펄스에 접속하는 복수의 비트 스위치를 포함하는 열 디코더 수단을 포함하고, 상기 비트선은 두개 이상의, 상기 비트선의 묶음인 비트선 그룹으로 구성되며, 상기 소정의 비트선과 상기 출력 펄스와의 접속이 직렬로 접속된 두개 이상의 상기 비트 스위치를 거쳐서 이루어지는 것을 특징으로 하는 DRAM 어레이.A DRAM array, a cell matrix portion to which one DRAM cell is connected at an intersection between orthogonal word lines and bit lines, row decoder means connected to the word lines to supply a row address for selecting a row to be accessed; A sense decoder connected to each bit line, and a row decoder connected to the sense amplifier to supply a column address for selecting a column to be accessed, and connecting the predetermined bit line with respect to the supplied column address to an output pulse. A column decoder means including a plurality of bit switches, wherein the bit lines are composed of two or more bit line groups that are bundles of the bit lines, and two of which the connection between the predetermined bit line and the output pulse is connected in series. A DRAM array comprising the above bit switch.
제1항에 있어서, 상기 열 디코더 수단은 비트선 그룹마다 한개 설치된 데이터 비트를 격납하기 위한 로컬래치에 접속되어 있는 것을 특징으로 하는 DRAM 어레이.The DRAM array according to claim 1, wherein the column decoder means is connected to a local latch for storing data bits provided one for each bit line group.
제2항에 있어서, 상기 두개 이상의 비트선 그룹은 상기 비트 스위치와 상기 로컬 래치를 접속하는 적어도 한개의 제1데이터선을 공유하는 것을 특징으로 하는 DRAM 어레이.3. The DRAM array of claim 2, wherein the two or more groups of bit lines share at least one first data line connecting the bit switch and the local latch.
제3항에 있어서, 상기 비트선 그룹은 복수의 비트선 서브 그룹으로 구성되고, 상기 복수의 비트선 서보그룹은 상기 비트 스위치끼리를 접속하는 적어도 한개의 제2데이터선을 공유하는 것을 특징으로 하는 DRAM 어레이.4. The bit line group of claim 3, wherein the bit line group comprises a plurality of bit line subgroups, and the plurality of bit line servo groups share at least one second data line connecting the bit switches. DRAM array.
제4항에 있어서, 상기 제1데이터선 및 상기 제2데이터선에는 상기 비트선 그룹중에 포함되는 상기 비트선 서브 그룹의 수 및 상기 비트선 서브 그룹에 포함되는 비트선의 수의 MOS트랜지스터 스위치가 각각 접속되어 있는 것을 특징으로 하는 DRAM 어레이.5. The MOS transistor switch of claim 4, wherein the first data line and the second data line each have a number of the bit line subgroups included in the bit line group and a number of bit lines included in the bit line subgroup. A DRAM array, which is connected.
제5항에 있어서, 상기 MOS트랜지스터 스위치는 NMOS로 구성되어 있는 것을 특징으로 하는 DRAM 어레이.6. The DRAM array of claim 5, wherein said MOS transistor switch is comprised of NMOS.
제6항에 있어서, 상기 제1데이터선, 제2데이터선, 상기 비트선은 이들을 최고 전위로 프로챠지하기 위한 프리챠지 수단에 접속되어 있는 것을 특징으로 하는 DRAM 어레이.The DRAM array according to claim 6, wherein the first data line, the second data line, and the bit line are connected to precharge means for procharging them to the highest potential.
제5항에 있어서, 상기 MOS트랜지스터 스위치는 PMOS로 구성되어 있는 것을 특징으로 하는 DRAM 어레이.6. The DRAM array of claim 5, wherein said MOS transistor switch is comprised of a PMOS.
제8항에 있어서, 상기 제1데이터선, 제2데이터선, 상기 비트선은 이들을 최고 전위로 프리챠지하기 위한 프리챠지 수단에 접속되어 있는 것을 특징으로 하는 DRAM 어레이.The DRAM array according to claim 8, wherein the first data line, the second data line, and the bit line are connected to precharge means for precharging them to the highest potential.
제4항에 있어서, 상기 제1데이터선에는 제1수의 비트 스위치가 접속되어 있고, 상기 제2데이터선에는 제2수의 비트 스위치가 접속되어 있으며, 각각의 비트 스위치는 공급된 상기 역 어드레스의 비트 열의 일부를 이용하여 특정되는 것을 특징으로 하는 DRAM 어레이.5. The apparatus of claim 4, wherein a first number of bit switches are connected to the first data line, a second number of bit switches are connected to the second data line, and each bit switch is supplied with the reverse address supplied thereto. DRAM array, characterized in that it is specified using a portion of the bit string of the.
제10항에 있어서, 상기 제1수는 4개이고, 상기 제2수는 8인 것을 특징으로 하는 DRAM 어레이.11. The DRAM array of claim 10, wherein said first number is four and said second number is eight.
제11항에 있어서, 상기 제2수의 비트 스위치는 공급된 상기 열 어드레스의 하위 3비트를 이용하고, 상기 제1수의 비트 스위치는 상기 하위 3비트에 접속하는 다음 2비트를 이용하여 특정되는 것을 특징으로 하는 DRAM 어레이.12. The apparatus of claim 11, wherein the second number of bit switches use the lower three bits of the supplied column address, and the first number of bit switches are specified using the next two bits that connect to the lower three bits. DRAM array, characterized in that.
제2항에 있어서, 상기 로컬 래치에 격납된 각각의 상기 비트선 그룹에 대한 데이터군을 소정의 순서로 직렬적으로 격납하기 위한 로컬 버퍼를 구비하는 것을 특징으로 하는 DRAM 어레이.The DRAM array according to claim 2, further comprising a local buffer for serially storing a data group for each of said bit line groups stored in said local latch in a predetermined order.
제13항에 있어서, 상기 출력 펄스는 상기 로컬 버퍼에 격납된 데이터를 버스로 출력하는 것을 특징으로 하는 DRAM 어레이.The DRAM array of claim 13, wherein the output pulse outputs data stored in the local buffer to a bus.
제4항에 관한 DRAM 어레이의 동작 방법이며, 이미 상기 제1데이터선, 상기 제2데이터선, 상기 비트선을 최고 전위 또는 최저 전위중 어느 것에 유지한 대로 상기 비트선상의 전위의 변동을 상기 감지 증폭기로 증폭하는 것을 특징으로 하는 DRAM 어레이 동작 방법.A method of operating a DRAM array according to claim 4, wherein the fluctuation of the potential on the bit line is detected as the first data line, the second data line, and the bit line are held at either the highest potential or the lowest potential. DRAM array operation method characterized in that the amplification by amplifier.
제15항에 있어서, 상기 비트 스위치를 상기 감지 증폭기의 동작 개시후 5ns 이전에 온(on)하는 것을 특징으로 하는 DRAM 어레이 동작 방법.16. The method of claim 15, wherein the bit switch is turned on 5 ns before the start of the sense amplifier.
제15항에 있어서, 상기 비트선상의 전위의 변동 개시후, 상기 출력버스상에 데이터가 나타나기까지의 시간이 20ns 이하인 것을 특징으로 하는 DRAM 어레이 동작 방법.16. The method of operating a DRAM array according to claim 15, wherein the time until the data appears on the output bus after the change of the potential on the bit line starts is 20ns or less.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.