KR950012024B1 - 다이나믹 랜덤 액세스 메모리 장치 - Google Patents

다이나믹 랜덤 액세스 메모리 장치 Download PDF

Info

Publication number
KR950012024B1
KR950012024B1 KR1019920002897A KR920002897A KR950012024B1 KR 950012024 B1 KR950012024 B1 KR 950012024B1 KR 1019920002897 A KR1019920002897 A KR 1019920002897A KR 920002897 A KR920002897 A KR 920002897A KR 950012024 B1 KR950012024 B1 KR 950012024B1
Authority
KR
South Korea
Prior art keywords
bit lines
sense amplifier
random access
dynamic random
lines
Prior art date
Application number
KR1019920002897A
Other languages
English (en)
Other versions
KR920017108A (ko
Inventor
다까노리 사에끼
Original Assignee
니뽄 덴끼 가부시끼아시야
세끼모또 다다히로
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니뽄 덴끼 가부시끼아시야, 세끼모또 다다히로 filed Critical 니뽄 덴끼 가부시끼아시야
Publication of KR920017108A publication Critical patent/KR920017108A/ko
Application granted granted Critical
Publication of KR950012024B1 publication Critical patent/KR950012024B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

내용 없음.

Description

다이나믹 랜덤 액세스 메모리 장치
제1도는 펼쳐진 비트라인 구조의 종래 기술의 다이나믹 랜덤 액세스 메모리 장치의 배열을 도시한 블럭도.
제2도는 접혀진 비트 라인 구조의 다른 종래 기술의 다이나믹 랜덤 액세스 메모리 장치의 배열을 도시한 블럭도.
제3도는 접혀진 비트 라인 구조의 또다른 종래 기술의 다이나믹 랜덤 액세스 메모리 장치의 배열을 도시한 도면.
제4도는 본 발명에 따른 다이나믹 랜덤 액세스 메모리 장치의 배열을 도시한 브럭도.
제5도는 다이나믹 랜덤 액세스 메모리 장치에 내장된 비트라인 세트중 한 세트상에서 판독-출력동작 모드 시퀀스를 도시한 타이밍챠트.
* 도면의 주요부분에 대한 부호의 설명
21 : 단일 반도체 22 : 메모리 셀 어레이
231 내지 23m : 비트 라인 세트 241 내지 24m : 제1감지 증폭기 회로
251 내지 25m : 제2감지 증폭기 회로 261 내지 26m : 제1전달 유닛
271 내지 27m : 제2전달 유닛 28 : 디코더 유닛
291 내지 29m : 워드 라인 세트
본 발명은 다이나믹 랜덤 액세스 메모리(DRAM)장치, 보다 특별하게는 한 메모리 셀 어레이와 감지증폭기 회로사이에 결합된 비트 라인 배열에 관한 것이다.
다이나믹 랜덤 엑세스 메모리에서, 데이타 비트는 전기 전하의 형태로 메모리 셀들에 저장되고, 이것으로부터 판독 출력되는 데이타 비트는 관련된 비트 라인쌍에 차도전압 레벨을 발생시킨다. 상기 비트라인쌍은 감지 증폭기 회로들에 차동 전압 레벨을 전달하며, 이들 감지 증폭기 회로는 고속의 판독 동작을 위해 차동 전압 레벨을 신속하게 전개시킨다.
여러가지 비트 라인 배열이 제안되고 있는데, 이들은 대략 두개의 카테고리로 분류된다. 제1카테고리는 "펄쳐진 비트 라인 구조(open bit line configuration)"로 알려져 있으며 제1도에 예시되어 있다. 다이나믹 랜덤 액세스 메모리 장치는 두개의 메모리 셀 어레이(1a 및 1b)를 가지고 있으며, 두 개의 비트 라인 세트(2a/2b/2c 및 3a/3b/3c)가 각각 상기 두개의 메모리 셀 어레이(1a 및 1b)에 제공된다. 메모리 셀 어레이(1a)는 행 및 열로 배열된 다수의 메모리 셀로 실현되며, 작은 버블(bubble)들이 각각 상기 매트릭스에서 메모리 셀을 나타내고 있다. 제1의 비트 라인 세트(2a 내지 2 c)는 메모리 셀 어레이(1a)와 관련된다. 마찬가지로, 또 하나의 메모리 셀 어레이(1h)는 각각 작은 버블로 표시되는 다수의 메모리 셀을 구비하며, 또 다른 비트 라인 세트(3a 내지 3c)와 관련된다.
비록 도면에 도시되지는 않았지만, 각각의 메모리 셀은 전달 트랜지스터와 저장 캐패시터의 직렬 결합으로 실현된다. 두 개의 워드 라인 세트(4a/4b/4c와 5a/5b/5c/5d)가 각각 두개의 메모리 셀 어레이(1a 및 1b)와 관련된다. 워드라인(4a 내지 4d) 및 비트 라인(2a 내지 2c)은 각각의 교차점에서 어드레스들을 정의하며, 이 어드레스들은 어레이(1a)의 메모리 셀에 할당된다. 마찬가지로, 워드라인(5a 내지 5d) 및 비트 라인(3a 내지 3c)은 어레이(1b)메모리 셀 에 할당되는 어드레스들을 정의한다. 감지 중폭기 회로(6a, 6b 및 6c)의 어레이가 메모리 셀 어레이(1a와 1b)사이에 위치되고, 비트 라인(2a 내지 2c)은 비트 라인 쌍을 형성하도록 비트 라인(3a 내지 3c)과 각각 쌍을 이룬다. 이들 비트 라인쌍은 감지 증폭기 회로(6a 내지 6c)와 결합되며, 메모리 셀 어레이(1a 또는 1b)로 부터 판독 출력되는 데이타 비트를 감지 증폭기 회로(6a 내지 6c)로 전달한다. 펼쳐진 비트 라인 구조의 다이나믹 랜덤 액세스 메모리 장치는 모든 교차점이 어드레스 가능한 메모리 셀을 할당될 수 있으므로 집적 밀도 면에서(in view of integration density) 바람직하다. 그러나, 서로 쌍을 이룬 비트 라인들은 각각 메모리 셀 어레이(1a 및 1b)와 관련되며, 비트 라인쌍에서 역위상(anti-phase)노이즈를 발생시키는 경향이 있다. 상기 역위상 노이즈는 전달된 차동 전압 레벨을 감소시켜, 이에 따라 관련 감지 증폭기의 감지성 저하를 야기한다.
제2카테고리는 "접혀진 비트 라인 구조(folded bit line configuration)"로 알려져 있는데, 제2도는 접혀진 비트 라인 구조로된 다이나믹 랜덤 액세스 메모리 장치의 예를 도시한 것이다. 각각 작은 버블로 표시된 모든 메모리 셀은 조합으로 단일 메모리 셀 어레이(11)를 형성하며, 이들 메모리 셀은 각각 전달 트랜지스터와 저장 캐패시터의 직렬 결합으로 실현된다. 비트 라인(12a 및 12b)은 각각 비트 라인(13a 및 13b)와 쌍을 이루며, 비트 라인(12a 내지 12b와 13a 내지 13b)은 메모리 셀 어레이(11)와 관련된 비트 라인 쌍을 형성한다. 감지 증폭기 회로(14a 및 14b)의 어레이가 메모리 셀 어레이(11)의 측면중 한 측면상에 제공되며, 비트 라인쌍은 각각 상기 감지 증폭기(14a 및 14b)와 결합된다. 워드라인(15a, 15b, 15c, 15d, 15e 및 15f)이 또한 메모리 셀 어레이(11)에 제공되며, 메모리 셀은 각 비트 라인쌍의 비트 라인(12a 또는 13a)이 작은 차동 전압 레벨을 생성하도록 저장 캐패시터와 결합될 수 있기 때문에 워드 라인(15a 내지 15f)과 비트라인(12a, 13a, 12b 및 13b) 사이의 교차점의 1/2 에 위치된다. 이와 같은 이유 때문에, 접혀진 비트 라인 구조의 다이나믹 랜덤 액세스 메모리 장치는 집적 밀도면에 있어 덜 바람직하다. 한편, 비트 라인(12a 및 12b)뿐만 아니라 비트 라인(13a 및 13b)은 메모리 셀 어레이(11)에 할당된 영역을 통과하므로, 노이즈가 비트 라인(12a/12b 및 13a/13b)에 같은 영향을 끼치며, 동위상(in-phase) 노이즈가 관련 감지 증폭기 회로(14a와 14b)의 감지성을 덜 저하시킨다.
제3도는 접혀진 비트 라인 구조의 또다른 종래 기술의 다이나믹 랜덤 액세스 메모리 장치를 도시한 것으로서, 구조 라인 및 회로들은 제2도의 대응 라인 및 회로들과 같은 부호로 표시된다. 비트 라인(12a 및 12b)은 비트 라인(13a 및 13b)과 서로 맞물려 있으며, 따라서 감지 증폭기 회로(14a 및 14b)가 메모리 셀 어레이(11)의 양 측면상에 위치된다. 비록 비트 라인(12a 내지 13b)사이의 간격이 감소될지라도, 감지 증폭기(14a 와 14b)각각에 대량의 공간이 할당되는 바, 이 대량의 공간으로 인하여 감지 증폭기 회로의 감지성이 높게 유지된다. 그러나, 교차점중 단지 1/2만이 메모리 셀에 할당될 수 있으며, 이와 같은 종래 기술의 다이나믹 랜덤 액세스 메모리 장치는 고유의 문제에 직면하게 된다.
그러므로, 본 발명의 중요한 목적은 감지 증폭기 회로의 노이즈에 대한 감지성( sensitivity)의 저하없이 집적 밀도가 향상되는 다이나믹 랜덤 액세스 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 두개의 감지 증폭기 사이에 비트 라인을 공유하므로써 기준 전압 레벨이 제공되도록 하는 것을 제안하고 있다.
본 발명에 따라, 단일 반도체 칩상에 제조된 다이나믹 랜덤 액세스 메모리 장치가 제공되는데, 이 다이나믹 랜덤 액세스 메모리 장치는, a) 각각 데이타 비트를 저장하는 다수의 메모리 셀로 실현되는 메모리 셀 어레이와, b) 상기 메모리 셀 어레이와 관련되고, 각각 제1, 제2 및 제3비트 라인을 갖는 다수의 비트 라인 세트와, c) 상기 비트 라인 세트의 제1, 제2 및 제3비트 라인과의 가상 교차점에 다수의 어드레스 가능한 위치를 제공하는 다수의 워드 라인-이때 상기 다수의 메모리 셀은 상기 다수의 어드레스 가능한 위치에 선택적으로 할당되며, 상기 다수의 워드 라인중 하나는 각 세트의 상기 제1, 제2 및 제3비트 라인중 두개가 상기 메모리 셀 어레이로부터 판독 출력되는 두개의 데이타 비트를 전달하도록 허용함-과; d) 상기 비트 라인 세트의 한 측면상에 제공되며, 각각 상기 비트 라인 세트와 관련되는 제1감지 증폭기 회로와, e) 각각 비트 라인 세트와 제1감지 증폭기 회로 사이에 결합된 제1전달 게이트 유닛과, f) 각각 비트 라인 세트의 또 하나의 측면상에 제공되며, 각각 상기 비트 라인 세트와 관련되는 제2감지 증폭기와, g) 상기 비트 라인 세트와 제2감지 증폭기 회로사이에 각각 결합된 제2전달 게이트 유닛; 및 h) 각 세트의 제1, 제2 및 제3비트 라인중 한 라인이 관련 제1 및 제2 감지 증폭기 회로에 기준 전압 레벨을 공급하므로써 상기 워드 라인들중 하나에 의해 선택된 메모리 셀로부터 전압 레벨의 형태로 제1, 제2 및 제3비트 라인중 나머지 라인들에 대해 판독 출력되는 상기 두개의 데이타 비트의 논리 레벨을 식별하도록 하는 방식으로 상기 제1 및 제2 전달 게이트 유닛을 제어하도록 동작하는 제어 유닛을 구비한다.
본 발명에 따른 다이나믹 랜덤 액세스 메모리 장치의 특징 및 장점들이 첨부 도면을 참조로한 다음의 상세한 설명으로부터 보다 분명하게 이해될 수 있을 것이다.
먼저, 제4도에서, 본 발명의 다이나믹 랜덤 액세스 메모리 장치는 단일 반도체 칩(21)상에 제조되며, 각각 작은 버블로 표시된 다수의 메모리 셀로 실현되는 메모리 셀 어레이(22)를 구비한다. 비록 도시하지는 않았지만, 각각의 메모리 셀은 전달 트랜지스터와 저장 캐패시터의 직렬 결합으로 실현된다. 비트 라인 세트(231 내지 23m)는 메모리 셀 어레이(22)와 관련되고, 제1감지 증폭기 회로(241 내지 24m)가 상기 비트 라인 세트(231 내지 23m)의 한 측면상에 제공된다. 제2감지 증폭기 회로(251 내지 25m)는 또한 비트 라인 세트(231 내지 23m)의 또 하나의 측면상에 제공되고, 제1전달 유닛 어레이(261 내지 26m)가 비트 라인 세트(231내지 23m)와 제1감지 증폭기 회로(241 내지 24m)사이에 결합된다. 제2전달 유닛 어레이(271 내지 27m)가 비트 라인 세트(231 내지 23m)와 제2감지 증폭기 회로(251 내지 25m)사이에 결합되며, 상기 제1 및 제2전달 유닛(261 내지 26m)과 (271 내지 27m)은 디코더 유닛(28)에 의해 제어된다. 메모리 셀 어레이(22)는 또한 워드 라인 세트(291 내지 29n)와 관련되며, 이 워드 라인 세트(291 내지 29n)는 행어드레스 디코더/워드 라인 구동 유닛(30)에 의해 선택적으로 구동된다.
비트 라인 세트(231 내지 23m)는 각각 제1, 제2 및 제3비트 라인 BLa, BLb 및 BLc으로 구성되며, 각각의 워드 라인 세트(291 내지 29n)는 제1, 제2 및 제3워드 라인 WLa, WLb 및 WLc으로 구성된다. 각각의 비트 라인 세트 및 각각의 워드 라인 세트는 9개의 어드레스가능 위치를 정의하며, 이의 2/3, 즉 6개의 어드레스 가능한 위치가 6개의 메모리 셀에 할당된다. 그러므로, 한 유닛 영역은 접혀진 비트 라인 구조의 종래 랜덤 액세스 메모리 장치에 비해 1과 1/2배 만큼 큰 메모리에 의해 점유된다.
제1전달 유닛(261 내지 26m)는 각각 관련 비트 라인 세트의 제1내지 제3비트 라인 BLa, BLb 및 BLc와 각각 결합된 3개의 n-채널 인핸스먼트형 전달 트랜지스터 QN11, QN12, QN13로 실현되며, n-채널 인핸스먼트형 전달 트랜지스티 QN11는 관련된 제1감지 증폭기 회로의 입력 노드중 또는 한 노드와 직접 결합된다. 한편, 상기 관련된 제1감지 증폭기 회로의 입력 노드중 또 하나의 노드는 나머지 n-채널 인핸스먼트형 전달 트랜지스터 QN12와 QN13사이에 공유된다. 제2전달 유닛(271 내지 27m)은 각각 관련된 비트 라인 세트의 제1 내지 제3비트 라인 BLa, BLb 및 BLc과 결합되는 3개의 n-채널인핸스먼트형 전달 트랜지스터(QN14, QN15 및 QN16)로 실현되며, n-채널 인핸스먼트형 전달 트랜지스터 QN14 및 QN15는 관련된 제1감지 증폭기 회로의 입력 노드중 한 노드와 공통으로 결합된다. 한편, 관련된 제1감지 증폭기 회로의 입력 노드중 또 하나의 노드는 나머지 n-채널 인핸스먼트형 전달 트랜지스터 QN16와 결합된다. 예컨대, 사전 충전 유닛(precharging uint), 열 선택기 유닛, 및 열 어드레스 디코더 유닛과 같은 다른 구조 요소들이 당해 다이나믹 랜덤 액세스 메모리 장치에 포함되어 있지만은 본 발명을 이해하는데 있어 그다지 중요한 사항이 아니므로 생략한다.
제1 및 제2전달 유닛(261 내지 26m 및 271 내지 27m)을 이용하므로써, 두 메모리 셀의 저장 캐패시터들은 제1 내지 제3비트 라인 BLa, BLb 및 BLc 중 두개의 비트 라인과 결합되며, 나머지 비트 라인 BLa, BLb 및 BLc은 두개의 관련 감지 증폭기 회로 사이에 공유된다. 관련 감지 증폭기 회로와 제1, 제2 및 제3비트 라인 BLa, BLb 및 BLc를 적절히 결합시키기 위해서, 디코더 유닛(28)은 제1 내지 제6전달 신호 TG1, TG2, TG3, TG4, TG5 및 TG6을 발생시키며, n-채널 인핸스먼트형 전달 트랜지스터 QN11 내지 QN16는 제1 내지 제5전달 신호 TG1 내지 TG6에 의해 선택적으로 게이팅된다.
여기서 워드 라인 세트(291)의 워드 라인(WLa)이 행 어드레스 비트에 의해 선택된다고 가정했을 때 제5도를 참조로 하여 다이나믹 랜덤 액세스 메모리 장치의 회로 동작에 관하여 설명한다. 시간 t1전에는 워드 라인 WLa 내지 WLc 모두가 비활성 저 전압 레벨 L에 유지되고, 모든 전달 신호 TG1 내지 TG6는 활성 고 전압 레벨 H과 상승된다. 사전 충전 수단(도시않됨)은 비트 라인 BLa, BLb 및 BLc모두에 전류를 공급하며, 비트 라인 BLa 내지 BLc 모두와 제1 및 제2 감지 증폭기 회로(241 내지 25m 및 251 내지 25m)의 입력 노드는 충전되어, 고전압 레벨 H과 저 전압 레벨 L사이의 중간 전압 레벨로 균형이 유지된다.
시간 t1에서, 제3및 제5 전달 신호 TG3 및 TG5가 저전압 레벨로 감소되고, n-채널 인핸스먼트형 전달 트랜지스터 QN13 및 QN15는 턴오프되어 제1 및 제2 감지 증폭기 회로(241 내지 24m 및 251 내지 25m)을 비트 라인 BLc 및 BLb으로부터 각각 차단한다. 다시 말해서, 제1 감지 증폭기 회로(241 내지 24m)는 그 입력 노드에서 제1 및 제2 비트 라인 BLa, BLb과 결합되고, 제2감지 증폭기 회로(251 내지 25m)는 그 입력 노드에서 제1 및 제3비트 라인 BLa 및 BLc과 결합된다.
행 어드레스 디코더/워드 라인 구동기 유닛(30)은 시간 t2에서 활성인 고 전압 레벨 H로 워드 라인세트 291의 워드 라인 WLa를 구동하며, 메모리 셀로부터 제2 및 제3세트 BLb 및 BLc으로 데이타 비트가 판독 출력된다. 데이타 비트가 전기 전하 형태로 저장되기 때문에, 제2 및 제3비트 라인 BLb 및 BLc상에서의 전압 레벨은 중간 레벨로부터 변화한다. 한편, 제1비트 타인 BLa은 중간 전압 레벨로 유지되며, 이 중간 전압 레벨은 제2 및 제3비트 라인 BLb 및 BLc으로 판독 출력된 논리레벨을 식별하기 위한 기준 전압 레벨로서 역할을 한다.
전술한 바와 같이, n-채널 인핸스먼트형 전달 트랜지스터 QN11, QN12, QN14 및 QN16는 턴온되며, 제1 및 제2비트 라인 BLa 및 BLb상의 전압 레벨은 제1감지 증폭기 회로(241 내지 24m)에 전달된다. 마찬가지로, 제1 및 제3비트 라인 BLa, 및 BLc상의 전압 레벨은 제2감지 증폭기 회로 251 내지 25m에 전달된다. 다시말해서, 제1과 제2비트 라인 BLa 매지 BLb 사이의 작은 차동 전압으로 각각 표시된 데이타 비트는 제1감지 증폭기 회로(241 내지 24m)로 공급되며, 제1과 제3비트 라인 BLa 내지 BLc 사이의 작은 차등 전압으로 각각 표시된 데이타 비트는 제2감지 증폭기 회로(251 내지 25m)에 공급된다.
제1, 제2, 제4 및 제6 전달 신호 TG1, TG2, TG4 및 TG16는 시간 t3에서 저 전압 레벨 L로 감소되며, 제1 및 제2 감지 증폭기 회로(241 내지 24m 및 251 내지 25m)는 논리 레벨을 신속히 식별하기 위해서 자체 입력 노드에 각각의 작은 전압 레벨을 전개시킨다. 이렇게 해서 식별된 데이타 네트는 제1 및 제2감지 증폭기 회로(241 내지 24m 및 251 내지 25m)로부터 열 선택기 유닛(도시않됨)으로 공급되며, 열 어드레스 비트에 응답하여 이것밖으로 선택적으로 전달된다.
제2 및 제6 전달 신호 TG2 및 TG6는 시간 t4에서 고전압 레벨로 상승되며, 데이타 비트를 표시하는 상기 전개된 전압 레벨은 선택된 메모리 셀에 재저장 된다.
따라서, 제1 내지 제6 전달 신호 TG1 내지 TG6는 제1 내지 제3비트 라인 BLa 내지 BLc 중 하나가 기준 전압 전달 라인으로서의 역할을 하게 해준다. 다음의 표는 선택된 워드 라인에 의해 결합되는 제1 및 제2감지 증폭기 회로와 비트 라인 사이의 관계를 도시한 것이다.
[표 1]
지금까지 본 발명의 특정 실시예와 관계하여 설명하였지만은 본 기술분야에 전문지식을 가진자이면 본 발명의 정신 및 범주를 벗어남이 없이 여러가지 변화 및 수정을 꾀할 수 있을 것이다. 예컨대, 하나이상의 메모리셀 어레이가 본 발명에 따른 비트 라인 배열로 다이나믹 랜덤 액세스 메모리에 포함될 수 있다.

Claims (6)

  1. 단일 반도체 칩(21)상에 제조된 다이나믹 랜덤 액세스 메모리 장치에 있어서, a) 각각 데이타 비트를 저장하는 다수의 메모리 셀에 의해 실현되는 메모리 셀 어레이(22); b) 메모리 셀 어레이와 관련되고, 각각 제1, 제2 및 제3비트 라인(BLa/BLb/BLc)을 갖는 다수의 비트 라인 세트(231 내지 23m)와, c) 상기 비트 라인 세트의 제1, 제2 및 제3비트 라인과의 교차점에 다수의 어드레스가능 위치를 제공하는 다수의 워드 라인(291 내지 29n)-이때 상기 다수의 메모리 셀은 상기 다수의 어드레스 가능한 위치에 선택적으로 할당되며, 상기 다수의 워드 라인중 하나는 상기 각 세트의 제1, 제2 및 제3비트 라인중 두개가 상기 메모리 셀 어레이로부터 판독 출력되는 두개의 데이타 비트를 전달하도록 허용함과, d) 상기 비트 라인 세트의 한 측면상에 제공되며, 각각 상기 비트 라인 세트와 관련되는 제1감지 증폭기 회로(241 내지 24m)와, e) 상기 비트 라인 세트와 제1감지 증폭기 회로 사이에 각각 결합된 제1전달 게이트 유닛(261 내지 26m)과, f) 상기 비트 라인 세트의 다른 측면상에 제공되며, 각각 상기 비트 라인 세트와 관련되는 제2감지 증폭기(251 내지 25m)와, g) 상기 비트 라인 세트와 제2감지 증폭기 회로사이에 각각 결합된 제2전달 게이트 유닛(271 내지 27m); 및 h) 상기 각 비트 라인세트의 제1, 제2 및 제3비트 라인중 한 라인이 관련된 제1 및 제2 감지 증폭기에 기준 전압 레벨을 공급하므로써 상기 워드 라인들중 하나에 의해 선택된 메모리 세롤부터 전압 레벨의 형태로 제1, 제2 및 제3비트 라인중 나머지 라인들로 판독 출력되는 상기 두개의 데이타 비트의 논리 레벨을 식별하도록 하는 방식으로 상기 제1 및 제2 전달 게이트 유닛을 제어 하도록 동작하는 제어 유닛(28)을 구비하는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리 장치
  2. 제1항에 있어서, 상기 다수의 워드 라인이 각각 제1, 제2 및 제3워드 라인(WLa/WLb/WLc)을 갖는 워드 라인 세트로 분할되고, 상기 각 비트 라인 세트의 상기 제1, 제2 및 제3비트 라인과 상기 각 워드 라인 세트의 상기 제1, 제2 및 제3워드 라인이 9개의 교차점을 제공하며, 상기 9개의 교차점으로부터 선택되는 6개의 교차점이 상기 메모리 셀 어레이의 메모리 셀에 의해 점유되는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리 장치.
  3. 제2항에 있어서, 상기 제1워드 라인(WLa)과 상기 제2 및 제3비트 라인(BLb/BLc)의 교차점, 상기 제2워드 라인(WLb)과 상기 제1 및 제3비트 라인(BLa/BLc)의 교차점, 및 상기 제3워드 라인(WLc)과 상기 제1 및 제2비트 라인(BLa/BLb)의 교차점이 상기 메모리 셀 어레이의 상기 6개의 메모리 셀에 의해 점유되는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리 장치.
  4. 제3항에 있어서, 상기 제1전달 게이트 유닛(261 내지 26m)이 각각 제1, 제2 및 제3전달 트랜지스터(QN11/QN12/QN13)에 실현되며, 상기 제1전달 트랜지스터(QN11)는 관련된 제1감지 증폭기 회로의 두 입력 노드중 하나의 노드와 결합되고, 상기 제2 및 제3전달 트랜지스터(QN12, QN13)는 상기 관련된 제1감지 증폭기 회로의 입력 노드중 다른 하나의 노드에 공통으로 결합되는 것을 특징으로 하는 다이나믹 랜덤 액세스 메모리 장치.
  5. 제4항에 있어서, 상기 제2전달 게이트 유닛(271 내지 27m)이 각각 제4, 제5, 및 제6 전달 트랜지스터(QN14/QN15/QN16)로 실현되며, 상기 제4 및 제5 전달 트랜지스터(QN14/QN15)는 관련된 제2감지 증폭기 회로의 두 입력 노드중 하나의 노드와 공통으로 결합되고, 상기 제6전달 트랜지스터(QN16)는 상기 관련된 제2감지 증폭기 회로의 두 입력 노드중 다른 하나의 노드에 결합되는 것을 특징으로 하는 다이나믹 랜덤 엑세스 메모리 장치.
  6. 제5항에 있어서, 상기 제어 유닛(28)이 각각 제1, 제2, 제3, 제4, 제5 및 제6 제어 신호 라인(TG1/TG2/TG3/TG4/TG5/TG6)을 통해 상기 제1 내지 제6 전달 트랜지스터의 게이트 전극과 결합되며, 상기 제1 내지 제6 제어 신호 라인은, 상기 제1워드 라인이 선택될 때, 상기 기준 전압 레벨을 공급하기 위해, 상기 제1비트 라인으로 하여금 관련된 제1 및 제2감지 증폭기 회로 사이에 공유되게 하는 것을 특징으로 하는 다이나믹 랜덤 엑세스 메모리 장치.
KR1019920002897A 1991-02-27 1992-02-25 다이나믹 랜덤 액세스 메모리 장치 KR950012024B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP3032840A JPH04271086A (ja) 1991-02-27 1991-02-27 半導体集積回路
JP91-32840 1991-02-27
JP91-032840 1991-02-27

Publications (2)

Publication Number Publication Date
KR920017108A KR920017108A (ko) 1992-09-26
KR950012024B1 true KR950012024B1 (ko) 1995-10-13

Family

ID=12370021

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920002897A KR950012024B1 (ko) 1991-02-27 1992-02-25 다이나믹 랜덤 액세스 메모리 장치

Country Status (5)

Country Link
US (1) US5243558A (ko)
EP (1) EP0502398B1 (ko)
JP (1) JPH04271086A (ko)
KR (1) KR950012024B1 (ko)
DE (1) DE69210449T2 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05342855A (ja) * 1992-06-04 1993-12-24 Nec Corp 半導体メモリ回路
US5732010A (en) * 1992-09-22 1998-03-24 Kabushiki Kaisha Toshiba Dynamic random access memory device with the combined open/folded bit-line pair arrangement
JP3302796B2 (ja) * 1992-09-22 2002-07-15 株式会社東芝 半導体記憶装置
US5864181A (en) 1993-09-15 1999-01-26 Micron Technology, Inc. Bi-level digit line architecture for high density DRAMs
US5636158A (en) * 1995-03-13 1997-06-03 Kabushiki Kaisha Toshiba Irregular pitch layout for a semiconductor memory device
US5546349A (en) * 1995-03-13 1996-08-13 Kabushiki Kaisha Toshiba Exchangeable hierarchical data line structure
US6043562A (en) 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
JP2002216471A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体記憶装置
FR2830365B1 (fr) * 2001-09-28 2004-12-24 St Microelectronics Sa Memoire vive dynamique
US6836427B2 (en) * 2002-06-05 2004-12-28 Micron Technology, Inc. System and method to counteract voltage disturbances in open digitline array dynamic random access memory systems
KR100538883B1 (ko) * 2003-04-29 2005-12-23 주식회사 하이닉스반도체 반도체 메모리 장치
JP4493666B2 (ja) * 2007-01-30 2010-06-30 株式会社ルネサステクノロジ 強誘電体メモリ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807194A (en) * 1986-04-24 1989-02-21 Matsushita Electric Industrial Co., Ltd. Seimiconductor memory device having sub bit lines
JPS63104296A (ja) * 1986-10-21 1988-05-09 Nec Corp 半導体記憶装置
JPS63205897A (ja) * 1987-02-20 1988-08-25 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPH07105134B2 (ja) * 1987-08-28 1995-11-13 三菱電機株式会社 半導体記憶装置
JPH02302986A (ja) * 1989-05-16 1990-12-14 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
KR930001737B1 (ko) * 1989-12-29 1993-03-12 삼성전자 주식회사 반도체 메모리 어레이의 워드라인 배열방법
KR920010344B1 (ko) * 1989-12-29 1992-11-27 삼성전자주식회사 반도체 메모리 어레이의 구성방법
US5107459A (en) * 1990-04-20 1992-04-21 International Business Machines Corporation Stacked bit-line architecture for high density cross-point memory cell array

Also Published As

Publication number Publication date
DE69210449D1 (de) 1996-06-13
DE69210449T2 (de) 1997-01-02
EP0502398A1 (en) 1992-09-09
US5243558A (en) 1993-09-07
JPH04271086A (ja) 1992-09-28
EP0502398B1 (en) 1996-05-08
KR920017108A (ko) 1992-09-26

Similar Documents

Publication Publication Date Title
US7697358B2 (en) Semiconductor memory device
US6545935B1 (en) Dual-port DRAM architecture system
JP3470722B2 (ja) アレイ・エッジ部での基準検知を具備するｄｒａｍ
US7319606B2 (en) Memory
US4731758A (en) Dual array memory with inter-array bi-directional data transfer
US20060262612A1 (en) Method of operating a memory cell
KR100702355B1 (ko) 은닉 리프레시를 지원하는 듀얼 포트 셀을 구비한 반도체메모리
KR950012024B1 (ko) 다이나믹 랜덤 액세스 메모리 장치
JP3521979B2 (ja) 半導体記憶装置
US5623451A (en) Semiconductor memory device
USRE46202E1 (en) Semiconductor memory device of open bit line type
KR950006962B1 (ko) 반도체 기억 장치
US6775177B2 (en) Semiconductor memory device switchable to twin memory cell configuration
US5926410A (en) Memory array architecture and method for dynamic cell plate sensing
JPH07111824B2 (ja) 半導体メモリ
JP2980368B2 (ja) ダイナミック型半導体記憶装置
US5504709A (en) Semiconductor memory device
JP4570356B2 (ja) オープンディジットアレイ用のセンスアンプおよびアーキテクチャ
JPH11250670A (ja) 半導体記憶装置
JPH09331032A (ja) 半導体記憶装置
JPH07114794A (ja) 半導体記憶装置
JP3249912B2 (ja) 半導体記憶装置
US6621752B2 (en) Refreshing scheme for memory cells a memory array to increase performance of integrated circuits
JPH0510756B2 (ko)
JPS6333240B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20031013

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee