JP3470722B2 - アレイ・エッジ部での基準検知を具備するｄｒａｍ - Google Patents
アレイ・エッジ部での基準検知を具備するｄｒａｍInfo
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Description
【発明の詳細な説明】
技術分野
本発明は、一般的には、集積メモリ装置に関し、より
詳細には、オープン・ディジット線アーキテクチャーを
有するメモリ装置に関する。
詳細には、オープン・ディジット線アーキテクチャーを
有するメモリ装置に関する。
発明の背景
集積回路メモリは、より多量のメモリ記憶の必要性が
増大するに連れて、漸進的に高密度となってきている。
製造技術及び設計オプションは設計世代毎にメモリ記憶
の安定増大の維持に関してかなり成功してきたが、新規
の高密度回路の必要性が継続している。
増大するに連れて、漸進的に高密度となってきている。
製造技術及び設計オプションは設計世代毎にメモリ記憶
の安定増大の維持に関してかなり成功してきたが、新規
の高密度回路の必要性が継続している。
ダイナミック・ランダム・アクセス・メモリ（DRAM）
装置は、典型的には、個々別々のメモリセルの配列から
構成されている。各メモリセルは、電荷を保持できるキ
ャパシタと、そのキャパシタ電荷にアクセスするアクセ
ス・トランジスタとを備える。この電荷はデータ・ビッ
トと云われて、高電圧か或は低電圧かの何れかとなるこ
とができる。データは書込みモード中にメモリセルに記
憶されるか、或は、読取りモード中に該メモリセルから
検索され得る。こうしたデータは、スイッチング装置と
して使用されるトランジスタを介して、入力／出力線に
接続されるビット線或はディジット線として呼称される
信号線上で内部的に転送される。
装置は、典型的には、個々別々のメモリセルの配列から
構成されている。各メモリセルは、電荷を保持できるキ
ャパシタと、そのキャパシタ電荷にアクセスするアクセ
ス・トランジスタとを備える。この電荷はデータ・ビッ
トと云われて、高電圧か或は低電圧かの何れかとなるこ
とができる。データは書込みモード中にメモリセルに記
憶されるか、或は、読取りモード中に該メモリセルから
検索され得る。こうしたデータは、スイッチング装置と
して使用されるトランジスタを介して、入力／出力線に
接続されるビット線或はディジット線として呼称される
信号線上で内部的に転送される。
検知回路がこうしたメモリ内に含まれて、メモリセル
内に記憶されたデータを検知すると共に該データを出力
するために増幅する。こうした検知回路は、典型的に
は、メモリセルに記憶された電荷を既知の基準と比較す
る。通信線及び基準回路の双方の実施に要求される物理
的な間隔は、所与の集積回路上で可能な密度を制限す
る。1994年４月15日発行のJP−Ａ−61 03 755の「半
導体記憶装置（Semiconductor Storage Device）」で
は、ダミー・ビット線を用いたメモリを記載している。
内に記憶されたデータを検知すると共に該データを出力
するために増幅する。こうした検知回路は、典型的に
は、メモリセルに記憶された電荷を既知の基準と比較す
る。通信線及び基準回路の双方の実施に要求される物理
的な間隔は、所与の集積回路上で可能な密度を制限す
る。1994年４月15日発行のJP−Ａ−61 03 755の「半
導体記憶装置（Semiconductor Storage Device）」で
は、ダミー・ビット線を用いたメモリを記載している。
上述した理由のため、そして、本明細書を読んで理解
した当業者には明らかとなるであろう以下に述べる他の
理由のため、アレイのエッジ部を含むメモリ・アレイの
有効スペースを最大限に活用したダイナミック・メモリ
回路の必要性が当業界にはある。
した当業者には明らかとなるであろう以下に述べる他の
理由のため、アレイのエッジ部を含むメモリ・アレイの
有効スペースを最大限に活用したダイナミック・メモリ
回路の必要性が当業界にはある。
発明の開示
集積メモリに付随する上述の問題やその他の問題は本
発明によって対処され、それは以下の明細書を読んで検
討することによって理解されるであろう。メモリセルに
記憶されたデータを検知すべく、メモリ・アレイのエッ
ジ部に配置された基準回路を用いるダイナミック・メモ
リが記載されている。
発明によって対処され、それは以下の明細書を読んで検
討することによって理解されるであろう。メモリセルに
記憶されたデータを検知すべく、メモリ・アレイのエッ
ジ部に配置された基準回路を用いるダイナミック・メモ
リが記載されている。
特に本発明は、オープン・ディジット線アーキテクチ
ャーを有するメモリを説明するものであり、基準回路が
設けられて追加のメモリセル及びディジット線がメモリ
装置のメモリ・アレイ内に位置決めさせている。基準回
路はセンス増幅器回路に接続されて、ディジット線の電
気的特性をモデル化又は模倣することによって該ディジ
ット線を置き換えている。一実施例において、基準回路
はディジット線の寄生キャパシタンスをモデル化するよ
うにサイズ調整されるキャパシタと、ディジット線に通
常接続されているトランジスタをモデル化するようにサ
イズ調整されるトランジスタとを含む。他の実施例にお
いては、冗長な又は余剰なディジット線及びメモリセル
が基準回路に含まれている。オープン・ディジット線メ
モリは階層ディジット線構造で設計可能である。
ャーを有するメモリを説明するものであり、基準回路が
設けられて追加のメモリセル及びディジット線がメモリ
装置のメモリ・アレイ内に位置決めさせている。基準回
路はセンス増幅器回路に接続されて、ディジット線の電
気的特性をモデル化又は模倣することによって該ディジ
ット線を置き換えている。一実施例において、基準回路
はディジット線の寄生キャパシタンスをモデル化するよ
うにサイズ調整されるキャパシタと、ディジット線に通
常接続されているトランジスタをモデル化するようにサ
イズ調整されるトランジスタとを含む。他の実施例にお
いては、冗長な又は余剰なディジット線及びメモリセル
が基準回路に含まれている。オープン・ディジット線メ
モリは階層ディジット線構造で設計可能である。
図面の簡単な説明
図１は、折り重ねディジット線アーキテクチャーを有
する先行技術に係るメモリ装置の概略構成図である。
する先行技術に係るメモリ装置の概略構成図である。
図２は、図１に示されるメモリにおける一部の概略構
成図である。
成図である。
図３は、図１に示されるメモリのタイミング・チャー
トである。
トである。
図４は、本発明を組み入れているメモリ装置の概略ブ
ロック図である。
ロック図である。
図５は、図４に示されるメモリ・アレイにおけるオー
プン・ディジット線レイアウトである。
プン・ディジット線レイアウトである。
図６は、図４に示されるメモリ・アレイのより詳細な
レイアウトである。
レイアウトである。
図７は、図４に示されるメモリにおけるディジット線
アーキテクチャーの一実施例の概略構成図である。
アーキテクチャーの一実施例の概略構成図である。
図８は、本発明に係る基準回路の一実施例の概略構成
図である。
図である。
図９は、本発明に係る基準回路の他の実施例の概略構
成図である。
成図である。
図10は、図４に示されるメモリにおけるディジット線
アーキテクチャーの他の実施例の概略構成図である。
アーキテクチャーの他の実施例の概略構成図である。
発明の詳細な説明
好適実施例の以下の詳細な説明において、本願の一部
を形成する添付図面が参照されるが、該図面中には本発
明を実行し得る特定の好適実施例が例示目的で示されて
いる。こうした実施例は充分詳細に説明され、当業者が
本発明を実行することを可能としており、そして理解し
て頂きたいことは、他の実施例が利用可能であり、且
つ、論理的、機械的、並びに、電気的な変更が本発明の
範囲から逸脱することなく為され得ることである。それ
故に、以下の詳細な説明は限定的な意味合いで解釈され
るべきではなく、本発明の範囲は添付の請求の範囲によ
ってのみ規定される。
を形成する添付図面が参照されるが、該図面中には本発
明を実行し得る特定の好適実施例が例示目的で示されて
いる。こうした実施例は充分詳細に説明され、当業者が
本発明を実行することを可能としており、そして理解し
て頂きたいことは、他の実施例が利用可能であり、且
つ、論理的、機械的、並びに、電気的な変更が本発明の
範囲から逸脱することなく為され得ることである。それ
故に、以下の詳細な説明は限定的な意味合いで解釈され
るべきではなく、本発明の範囲は添付の請求の範囲によ
ってのみ規定される。
図１は、二重或は折り重ね（folded）ディジット線を
用いて、メモリセルに記憶されたデータのセンス増幅器
への通信を為す先行技術に係るメモリ・アレイを示す。
メモリ・アレイは行116及び列118で配列され、メモリセ
ル119が１つおきの行及び列の交差部に位置決めされて
いる。センス増幅器回路117が列の各対に設けられてい
る。この形態は、当業者には公知なように、折り重ね
（又は折り返し）ディジット線アーキテクチャーであ
る。図２は図１に示すアレイの２列を示す。ここでのメ
モリは複数のメモリセル122（０）−（ｎ）を含み、こ
れらメモリセルが、共通セル・プレート124として形成
された１つの容量性プレートと、アクセス・トランジス
タ126（０）−（ｎ）に接続された他のノードとを有す
るキャパシタとして製作されている。各アクセス・トラ
ンジスタは、ワード線128（０）−（ｎ）に接続された
ゲートを有するｎ型トランジスタである。セル・プレー
ト124は、典型的には、バイアス源（不図示）によって
電源電圧（Vcc）の1/2にバイアスされている。
用いて、メモリセルに記憶されたデータのセンス増幅器
への通信を為す先行技術に係るメモリ・アレイを示す。
メモリ・アレイは行116及び列118で配列され、メモリセ
ル119が１つおきの行及び列の交差部に位置決めされて
いる。センス増幅器回路117が列の各対に設けられてい
る。この形態は、当業者には公知なように、折り重ね
（又は折り返し）ディジット線アーキテクチャーであ
る。図２は図１に示すアレイの２列を示す。ここでのメ
モリは複数のメモリセル122（０）−（ｎ）を含み、こ
れらメモリセルが、共通セル・プレート124として形成
された１つの容量性プレートと、アクセス・トランジス
タ126（０）−（ｎ）に接続された他のノードとを有す
るキャパシタとして製作されている。各アクセス・トラ
ンジスタは、ワード線128（０）−（ｎ）に接続された
ゲートを有するｎ型トランジスタである。セル・プレー
ト124は、典型的には、バイアス源（不図示）によって
電源電圧（Vcc）の1/2にバイアスされている。
ディジット線132及び134は、それぞれ、幾つかのアク
セス・トランジスタ及びメモリセルに接続されている。
アクセス・トランジスタ126が選択的に起動（アクティ
ブに為す）させられると、それに対応するメモリセル12
2に記憶された電荷がディジット線の内の１つと接続さ
れる。Ｎ型アイソレーション（分離）・トランジスタ13
0及び131が用いられて、ディジット線134及び132をｎ−
センス増幅器136及びｐ−センス増幅器138からそれぞれ
分離又は絶縁する。平衡トランジスタ140が用いられ
て、これらセンス増幅器のノードを以下に説明するよう
に同一電圧に等化する。
セス・トランジスタ及びメモリセルに接続されている。
アクセス・トランジスタ126が選択的に起動（アクティ
ブに為す）させられると、それに対応するメモリセル12
2に記憶された電荷がディジット線の内の１つと接続さ
れる。Ｎ型アイソレーション（分離）・トランジスタ13
0及び131が用いられて、ディジット線134及び132をｎ−
センス増幅器136及びｐ−センス増幅器138からそれぞれ
分離又は絶縁する。平衡トランジスタ140が用いられ
て、これらセンス増幅器のノードを以下に説明するよう
に同一電圧に等化する。
作動中、メモリセルに記憶されたデータは図３に示さ
れるプロセスに従ってアクセスされて検知され得る。第
１段階はトランジスタ140（EQ）のゲートを高に保持す
ることによって、センス増幅器136及び138のノード142
及び144をバイアス回路（不図示）を発生源とするVcc/2
に平衡化することである。それ故に、これらセンス増幅
器にわたる差電圧はゼロとされて、個々のノードが供給
電圧（Vcc）の半分である好適電圧を有する。次の段階
は、アイソレーション・トランジスタ131及び130のゲー
ト（ISO Ａ及びISO Ｂ）に高電圧を提供することによ
ってこれらアイソレーション・トランジスタを起動する
ことである。これでディジット線132及び134がセンス増
幅器136及び138にそれぞれ接続され、これらディジット
線もVcc/2で安定化させられる。次いで、メモリセルの
アクセス・トランジスタ126（０）−（ｎ）の内の１つ
が、それに関連されたワード線128（０）−（ｎ）のゲ
ート電圧を上昇することによって選択的に起動させられ
る。次いで、選択されたメモリセル122に記憶された電
荷或は電荷欠如がそのディジット線の１つに共有され
る。もし論理「１」がそのキャパシタに記憶されていれ
ば、それに関連されたディジットが僅かに上昇、例えば
約100mvの電圧だけ上昇することになる。理解して頂け
るであろうことは、ディジット線に共有された電荷はメ
モリセルに記憶又は保存された電荷に直接的に依存して
いることである。もしメモリセルが未荷電であれば、デ
ィジット線電圧は降下、例えば100mvだけ降下すること
になる。
れるプロセスに従ってアクセスされて検知され得る。第
１段階はトランジスタ140（EQ）のゲートを高に保持す
ることによって、センス増幅器136及び138のノード142
及び144をバイアス回路（不図示）を発生源とするVcc/2
に平衡化することである。それ故に、これらセンス増幅
器にわたる差電圧はゼロとされて、個々のノードが供給
電圧（Vcc）の半分である好適電圧を有する。次の段階
は、アイソレーション・トランジスタ131及び130のゲー
ト（ISO Ａ及びISO Ｂ）に高電圧を提供することによ
ってこれらアイソレーション・トランジスタを起動する
ことである。これでディジット線132及び134がセンス増
幅器136及び138にそれぞれ接続され、これらディジット
線もVcc/2で安定化させられる。次いで、メモリセルの
アクセス・トランジスタ126（０）−（ｎ）の内の１つ
が、それに関連されたワード線128（０）−（ｎ）のゲ
ート電圧を上昇することによって選択的に起動させられ
る。次いで、選択されたメモリセル122に記憶された電
荷或は電荷欠如がそのディジット線の１つに共有され
る。もし論理「１」がそのキャパシタに記憶されていれ
ば、それに関連されたディジットが僅かに上昇、例えば
約100mvの電圧だけ上昇することになる。理解して頂け
るであろうことは、ディジット線に共有された電荷はメ
モリセルに記憶又は保存された電荷に直接的に依存して
いることである。もしメモリセルが未荷電であれば、デ
ィジット線電圧は降下、例えば100mvだけ降下すること
になる。
ｎ−センス増幅器136及びｐ−センス増幅器138は、当
業者には公知なように、ディジット線間の差を検知し
て、応答でこれらディジット線をフル・レール（full
rails）まで駆動する。Ｎ−センス増幅器136は２つのｎ
−チャネル・トランジスタを有し、それらのゲートの各
々が他方のトランジスタのソースと交差接続されてい
る。各トランジスタのドレインは相互に接続されて、NL
at線によって制御されている。このNLat線は典型的に
は、ノード142及び144がVcc/2までに等化されたのと同
一レベルまでプレチャージされる。NLat線の電圧はこれ
らノードの一方における高電圧を検知すべく低下され
る。例えば、ノード142がノード144よりも100mvだけ上
であることを想定すると、NLatがノード142よりも下の
閾値電圧まで降下する際にトランジスタ146はターン・
オンし始める。次いで、ノード144はNLatまで引っ張ら
れて、トランジスタ148がターン・オンしないことを保
証する。同じようにして、ｐ−センス増幅器138は２つ
の交差接続されたｐ−チャネル・トランジスタ150,152
を有する。各トランジスタのドレインは相互に接続され
て、PLat線によって制御されている。このPLat線は典型
的には、ノード142及び144がVcc/2までに等化されたの
と同一レベルまでプレチャージされる。PLat線の電圧は
これらノードの一方における低電圧を検知すべく上昇さ
れる。例えば、ノード144がノード142よりも100mvだけ
下であることを想定すると、PLatがノード144よりも上
の閾値電圧まで上昇する際に、トランジスタ150はター
ン・オンし始める。次いで、ノード142はPLatまで引っ
張られて、トランジスタ152がターン・オンしないこと
を保証する。これらNLat及びPLatは、それぞれ、フル・
パワー・レール（full power rails）、接地、並び
に、Vccにストローブされる。それ故に、もしディジッ
ト線の内の１つがより高ければ、そのディジット線はVc
cまで駆動される一方でその相補的なディジット線は接
地まで引っ張られることになる。
業者には公知なように、ディジット線間の差を検知し
て、応答でこれらディジット線をフル・レール（full
rails）まで駆動する。Ｎ−センス増幅器136は２つのｎ
−チャネル・トランジスタを有し、それらのゲートの各
々が他方のトランジスタのソースと交差接続されてい
る。各トランジスタのドレインは相互に接続されて、NL
at線によって制御されている。このNLat線は典型的に
は、ノード142及び144がVcc/2までに等化されたのと同
一レベルまでプレチャージされる。NLat線の電圧はこれ
らノードの一方における高電圧を検知すべく低下され
る。例えば、ノード142がノード144よりも100mvだけ上
であることを想定すると、NLatがノード142よりも下の
閾値電圧まで降下する際にトランジスタ146はターン・
オンし始める。次いで、ノード144はNLatまで引っ張ら
れて、トランジスタ148がターン・オンしないことを保
証する。同じようにして、ｐ−センス増幅器138は２つ
の交差接続されたｐ−チャネル・トランジスタ150,152
を有する。各トランジスタのドレインは相互に接続され
て、PLat線によって制御されている。このPLat線は典型
的には、ノード142及び144がVcc/2までに等化されたの
と同一レベルまでプレチャージされる。PLat線の電圧は
これらノードの一方における低電圧を検知すべく上昇さ
れる。例えば、ノード144がノード142よりも100mvだけ
下であることを想定すると、PLatがノード144よりも上
の閾値電圧まで上昇する際に、トランジスタ150はター
ン・オンし始める。次いで、ノード142はPLatまで引っ
張られて、トランジスタ152がターン・オンしないこと
を保証する。これらNLat及びPLatは、それぞれ、フル・
パワー・レール（full power rails）、接地、並び
に、Vccにストローブされる。それ故に、もしディジッ
ト線の内の１つがより高ければ、そのディジット線はVc
cまで駆動される一方でその相補的なディジット線は接
地まで引っ張られることになる。
理解して頂けるように、ディジット線132及び134は実
質的に釣り合っている。即ち、各ディジット線の寄生キ
ャパシタンスは同等であり且つそれぞれに接続されてい
るアクセス・トランジスタの数は同等である。これは、
センス増幅器に接続された各ディジット線が、他方のデ
ィジット線に接続されたメモリセルを読取る際に基準と
して使用されることを可能としている。先に説明したよ
うに、折り重ねディジット線アーキテクチャーはメモリ
セルをメモリ・アレイ内に位置決めする最も効率的な方
法ではない。
質的に釣り合っている。即ち、各ディジット線の寄生キ
ャパシタンスは同等であり且つそれぞれに接続されてい
るアクセス・トランジスタの数は同等である。これは、
センス増幅器に接続された各ディジット線が、他方のデ
ィジット線に接続されたメモリセルを読取る際に基準と
して使用されることを可能としている。先に説明したよ
うに、折り重ねディジット線アーキテクチャーはメモリ
セルをメモリ・アレイ内に位置決めする最も効率的な方
法ではない。
オープン・ディジット線を有するメモリ装置
図４は、本発明に係るオープン・ディジット線アーキ
テクチャーを有するダイナミック・メモリ154を示す。
このメモリは、メモリセルのアレイ156、これらメモリ
セルをアドレス指定するためのアドレス回路158、制御
回路160、並びに、データを外部マイクロコントローラ
に通信するための入力及び出力接続部162を含む。図４
のメモリ・アレイ156はオープン・ディジット線アーキ
テクチャーで配列されている。即ち、１つのメモリセル
164は、図５に示されているように、行166と列168の各
交差部に配置されている。センス増幅器回路170は各列
に設けられている。
テクチャーを有するダイナミック・メモリ154を示す。
このメモリは、メモリセルのアレイ156、これらメモリ
セルをアドレス指定するためのアドレス回路158、制御
回路160、並びに、データを外部マイクロコントローラ
に通信するための入力及び出力接続部162を含む。図４
のメモリ・アレイ156はオープン・ディジット線アーキ
テクチャーで配列されている。即ち、１つのメモリセル
164は、図５に示されているように、行166と列168の各
交差部に配置されている。センス増幅器回路170は各列
に設けられている。
それ故に、ディジット線168は上述した折り重ねディ
ジット線メモリのように隣接対で配列され得ない。図６
はメモリ154のアレイ156一部を示している。アレイの列
はオープン・ディジット線のように配列されており、セ
ンス増幅器170は両側に配置された２つのディジット線1
68を有する。センス増幅器170はメモリセル164がディジ
ット線及び行線166の各交差部に配置されることを可能
としている。理解して頂けるように、このアーキテクチ
ャーはメモリセルのための有効利用スペースを最大限に
活用したものである。しかしながら、センス増幅器170
（１）及び170（ｎ）の回りに未使用のスペースがメモ
リ・アレイのエッジ部に配置されている。アレイ・スペ
ースの全てを最大限利用するために、更なるセンス増幅
器170（０）及び170（ｎ＋１）を追加させることもでき
る。しかしながら、これらセンス増幅器に必要とされる
第２のディジット線は無くなっている。以下に説明する
ように、本発明はこれらセンス増幅器の追加とアレイ・
スペースの最大限の活用とを可能とするものである。
ジット線メモリのように隣接対で配列され得ない。図６
はメモリ154のアレイ156一部を示している。アレイの列
はオープン・ディジット線のように配列されており、セ
ンス増幅器170は両側に配置された２つのディジット線1
68を有する。センス増幅器170はメモリセル164がディジ
ット線及び行線166の各交差部に配置されることを可能
としている。理解して頂けるように、このアーキテクチ
ャーはメモリセルのための有効利用スペースを最大限に
活用したものである。しかしながら、センス増幅器170
（１）及び170（ｎ）の回りに未使用のスペースがメモ
リ・アレイのエッジ部に配置されている。アレイ・スペ
ースの全てを最大限利用するために、更なるセンス増幅
器170（０）及び170（ｎ＋１）を追加させることもでき
る。しかしながら、これらセンス増幅器に必要とされる
第２のディジット線は無くなっている。以下に説明する
ように、本発明はこれらセンス増幅器の追加とアレイ・
スペースの最大限の活用とを可能とするものである。
一実施例として、図６に示されるオープン・ディジッ
ト線アーキテクチャーは、図７に示されるように、グロ
ーバル（広域的な）・ディジット線172及びローカル
（局所的な・ディジット線174を有する階層設計を用い
ている。グローバル・ディジット線はインターリーブ配
置又は交互配置となって、起動させられた行又はワード
線167が各グローバル・ディジット線上のメモリセルに
アクセスすることになる。各グローバル・デイジット線
は該グローバル・ディジット線に接続され得る夥しい数
のメモリセルを有する。例えば、各グローバル・ディジ
ット線は、アクセス・トランジスタ176を介して選択的
に接続される256個のメモリセルの内の１つを有するこ
とができる。ローカル・ディジット線174は、パス・ト
ランジスタ178を介してグローバル・ディジット線に選
択的に接続される。パス・トランジスタは、こうしたパ
ス・トランジスタの内の１つを選択的に起動するための
選択線に接続されたゲート179を有する。
ト線アーキテクチャーは、図７に示されるように、グロ
ーバル（広域的な）・ディジット線172及びローカル
（局所的な・ディジット線174を有する階層設計を用い
ている。グローバル・ディジット線はインターリーブ配
置又は交互配置となって、起動させられた行又はワード
線167が各グローバル・ディジット線上のメモリセルに
アクセスすることになる。各グローバル・デイジット線
は該グローバル・ディジット線に接続され得る夥しい数
のメモリセルを有する。例えば、各グローバル・ディジ
ット線は、アクセス・トランジスタ176を介して選択的
に接続される256個のメモリセルの内の１つを有するこ
とができる。ローカル・ディジット線174は、パス・ト
ランジスタ178を介してグローバル・ディジット線に選
択的に接続される。パス・トランジスタは、こうしたパ
ス・トランジスタの内の１つを選択的に起動するための
選択線に接続されたゲート179を有する。
折り重ねディジット線アーキテクチャーと同様にし
て、センス増幅器回路170は、メモリセルを読取るべ
く、２つのグローバル・ディジット線の電圧を比較す
る。しかしながらこれらセンス増幅器は、それら各々の
両側に配置されたディジット線を用いる。２つのグロー
バル・ディジット線を所定電圧に平衡化することによっ
て、それらグローバル・ディジット線の一方は基準とし
て使用可能である。即ち、グローバル・ディジット線が
平衡化されて、メモリセル164がワード線167の内の１つ
を昇圧することによってアクセスされる。そのメモリセ
ルに記憶又は保存された電荷は、ローカル・ディジット
線174の内の１つと共有される。トランジスタ178を選択
的に起動することによって、その電荷はグローバル・デ
ィジット線172の内の１つと共有される。センス増幅器
回路はグローバル・ディジット線の内の１つにおける電
圧を先行して平衡化されたグローバル・ディジット線と
比較する。次いでセンス増幅器はそのメモリセルに記憶
されたデータを反映すべくその電圧差を増幅する。
て、センス増幅器回路170は、メモリセルを読取るべ
く、２つのグローバル・ディジット線の電圧を比較す
る。しかしながらこれらセンス増幅器は、それら各々の
両側に配置されたディジット線を用いる。２つのグロー
バル・ディジット線を所定電圧に平衡化することによっ
て、それらグローバル・ディジット線の一方は基準とし
て使用可能である。即ち、グローバル・ディジット線が
平衡化されて、メモリセル164がワード線167の内の１つ
を昇圧することによってアクセスされる。そのメモリセ
ルに記憶又は保存された電荷は、ローカル・ディジット
線174の内の１つと共有される。トランジスタ178を選択
的に起動することによって、その電荷はグローバル・デ
ィジット線172の内の１つと共有される。センス増幅器
回路はグローバル・ディジット線の内の１つにおける電
圧を先行して平衡化されたグローバル・ディジット線と
比較する。次いでセンス増幅器はそのメモリセルに記憶
されたデータを反映すべくその電圧差を増幅する。
先に説明したように、メモリ・アレイ156のエッジ部
に配置されたセンス増幅器170（０）及び170（ｎ＋１）
は、基準として使用可能な第２のグローバル・ディジッ
ト線を具備しない。それ故に、基準回路180が設けられ
ており、アレイのエッジ部の効率的な使用を可能として
いる。異なる基準回路を、無くなったディジット線をシ
ュミレートするように使用することができる。グローバ
ル或はローカルの何れかのディジット線は、キャパシタ
回路及びトランジスタ回路によって表わし得る。キャパ
シタは、集積回路基板、メモリセル、並びに、メモリセ
ルのアクセス・トランジスタによるキャパシタンスを含
む幾つかの異なる寄生キャパシタンスの組合わせであ
る。
に配置されたセンス増幅器170（０）及び170（ｎ＋１）
は、基準として使用可能な第２のグローバル・ディジッ
ト線を具備しない。それ故に、基準回路180が設けられ
ており、アレイのエッジ部の効率的な使用を可能として
いる。異なる基準回路を、無くなったディジット線をシ
ュミレートするように使用することができる。グローバ
ル或はローカルの何れかのディジット線は、キャパシタ
回路及びトランジスタ回路によって表わし得る。キャパ
シタは、集積回路基板、メモリセル、並びに、メモリセ
ルのアクセス・トランジスタによるキャパシタンスを含
む幾つかの異なる寄生キャパシタンスの組合わせであ
る。
図８及び図９は、本発明に係る基準回路180の２つの
実施例を示す。図８に示される回路は、冗長又は余剰物
として使用可能な１つのローカル・ディジット線184を
有する端が切り捨てられたグローバル・ディジット線
（又は端切りグローバル・ディジット線）182である。
即ち、こうしたローカル・ディジット線及びそれらに接
続された冗長メモリセル186は、不良のローカル・ディ
ジット線174或はメモリセル164を代替すべく使用可能で
ある。また、端切りディジット線182は、グローバル・
ディジット線の寄生キャパシタンスをモデル化又は模倣
すべくサイズ調整される補償キャパシタ188（ａ）−188
（ｎ）と、無くされているローカル・ディジット線のパ
ス・トランジスタ178をモデル化又は模倣すべくサイズ
調整されるオプションのトランジスタ回路190とをも含
む。基準回路に必要とされる補償キャパシタの実際の数
はディジット線の特性に依存することになる。例えば、
１つのメモリ回路設計における寄生キャパシタンスは、
ディジット線及び接地の間、ディジット線及び集積回路
基板の間、並びに、ディジット線及びメモリセル・プレ
ートの間を経験し得る。代替的なメモリ回路設計は異な
る寄生キャパシタンスを作り出し得る。基準回路内に含
まれる各補償キャパシタ188は、任意の電位であり得る
基準電圧Vref（ａ）−Vref（ｎ）に接続された１つのプ
レートを有する。例えば、Vref（ａ）−（ｎ）は接地、
基板バイアス、セル・プレート基準電圧、或は任意の他
の電圧となり得る。
実施例を示す。図８に示される回路は、冗長又は余剰物
として使用可能な１つのローカル・ディジット線184を
有する端が切り捨てられたグローバル・ディジット線
（又は端切りグローバル・ディジット線）182である。
即ち、こうしたローカル・ディジット線及びそれらに接
続された冗長メモリセル186は、不良のローカル・ディ
ジット線174或はメモリセル164を代替すべく使用可能で
ある。また、端切りディジット線182は、グローバル・
ディジット線の寄生キャパシタンスをモデル化又は模倣
すべくサイズ調整される補償キャパシタ188（ａ）−188
（ｎ）と、無くされているローカル・ディジット線のパ
ス・トランジスタ178をモデル化又は模倣すべくサイズ
調整されるオプションのトランジスタ回路190とをも含
む。基準回路に必要とされる補償キャパシタの実際の数
はディジット線の特性に依存することになる。例えば、
１つのメモリ回路設計における寄生キャパシタンスは、
ディジット線及び接地の間、ディジット線及び集積回路
基板の間、並びに、ディジット線及びメモリセル・プレ
ートの間を経験し得る。代替的なメモリ回路設計は異な
る寄生キャパシタンスを作り出し得る。基準回路内に含
まれる各補償キャパシタ188は、任意の電位であり得る
基準電圧Vref（ａ）−Vref（ｎ）に接続された１つのプ
レートを有する。例えば、Vref（ａ）−（ｎ）は接地、
基板バイアス、セル・プレート基準電圧、或は任意の他
の電圧となり得る。
オプションのトランジスタ回路190は好ましくはｎ−
チャネル・トランジスタであるが、ディジット線の電気
的特性をモデル化するに必要な任意タイプのトランジス
タで可能である。このトランジスタはディジット線182
に接続されたドレインとオフ又は未起動（非アクティ
ブ）なワード線電圧（VOL）に接続されたゲートとを有
する。即ち、ワード線167はアクセス・トランジスタ176
を起動する電圧と、該アクセス・トランジスタを起動解
除する状態とを有する。このオフ−線電圧は好ましくは
接地であるが、アクセス・トランジスタがｐ−チャネル
装置である場合にはVcc等の任意の電圧とすることが可
能である。トランジスタ回路190のソースは、基準電圧
に接続されるか、浮遊のままか、或は製作さえもされな
い。それ故に、ソースはオプション又は任意である。
チャネル・トランジスタであるが、ディジット線の電気
的特性をモデル化するに必要な任意タイプのトランジス
タで可能である。このトランジスタはディジット線182
に接続されたドレインとオフ又は未起動（非アクティ
ブ）なワード線電圧（VOL）に接続されたゲートとを有
する。即ち、ワード線167はアクセス・トランジスタ176
を起動する電圧と、該アクセス・トランジスタを起動解
除する状態とを有する。このオフ−線電圧は好ましくは
接地であるが、アクセス・トランジスタがｐ−チャネル
装置である場合にはVcc等の任意の電圧とすることが可
能である。トランジスタ回路190のソースは、基準電圧
に接続されるか、浮遊のままか、或は製作さえもされな
い。それ故に、ソースはオプション又は任意である。
代替的な基準回路180が図９に示されている。この代
替的な回路は、先に説明されたように、グローバル・デ
ィジット線の寄生キャパシタンスをモデル化すべくサイ
ズ調整される補償キャパシタ188（ａ）−（ｎ）と、無
くされたローカル・ディジット線のパス・トランジスタ
178をモデル化すべくサイズ調整されるオプションのト
ランジスタ回路190とを含む。それ故に、この代替実施
例は冗長メモリセルを含まない。
替的な回路は、先に説明されたように、グローバル・デ
ィジット線の寄生キャパシタンスをモデル化すべくサイ
ズ調整される補償キャパシタ188（ａ）−（ｎ）と、無
くされたローカル・ディジット線のパス・トランジスタ
178をモデル化すべくサイズ調整されるオプションのト
ランジスタ回路190とを含む。それ故に、この代替実施
例は冗長メモリセルを含まない。
基準回路180は、２つの技法である時間検知及びレベ
ル検知の内の一方を用いてメモリセルに記憶されるデー
タを検知すべく使用可能である。時間検知技法は、セン
ス増幅器170（ｎ＋１）に接続されたグローバル・ディ
ジット線172と端切りディジット線182と平衡化すること
を含む。次いで端切りディジットはセンス増幅器から分
離され、メモリセルはグローバル・ディジット線172に
接続される。それからグローバル・ディジット線はセン
ス増幅器から分離され、センス増幅器回路が起動され
る。次いで端切りディジット線及びグローバル・ディジ
ット線はセンス増幅器170（ｎ＋１）に接続され得る。
レベル検知技法は、グローバル・ディジット線172及び
端切りディジット線182をオプションの電圧バイアス回
路194を発生源とする所定電圧と平衡化することを含
む。ディジット線が平衡化され且つバイアス回路がター
ン・オフされた後、メモリセルはグローバル・ディジッ
ト線172に接続され、センス増幅器170（ｎ＋１）が起動
させられる。
ル検知の内の一方を用いてメモリセルに記憶されるデー
タを検知すべく使用可能である。時間検知技法は、セン
ス増幅器170（ｎ＋１）に接続されたグローバル・ディ
ジット線172と端切りディジット線182と平衡化すること
を含む。次いで端切りディジットはセンス増幅器から分
離され、メモリセルはグローバル・ディジット線172に
接続される。それからグローバル・ディジット線はセン
ス増幅器から分離され、センス増幅器回路が起動され
る。次いで端切りディジット線及びグローバル・ディジ
ット線はセンス増幅器170（ｎ＋１）に接続され得る。
レベル検知技法は、グローバル・ディジット線172及び
端切りディジット線182をオプションの電圧バイアス回
路194を発生源とする所定電圧と平衡化することを含
む。ディジット線が平衡化され且つバイアス回路がター
ン・オフされた後、メモリセルはグローバル・ディジッ
ト線172に接続され、センス増幅器170（ｎ＋１）が起動
させられる。
グローバル・ディジット線を具備しないメモリにおい
ては、図９の代替的な基準回路が使用され得るか、或は
冗長ディジット線がメモリ・アーキテクチャーを反映す
べく変更され得る。図10はオープン・ディジット線メモ
リ154の一部を示し、そこでは、アレイ154がディジット
線192を使用している。メモリセル164は、アクセス・ト
ランジスタ176を用いて、ディジット線192に選択的に接
続される。基準回路180は、ディジット線192の寄生キャ
パシタンスをモデル化すべくサイズ調整されるキャパシ
タと、無くされたメモリセルのアクセス・トランジスタ
176をモデル化すべくサイズ調整されるトランジスタ回
路とを含む。階層メモリ構造の場合のように、時間検知
技法或はレベル検知技法の何れかが使用可能である。理
解して頂けるように、任意のオープン・ディジット線メ
モリは本発明を組み入れることができる。
ては、図９の代替的な基準回路が使用され得るか、或は
冗長ディジット線がメモリ・アーキテクチャーを反映す
べく変更され得る。図10はオープン・ディジット線メモ
リ154の一部を示し、そこでは、アレイ154がディジット
線192を使用している。メモリセル164は、アクセス・ト
ランジスタ176を用いて、ディジット線192に選択的に接
続される。基準回路180は、ディジット線192の寄生キャ
パシタンスをモデル化すべくサイズ調整されるキャパシ
タと、無くされたメモリセルのアクセス・トランジスタ
176をモデル化すべくサイズ調整されるトランジスタ回
路とを含む。階層メモリ構造の場合のように、時間検知
技法或はレベル検知技法の何れかが使用可能である。理
解して頂けるように、任意のオープン・ディジット線メ
モリは本発明を組み入れることができる。
結論
以上、基準回路は、利用可能なアレイ領域を最大限に
活用すべくメモリ装置内に含ませることができるように
説明されている。基準回路はアレイのエッジ部に沿って
配置されたセンス増幅器に接続されて、メモリにおける
最高位レベルのディジット線の動作特性をモデル化又は
模倣する。以上、ディジット線及びグローバル・ディジ
ット線を用いるメモリは説明されており、基準回路がキ
ャパシタンスのモデルとトランジスタのモデルとを含ん
でいる。
活用すべくメモリ装置内に含ませることができるように
説明されている。基準回路はアレイのエッジ部に沿って
配置されたセンス増幅器に接続されて、メモリにおける
最高位レベルのディジット線の動作特性をモデル化又は
模倣する。以上、ディジット線及びグローバル・ディジ
ット線を用いるメモリは説明されており、基準回路がキ
ャパシタンスのモデルとトランジスタのモデルとを含ん
でいる。
以上、特定の実施例が例示されて説明されたが、当業
者には理解して頂けるように、同一目的を達成すべく計
算された任意の構成をこの特定の実施例に代替させるこ
とができる。本願は本発明の任意の適合例或は変形例を
補填すべく意図されている。例えば、冗長メモリセルは
図10の基準回路内に含ませることができる。それ故に、
この発明は請求の範囲及びその均等物によってのみ制限
されることが明白に意図されている。
者には理解して頂けるように、同一目的を達成すべく計
算された任意の構成をこの特定の実施例に代替させるこ
とができる。本願は本発明の任意の適合例或は変形例を
補填すべく意図されている。例えば、冗長メモリセルは
図10の基準回路内に含ませることができる。それ故に、
この発明は請求の範囲及びその均等物によってのみ制限
されることが明白に意図されている。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 セイエディ、ミルマジッド
アメリカ合衆国 83702 アイダホ、ボ
イス、ノース・バントリー・プレイス
4665
(56)参考文献 特開 平５−41081（ＪＰ，Ａ)
特開 平７−111083（ＪＰ，Ａ)
特開 平２−263387（ＪＰ，Ａ)
特開 昭63−164093（ＪＰ，Ａ)
特開 平６−28843（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/401 - 11/4099
Claims (9)
- 【請求項１】オープン・ディジット線アーキテクチャー
と、第１プレート及び第２プレートを有するメモリセル
・キャパシタ（164）であり、前記第１プレートが基準
電圧と結合され且つ前記第２プレートがアクセス・トラ
ンジスタ（176）を介してディジット線（168）と結合さ
れ、前記アクセス・トランジスタがワード線電圧によっ
て制御され、前記ワード線電圧がアクティブ電圧レベル
及び非アクティブ電圧レベルを有していることから成る
メモリセル・キャパシタ（164）と、を有する集積メモ
リ回路であって、 前記ディジット線と選択的に結合される第１入力と、前
記ディジット線の電気的特性をモデル化するために基準
回路（180）と選択的に結合される第２入力とを有する
センス増幅器（170）を備え、 前記基準回路（180）が、 前記センス増幅器の前記第２入力と結合された基準線
（182）と、 前記基準線に接続された第１プレートと基準電圧に接続
された第２プレートとを有するキャパシタ（188）と、 前記基準線に接続されたトランジスタ（190）であり、
前記基準線に接続されたドレインと前記非アクティブ電
圧レベルに接続されたゲートとを有するトランジスタ
（190）と、 を含むことを特徴とする集積メモリ回路。 - 【請求項２】前記ディジット線がグローバル・ディジッ
ト線（172）となっている階層的なオープン・ディジッ
ト線アーキテクチャーを有する前記集積メモリ回路であ
って、 前記グローバル・ディジット線及び前記アクセス・トラ
ンジスタの間に結合されたローカル・ディジット線（17
4）と、 前記グローバル・ディジット線及び前記ローカル・ディ
ジット線の間に接続されて、選択線によって制御される
パス・トランジスタ（178）と、 を更に備える、請求項１に記載の集積メモリ回路。 - 【請求項３】前記トランジスタが、前記ディジット線と
結合されたアクセス・トランジスタをモデル化すべくサ
イズ調整されている、請求項１に記載の集積メモリ回
路。 - 【請求項４】前記キャパシタが、前記ディジット線の寄
生キャパシタンスをモデル化すべくサイズ調整されてい
る、請求項１に記載の集積メモリ回路。 - 【請求項５】前記基準回路が、 第１プレート及び第２プレートを有する第１冗長キャパ
シタを有する第１冗長メモリセル（186）であり、前記
第１プレートが基準電圧と結合され、前記第２プレート
が第１冗長アクセス・トランジスタを介して基準線と結
合され、前記第１冗長アクセス・トランジスタが第１冗
長ワード線によって制御されることから成る第１冗長メ
モリセル（186）を更に含む、請求項１に記載の集積メ
モリ回路。 - 【請求項６】前記基準線と結合された電圧バイアス回路
（194）を更に備える、請求項１に記載の集積メモリ回
路。 - 【請求項７】前記基準回路が、 第１プレート及び第２プレートを有する冗長メモリセル
（186）であり、前記第１プレートが基準電圧と結合さ
れ、前記第２プレートが冗長アクセス・トランジスタを
介して冗長ローカル・ディジット線と結合され、前記冗
長アクセス・トランジスタが冗長ワード線によって制御
されることから成る冗長メモリセル（186）と、 冗長選択線によって制御される冗長パス・トランジスタ
を介して前記基準線と結合された前記冗長ローカル・デ
ィジット線（184）と、 を更に含む、請求項２に記載の集積メモリ回路。 - 【請求項８】センス増幅器（170）の第１入力と結合さ
れたディジット線（168）と、該センス増幅器の第２入
力と結合された基準回路（180）であり、前記ディジッ
ト線の寄生キャパシタンスをモデル化すべくサイズ調整
される基準キャパシタ（188）とイナアクティブなディ
ジタル線パス・トランジスタをモデル化すべくサイズ調
整される基準トランジスタとを含む基準回路（180）と
を具備するオープン・ディジット線アーキテクチャーを
有するメモリ装置に記憶されたデータを読取る方法であ
って、 前記ディジット線及び前記基準回路を平衡化する段階
と、 データを記憶するメモリセル・キャパシタを前記ディジ
ット線と結合する段階と、 前記センス増幅器を起動して、前記メモリセル・キャパ
シタに記憶された前記データを検知する段階と、 前記メモリセル・キャパシタが前記ディジット線と結合
されている間、前記基準回路の前記基準キャパシタ及び
前記基準トランジスタを前記センス増幅器から電気的に
絶縁する段階と、 前記メモリセル・キャパシタが前記ディジット線と結合
されている間、前記ディジット線を前記センス増幅器か
ら電気的に絶縁する段階と、 の諸段階を含むことを特徴とする方法。 - 【請求項９】前記平衡化段階が、電圧バイアス回路（19
4）を用いて、前記ディジット線及び前記基準回路を所
定電圧に荷電することを含む、請求項８に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/577,767 | 1995-12-22 | ||
| US08/577,767 US5608668A (en) | 1995-12-22 | 1995-12-22 | Dram wtih open digit lines and array edge reference sensing |
| PCT/US1996/020299 WO1997023875A1 (en) | 1995-12-22 | 1996-12-20 | Dram with array edge reference sensing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11501441A JPH11501441A (ja) | 1999-02-02 |
| JP3470722B2 true JP3470722B2 (ja) | 2003-11-25 |
Family
ID=24310071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52381497A Expired - Fee Related JP3470722B2 (ja) | 1995-12-22 | 1996-12-20 | アレイ・エッジ部での基準検知を具備するｄｒａｍ |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US5608668A (ja) |
| JP (1) | JP3470722B2 (ja) |
| KR (1) | KR100304506B1 (ja) |
| AU (1) | AU1338697A (ja) |
| WO (1) | WO1997023875A1 (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0166046B1 (ko) * | 1995-10-06 | 1999-02-01 | 김주용 | 계층적 비트라인 구조를 갖는 반도체 메모리 장치 |
| US5608668A (en) * | 1995-12-22 | 1997-03-04 | Micron Technology, Inc. | Dram wtih open digit lines and array edge reference sensing |
| KR100223775B1 (ko) * | 1996-06-29 | 1999-10-15 | 김영환 | 데이터 센싱을 위한 반도체 장치 |
| US5757710A (en) * | 1996-12-03 | 1998-05-26 | Mosel Vitelic Corporation | DRAM with edge sense amplifiers which are activated along with sense amplifiers internal to the array during a read cycle |
| US5835433A (en) * | 1997-06-09 | 1998-11-10 | Micron Technology, Inc. | Floating isolation gate from DRAM sensing |
| US5862072A (en) * | 1997-08-22 | 1999-01-19 | Micron Technology, Inc. | Memory array architecture and method for dynamic cell plate sensing |
| US5917744A (en) * | 1997-12-18 | 1999-06-29 | Siemens Aktiengesellschaft | Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines |
| US6477098B1 (en) * | 1997-12-19 | 2002-11-05 | Micron Technology, Inc. | Dynamic random access memory array having segmented digit lines |
| US6141286A (en) * | 1998-08-21 | 2000-10-31 | Micron Technology, Inc. | Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines |
| GB9912724D0 (en) | 1999-06-01 | 1999-08-04 | Cambridge Positioning Sys Ltd | Radio positioning system |
| US6366509B2 (en) | 1999-07-15 | 2002-04-02 | Micron Technology, Inc. | Method and apparatus for repairing defective columns of memory cells |
| US6185136B1 (en) * | 1999-07-15 | 2001-02-06 | Micron Technology, Inc. | Method and apparatus for repairing defective columns of memory cells |
| US6111803A (en) | 1999-08-30 | 2000-08-29 | Micron Technology, Inc. | Reduced cell voltage for memory device |
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