JPH0590904A - 制御信号発生回路 - Google Patents
制御信号発生回路Info
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- JPH0590904A JPH0590904A JP3248192A JP24819291A JPH0590904A JP H0590904 A JPH0590904 A JP H0590904A JP 3248192 A JP3248192 A JP 3248192A JP 24819291 A JP24819291 A JP 24819291A JP H0590904 A JPH0590904 A JP H0590904A
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- adder
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
- H04L25/03044—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure using fractionally spaced delay lines or combinations of fractionally integrally spaced taps
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- Engineering & Computer Science (AREA)
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 適応整合フィルタの制御信号が、急速に変動
するフェージングに対して、追随できるようにすること
にある。 【構成】 符号間干渉を等化した後の信号Ｄ1 と適応整
合フィルタの入力信号を分岐した信号Ｄ2 は乗算器６に
入力され相関検出が行われる。乗算器６の出力は第１加
算器７により累積加算され、加算結果は第１フリップフ
ロップ８により１タイムスロット遅延されて選択回路９
に入力される。また、乗算器６の出力は分岐されて選択
回路９の出力と第２加算器１０により加算される。さら
に、乗算器６の出力は分岐され第１シフトレジスタ１２
によりＬタイムスロット遅延される。第１シフトレジス
タ１２の出力は減算器１１に入力され、第２加算器１０
の出力から差し引かれ、減算結果は制御信号として出力
端子５より出力される。減算器１１の出力は分岐されて
選択回路９に入力される。
するフェージングに対して、追随できるようにすること
にある。 【構成】 符号間干渉を等化した後の信号Ｄ1 と適応整
合フィルタの入力信号を分岐した信号Ｄ2 は乗算器６に
入力され相関検出が行われる。乗算器６の出力は第１加
算器７により累積加算され、加算結果は第１フリップフ
ロップ８により１タイムスロット遅延されて選択回路９
に入力される。また、乗算器６の出力は分岐されて選択
回路９の出力と第２加算器１０により加算される。さら
に、乗算器６の出力は分岐され第１シフトレジスタ１２
によりＬタイムスロット遅延される。第１シフトレジス
タ１２の出力は減算器１１に入力され、第２加算器１０
の出力から差し引かれ、減算結果は制御信号として出力
端子５より出力される。減算器１１の出力は分岐されて
選択回路９に入力される。
Description
【０００１】
【産業上の利用分野】本発明は適応整合フィルタのタッ
プを制御する制御信号発生回路に関し、特に、多値直交
振幅変調方式又は多相位相変調方式を用いたディジタル
無線通信システムの受信側で使用される全ディジタル形
の適応整合フィルタのタップ制御信号発生回路に関す
る。
プを制御する制御信号発生回路に関し、特に、多値直交
振幅変調方式又は多相位相変調方式を用いたディジタル
無線通信システムの受信側で使用される全ディジタル形
の適応整合フィルタのタップ制御信号発生回路に関す
る。
【０００２】
【従来の技術】従来、ディジタル無線通信システムで
は、伝播路で発生する周波数選択性フェージングによる
回線品質の劣化を克服するために、受信側において、適
応整合フィルタと判定帰還形等化器を組み合わせる方式
が提案されている（１９８９年電子情報通信学会春季全
国大会Ｂ−９２９を参照されたい。）。
は、伝播路で発生する周波数選択性フェージングによる
回線品質の劣化を克服するために、受信側において、適
応整合フィルタと判定帰還形等化器を組み合わせる方式
が提案されている（１９８９年電子情報通信学会春季全
国大会Ｂ−９２９を参照されたい。）。
【０００３】判定帰還形等化器の２波干渉フェージング
等化特性は、反射波（遅延波）と直接波（先行波）との
振幅比をρとしたときに、ρ＜１の場合には、符号間干
渉は完全に等化することができるが、ρ＞１の場合に
は、ρ＜１の場合に比して劣っている。つまり、直接波
に対して反射波が先に到着するような場合には、等化能
力は低い〔詳細は、例えば、室谷・山本著「ディジタル
無線通信」（産業図書）第６章を参照されたい。〕。
等化特性は、反射波（遅延波）と直接波（先行波）との
振幅比をρとしたときに、ρ＜１の場合には、符号間干
渉は完全に等化することができるが、ρ＞１の場合に
は、ρ＜１の場合に比して劣っている。つまり、直接波
に対して反射波が先に到着するような場合には、等化能
力は低い〔詳細は、例えば、室谷・山本著「ディジタル
無線通信」（産業図書）第６章を参照されたい。〕。
【０００４】このため、判定帰還形等化器の前段に適応
整合フィルタを置くことにより、ρ＞１の場合の等化特
性を改善することが考えられている。
整合フィルタを置くことにより、ρ＞１の場合の等化特
性を改善することが考えられている。
【０００５】図３は適応整合フィルタと判定帰還形等化
器を組み合わせた構成の１例を示し、図４は適応整合フ
ィルタの動作原理を説明するための基本回路を示してい
る。
器を組み合わせた構成の１例を示し、図４は適応整合フ
ィルタの動作原理を説明するための基本回路を示してい
る。
【０００６】通常、ディジタルマイクロ波通信に用いら
れる、帯域制限のある伝送路で符号間干渉を与えずにパ
ルスを伝送するためには、全伝送系のインパルス応答
は、図５（Ａ）に示すように、中央のピークを除いて、
Ｔごとに零とならなければならない。しかし、伝送路に
直接波と反射波の２つの通路があると、これらが干渉し
てマルチパス・フェージングが発生する。このとき、反
射波の方が直接波より振幅が大きくなる（すなわち、ρ
＞１）と、反射波が主波となり、反射波より先に到達す
る直接波が干渉波となって、伝送路のインパルス応答
は、図５（Ｂ）に示すように、ｔ＝−Ｔに大きな符号間
干渉が発生する。いま、図６（Ａ）に示すように、主波
ｒ0 〔＝ａ（ｍ）〕及びｔ＝−Ｔの符号間干渉ｒ-1〔＝
ａ（ｍ＋１）〕を矢印で表すと、これをＴだけ遅延した
ものは、図６（Ｂ）のようになる。いま、説明を簡単に
するために、図４に示す２タップのトランスバーサル・
フィルタ２０３を考え、遅延回路３７、乗算器３８，３
９、及び加算器４０で構成すると、信号Ｓ0 は図６
（Ａ）のように表され、信号Ｓ1 は図６（Ｂ）のように
表される。この場合に、加算器４０の出力信号Ｓ2 は数
１のようになる。
れる、帯域制限のある伝送路で符号間干渉を与えずにパ
ルスを伝送するためには、全伝送系のインパルス応答
は、図５（Ａ）に示すように、中央のピークを除いて、
Ｔごとに零とならなければならない。しかし、伝送路に
直接波と反射波の２つの通路があると、これらが干渉し
てマルチパス・フェージングが発生する。このとき、反
射波の方が直接波より振幅が大きくなる（すなわち、ρ
＞１）と、反射波が主波となり、反射波より先に到達す
る直接波が干渉波となって、伝送路のインパルス応答
は、図５（Ｂ）に示すように、ｔ＝−Ｔに大きな符号間
干渉が発生する。いま、図６（Ａ）に示すように、主波
ｒ0 〔＝ａ（ｍ）〕及びｔ＝−Ｔの符号間干渉ｒ-1〔＝
ａ（ｍ＋１）〕を矢印で表すと、これをＴだけ遅延した
ものは、図６（Ｂ）のようになる。いま、説明を簡単に
するために、図４に示す２タップのトランスバーサル・
フィルタ２０３を考え、遅延回路３７、乗算器３８，３
９、及び加算器４０で構成すると、信号Ｓ0 は図６
（Ａ）のように表され、信号Ｓ1 は図６（Ｂ）のように
表される。この場合に、加算器４０の出力信号Ｓ2 は数
１のようになる。
【０００７】
【数１】
【０００８】いま、α＝０．９／１．９、β＝−１／
１．９とすると、出力信号Ｓ2 は数２のようになる。
１．９とすると、出力信号Ｓ2 は数２のようになる。
【０００９】
【数２】
【００１０】すなわち、出力信号Ｓ2 は図６（Ｃ）のよ
うに表され、トランスバーサル・フィルタ２０３にタッ
プ係数α，βを与えることにより、図６（Ａ）のように
進み波による大きな符号間干渉ｒ-1のあった入力信号Ｓ
0 は、トランスバーサル・フィルタ２０３を通すことに
より、インパルス応答は、符号間干渉が主信号ｒ0 （ｔ
＝０）に対し、前後に対称化されたｒ-1，ｒ1 に分散化
される。ここで、注目すべきことは、分散化に伴い、符
号間干渉ｒ-1，ｒ1 の大きさは、分散化前の符号間干渉
ｒ-1のほぼ１／２まで低減されていることである。い
ま、従来例で述べた判定帰還形等化器１０３の前方等化
器のｒ-1，ｒ1 の大きさが０．５以下であり、後方等化
器のｒ1の大きさが０．９以下であるとすると、本トラ
ンスバーサル・フィルタ２０３がない場合、すなわち、
従来の判定帰還形等化器１０３のみでは、信号Ｓ0 の符
号間干渉ｒ-1＝０．９は等化できないが、本トランスバ
ーサル・フィルタ２０３を従来の判定帰還形等化器１０
３の前に設けることにより、ｒ-1＝０．９／１．９すな
わち約０．４７及びｒ1 ＝１／１．９＝０．５３にな
り、符号間干渉は完全に等化される。このような機能を
持つトランスバーサル・フィルタは整合フィルタとも呼
ばれる。
うに表され、トランスバーサル・フィルタ２０３にタッ
プ係数α，βを与えることにより、図６（Ａ）のように
進み波による大きな符号間干渉ｒ-1のあった入力信号Ｓ
0 は、トランスバーサル・フィルタ２０３を通すことに
より、インパルス応答は、符号間干渉が主信号ｒ0 （ｔ
＝０）に対し、前後に対称化されたｒ-1，ｒ1 に分散化
される。ここで、注目すべきことは、分散化に伴い、符
号間干渉ｒ-1，ｒ1 の大きさは、分散化前の符号間干渉
ｒ-1のほぼ１／２まで低減されていることである。い
ま、従来例で述べた判定帰還形等化器１０３の前方等化
器のｒ-1，ｒ1 の大きさが０．５以下であり、後方等化
器のｒ1の大きさが０．９以下であるとすると、本トラ
ンスバーサル・フィルタ２０３がない場合、すなわち、
従来の判定帰還形等化器１０３のみでは、信号Ｓ0 の符
号間干渉ｒ-1＝０．９は等化できないが、本トランスバ
ーサル・フィルタ２０３を従来の判定帰還形等化器１０
３の前に設けることにより、ｒ-1＝０．９／１．９すな
わち約０．４７及びｒ1 ＝１／１．９＝０．５３にな
り、符号間干渉は完全に等化される。このような機能を
持つトランスバーサル・フィルタは整合フィルタとも呼
ばれる。
【００１１】上述のような整合フィルタの原理にもとづ
き、図３のように、適応整合フィルタと判定帰還形等化
器を組み合わせる方式が考えられている。
き、図３のように、適応整合フィルタと判定帰還形等化
器を組み合わせる方式が考えられている。
【００１２】図３において、復調回路（図示せず）より
入力されたアナログ・ベースバンド信号は、利得調整回
路２１に入力されて、伝搬路でマルチパス・フェージン
グが発生し、波形歪が生じた場合にも、後置されている
Ａ／Ｄ変換器２２の規定入力範囲を越えないように、圧
縮率１／Ｋ（Ｋ＞１又はＫ＝１）で圧縮された後に、Ａ
／Ｄ変換器２２に入力される。一方、周波数ｆc のクロ
ック信号は、２てい倍回路２３により、２てい倍されて
周波数２ｆc のクロック信号として、Ａ／Ｄ変換器２２
に入力される。Ａ／Ｄ変換器２２は、標本化周波数２ｆ
c で、利得調整回路２１から出力されたアナログ・ベー
スバンド信号を標本化し、かつ、量子化し、Ｎビットの
ディジタル信号列ＤＳ0 として、５タップのトランスバ
ーサル・フィルタ２０１に入力される。トランスバーサ
ル・フィルタ２０１は、縦続接続された第１〜第４の遅
延回路（遅延時間Ｔ／２）２４〜２７と、第１の遅延回
路２４の入力側に接続される第１の乗算器２８と、第１
〜第４の遅延回路の出力側にそれぞれ接続される第２〜
第５の乗算器２９〜３２と、第１〜第５の乗算器２８〜
３２の出力を加算する加算器３３から構成されている。
第１〜第５の乗算器２８〜３２には、制御信号発生回路
２０２より、それぞれタップ係数Ａ-2，Ａ-1，Ａ0 ，Ａ
1 ，Ａ2 が印加され、それらの乗算出力を加算器３３で
加算した結果である加算器出力ＤＳ1 はマルチパス・フ
ェージング伝送路に起因する非対称なインパルス応答を
対称化する。タップ間隔（遅延回路２４〜２７の遅延時
間）がＴ／２に選ばれているのは、直接波と反射波の遅
延時間がＴ／２や（３／２）Ｔの近辺の値をとっても十
分なインパルス応答の対称化をはかるためである。ま
た、タップ数も５タップに限らず、そのほかのタップ数
を用いることももちろん可能である。遅延回路２４〜２
７は、周波数２ｆc のクロック入力で動作するフリップ
フロップで構成できる。
入力されたアナログ・ベースバンド信号は、利得調整回
路２１に入力されて、伝搬路でマルチパス・フェージン
グが発生し、波形歪が生じた場合にも、後置されている
Ａ／Ｄ変換器２２の規定入力範囲を越えないように、圧
縮率１／Ｋ（Ｋ＞１又はＫ＝１）で圧縮された後に、Ａ
／Ｄ変換器２２に入力される。一方、周波数ｆc のクロ
ック信号は、２てい倍回路２３により、２てい倍されて
周波数２ｆc のクロック信号として、Ａ／Ｄ変換器２２
に入力される。Ａ／Ｄ変換器２２は、標本化周波数２ｆ
c で、利得調整回路２１から出力されたアナログ・ベー
スバンド信号を標本化し、かつ、量子化し、Ｎビットの
ディジタル信号列ＤＳ0 として、５タップのトランスバ
ーサル・フィルタ２０１に入力される。トランスバーサ
ル・フィルタ２０１は、縦続接続された第１〜第４の遅
延回路（遅延時間Ｔ／２）２４〜２７と、第１の遅延回
路２４の入力側に接続される第１の乗算器２８と、第１
〜第４の遅延回路の出力側にそれぞれ接続される第２〜
第５の乗算器２９〜３２と、第１〜第５の乗算器２８〜
３２の出力を加算する加算器３３から構成されている。
第１〜第５の乗算器２８〜３２には、制御信号発生回路
２０２より、それぞれタップ係数Ａ-2，Ａ-1，Ａ0 ，Ａ
1 ，Ａ2 が印加され、それらの乗算出力を加算器３３で
加算した結果である加算器出力ＤＳ1 はマルチパス・フ
ェージング伝送路に起因する非対称なインパルス応答を
対称化する。タップ間隔（遅延回路２４〜２７の遅延時
間）がＴ／２に選ばれているのは、直接波と反射波の遅
延時間がＴ／２や（３／２）Ｔの近辺の値をとっても十
分なインパルス応答の対称化をはかるためである。ま
た、タップ数も５タップに限らず、そのほかのタップ数
を用いることももちろん可能である。遅延回路２４〜２
７は、周波数２ｆc のクロック入力で動作するフリップ
フロップで構成できる。
【００１３】次に、加算回路３３の出力信号はＴ／２の
周期になっているが、送信信号列を得るのに必要な情報
は、Ｔ秒周期で表れ、他はトランジェントの過程である
ので不要である。したがって、ラッチ回路（例えば、周
波数ｆc のクロック入力で動作するフリップフロップ）
３４により、Ｔ秒ごとの情報信号を選んで、適応整合フ
ィルタ１０１の出力信号ＤＳ2 として判定帰還形等化器
１０２に出力する。いま、ρ＝１．１のマルチパス・フ
ェージングにより、適応整合フィルタ１０１の入力信号
ＤＳ0 のインパルス応答が、図５（Ｂ）のように、ｔ＝
−Ｔに大きな符号間干渉を生じていても、適応整合フィ
ルタ１０１の出力信号ＤＳ2 のインパルス応答は、図５
（Ｃ）のように対称な形になる。すなわち、判定帰還形
等化器１０２でも等化不能な図５（Ｂ）に示すｔ＝−Ｔ
の大きな符号間干渉は、図５（Ｃ）に示すｔがプラスマ
イナスＴの小さな符号間干渉に変換されるが、これらの
符号間干渉は、判定帰還形等化器１０２で十分等化でき
る。
周期になっているが、送信信号列を得るのに必要な情報
は、Ｔ秒周期で表れ、他はトランジェントの過程である
ので不要である。したがって、ラッチ回路（例えば、周
波数ｆc のクロック入力で動作するフリップフロップ）
３４により、Ｔ秒ごとの情報信号を選んで、適応整合フ
ィルタ１０１の出力信号ＤＳ2 として判定帰還形等化器
１０２に出力する。いま、ρ＝１．１のマルチパス・フ
ェージングにより、適応整合フィルタ１０１の入力信号
ＤＳ0 のインパルス応答が、図５（Ｂ）のように、ｔ＝
−Ｔに大きな符号間干渉を生じていても、適応整合フィ
ルタ１０１の出力信号ＤＳ2 のインパルス応答は、図５
（Ｃ）のように対称な形になる。すなわち、判定帰還形
等化器１０２でも等化不能な図５（Ｂ）に示すｔ＝−Ｔ
の大きな符号間干渉は、図５（Ｃ）に示すｔがプラスマ
イナスＴの小さな符号間干渉に変換されるが、これらの
符号間干渉は、判定帰還形等化器１０２で十分等化でき
る。
【００１４】最後に制御信号発生回路２０２について説
明する。図２は制御信号発生回路２０２のうち、１タッ
プ分の構成の１例を示している。
明する。図２は制御信号発生回路２０２のうち、１タッ
プ分の構成の１例を示している。
【００１５】適応整合フィルタ１０１の入力信号Ｄ
2 と、判定帰還形等化器１０２の出力信号Ｄ1 は乗算器
６に入力され、相関が検出される。この相関検出結果
は、加算器７により累積加算され、加算結果はラッチ回
路１６に入力される。一方、タイマー回路１７にはクロ
ックパルスが入力され、期間Ｌごとにラッチ回路１６に
入力される加算結果をラッチするラッチ信号及びラッチ
した直後に加算器７をリセットするリセット信号が出力
される。これにより、出力端子５に出力された制御信号
Ａ（ｅ）は、数３のように求められる。
2 と、判定帰還形等化器１０２の出力信号Ｄ1 は乗算器
６に入力され、相関が検出される。この相関検出結果
は、加算器７により累積加算され、加算結果はラッチ回
路１６に入力される。一方、タイマー回路１７にはクロ
ックパルスが入力され、期間Ｌごとにラッチ回路１６に
入力される加算結果をラッチするラッチ信号及びラッチ
した直後に加算器７をリセットするリセット信号が出力
される。これにより、出力端子５に出力された制御信号
Ａ（ｅ）は、数３のように求められる。
【００１６】
【数３】
【００１７】このように、制御信号Ａ（ｅ）は、Ｄ1 と
Ｄ2 の相関結果をタイマー回路１７により設定される期
間Ｌの間、時間平均して得られ、期間Ｌごとに新しい制
御信号の値に置き換えられる。このような制御信号によ
り、前述した適応整合フィルタの動作の制御を行うこと
ができる。
Ｄ2 の相関結果をタイマー回路１７により設定される期
間Ｌの間、時間平均して得られ、期間Ｌごとに新しい制
御信号の値に置き換えられる。このような制御信号によ
り、前述した適応整合フィルタの動作の制御を行うこと
ができる。
【００１８】
【発明が解決しようとする課題】この従来の適応整合フ
ィルタの制御信号発生回路においては、Ｄ1 とＤ2 の相
関結果を時間平均する期間Ｌごとに制御信号の値が更新
され、次に、更新されるまでの期間Ｌの間は、その値を
保持している。このため、期間Ｌよりも短い期間に変動
するようなフェージングに対して、制御が追随できない
という問題点があった。
ィルタの制御信号発生回路においては、Ｄ1 とＤ2 の相
関結果を時間平均する期間Ｌごとに制御信号の値が更新
され、次に、更新されるまでの期間Ｌの間は、その値を
保持している。このため、期間Ｌよりも短い期間に変動
するようなフェージングに対して、制御が追随できない
という問題点があった。
【００１９】本発明の目的は、適応整合フィルタの制御
信号が、急速に変動するフェージングに対して、追随で
きるようにすることにある。
信号が、急速に変動するフェージングに対して、追随で
きるようにすることにある。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ディジタル処理形適応整合フィルタの各
タップを制御する制御信号発生回路において、符号間干
渉を等化した後の信号と適応整合フィルタの入力信号を
分岐した信号を入力する乗算器と、前記乗算器の出力を
累積加算する第１加算器と、前記第１加算器の出力を入
力する第１フリップフロップと、前記第１フリップフロ
ップの出力を入力する選択回路と、前記乗算器の出力を
分岐した信号と前記選択回路の出力を入力する第２加算
器と、前記乗算器の出力を分岐した信号を入力する第１
シフトレジスタと、前記第２加算器の出力から前記第１
シフトレジスタの出力を差し引き減算結果を前記選択回
路に入力すると同時に分岐して前記適応整合フィルタの
制御信号として出力する減算器と、復調器より供給され
る非同期検出信号を入力し前記第１加算器のリセット動
作を制御する第１リセット信号を出力する第２フリップ
フロップと、前記第２フリップフロップの出力を分岐入
力し前記第２加算器及び前記減算器のリセット動作を制
御する第２リセット信号を出力する第２シフトレジスタ
と、前記第２シフトレジスタの出力を分岐入力し前記選
択回路を制御するセレクト信号を出力する第３フリップ
フロップとを設けたものである。
に、本発明は、ディジタル処理形適応整合フィルタの各
タップを制御する制御信号発生回路において、符号間干
渉を等化した後の信号と適応整合フィルタの入力信号を
分岐した信号を入力する乗算器と、前記乗算器の出力を
累積加算する第１加算器と、前記第１加算器の出力を入
力する第１フリップフロップと、前記第１フリップフロ
ップの出力を入力する選択回路と、前記乗算器の出力を
分岐した信号と前記選択回路の出力を入力する第２加算
器と、前記乗算器の出力を分岐した信号を入力する第１
シフトレジスタと、前記第２加算器の出力から前記第１
シフトレジスタの出力を差し引き減算結果を前記選択回
路に入力すると同時に分岐して前記適応整合フィルタの
制御信号として出力する減算器と、復調器より供給され
る非同期検出信号を入力し前記第１加算器のリセット動
作を制御する第１リセット信号を出力する第２フリップ
フロップと、前記第２フリップフロップの出力を分岐入
力し前記第２加算器及び前記減算器のリセット動作を制
御する第２リセット信号を出力する第２シフトレジスタ
と、前記第２シフトレジスタの出力を分岐入力し前記選
択回路を制御するセレクト信号を出力する第３フリップ
フロップとを設けたものである。
【００２１】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【００２２】図１は本発明の制御信号発生回路の一実施
例を示すブロック図である。図１において、符号間干渉
を等化した後の信号Ｄ1 と、適応整合フィルタの入力信
号を分岐した信号Ｄ2 は乗算器６に入力され、相関検出
が行われる。この相関検出結果である乗算器６の出力
は、第１加算器７により累積加算され、加算結果は第１
フリップフロップ（Ｆ／Ｆ）８により、１タイムスロッ
ト遅延されて選択回路９に入力される。また、乗算器６
の出力は分岐されて選択回路９の出力と第２加算器１０
により加算される。さらに、乗算器６の出力は分岐さ
れ、第１シフトレジスタ（Ｓ／Ｒ）１２によりＬタイム
スロット遅延される。第１シフトレジスタ（Ｓ／Ｒ）１
２の出力は減算器１１に入力され、第２加算器１０の出
力から差し引かれ、減算結果は制御信号として出力端子
５より出力される。また、この減算器１１の出力は分岐
されて選択回路９に入力される。
例を示すブロック図である。図１において、符号間干渉
を等化した後の信号Ｄ1 と、適応整合フィルタの入力信
号を分岐した信号Ｄ2 は乗算器６に入力され、相関検出
が行われる。この相関検出結果である乗算器６の出力
は、第１加算器７により累積加算され、加算結果は第１
フリップフロップ（Ｆ／Ｆ）８により、１タイムスロッ
ト遅延されて選択回路９に入力される。また、乗算器６
の出力は分岐されて選択回路９の出力と第２加算器１０
により加算される。さらに、乗算器６の出力は分岐さ
れ、第１シフトレジスタ（Ｓ／Ｒ）１２によりＬタイム
スロット遅延される。第１シフトレジスタ（Ｓ／Ｒ）１
２の出力は減算器１１に入力され、第２加算器１０の出
力から差し引かれ、減算結果は制御信号として出力端子
５より出力される。また、この減算器１１の出力は分岐
されて選択回路９に入力される。
【００２３】一方、復調器より供給される非同期検出信
号は第２フリップフロップ１３（Ｆ／Ｆ）に入力され、
クロックパルスにより、信号の変化点をＤ1及びＤ2 と
一致させられた後、第１リセット信号として第１加算器
７に印加され、復調系が非同期状態のときに第１加算器
７をリセットし、同期状態になった時点から累積加算を
始めるよう制御する。また、第２フリップフロップ（Ｆ
／Ｆ）１３の出力は分岐され、第２シフトレジスタ（Ｓ
／Ｒ）１４により、Ｌタイムスロット遅延された後、第
２リセット信号として、第２加算器１０及び減算器１１
に印加され、非同期状態のときに、第２加算器１０及び
減算器１１をリセットし、同期状態となり、第１加算器
７が累積加算を開始して（Ｌ＋１）タイムスロット目か
ら動作を開始する。また、第２シフトレジスタ（Ｓ／
Ｒ）１４の出力は分岐され、第３フリップフロップ（Ｆ
／Ｆ）１５により、１タイムスロット遅延され、セレク
ト信号として選択回路９に印加され、第１加算器７が累
積加算を開始して（Ｌ＋１）タイムスロット目までは、
第１加算器７の出力を選択回路９の出力とし、（Ｌ＋
２）タイムスロット目以降は、同期状態が続く限り、減
算器１１の出力を分岐して選択回路９に入力される信号
を選択回路９の出力とする。
号は第２フリップフロップ１３（Ｆ／Ｆ）に入力され、
クロックパルスにより、信号の変化点をＤ1及びＤ2 と
一致させられた後、第１リセット信号として第１加算器
７に印加され、復調系が非同期状態のときに第１加算器
７をリセットし、同期状態になった時点から累積加算を
始めるよう制御する。また、第２フリップフロップ（Ｆ
／Ｆ）１３の出力は分岐され、第２シフトレジスタ（Ｓ
／Ｒ）１４により、Ｌタイムスロット遅延された後、第
２リセット信号として、第２加算器１０及び減算器１１
に印加され、非同期状態のときに、第２加算器１０及び
減算器１１をリセットし、同期状態となり、第１加算器
７が累積加算を開始して（Ｌ＋１）タイムスロット目か
ら動作を開始する。また、第２シフトレジスタ（Ｓ／
Ｒ）１４の出力は分岐され、第３フリップフロップ（Ｆ
／Ｆ）１５により、１タイムスロット遅延され、セレク
ト信号として選択回路９に印加され、第１加算器７が累
積加算を開始して（Ｌ＋１）タイムスロット目までは、
第１加算器７の出力を選択回路９の出力とし、（Ｌ＋
２）タイムスロット目以降は、同期状態が続く限り、減
算器１１の出力を分岐して選択回路９に入力される信号
を選択回路９の出力とする。
【００２４】いま、第１加算器７が累積加算を始めてｅ
番目に第１加算器７に入力される相関検出信号を
番目に第１加算器７に入力される相関検出信号を
【００２５】
【数４】
【００２６】とすると、第１シフトレジスタ（Ｓ／Ｒ）
１２の出力ｂ（ｅ）は
１２の出力ｂ（ｅ）は
【００２７】
【数５】
【００２８】となる。したがって、出力端子５より出力
される制御信号Ａ（ｅ）は
される制御信号Ａ（ｅ）は
【００２９】
【数６】
【００３０】となる。ここに、
【００３１】
【数７】
【００３２】となり、これは相関結果のＬタイムスロッ
トの平均を表している。
トの平均を表している。
【００３３】ｅ≧（Ｌ＋２）のときには、出力端子５よ
り出力される制御信号は、選択回路９を通って第２加算
器１０に入力される。第２加算器１０により、新しい相
関結果ａ（ｅ）が加算され、減算器１１により、第１シ
フトレジスタ（Ｓ／Ｒ）１２に記憶されているａ（ｅ−
Ｌ）が差し引かれることにより、数６の演算が１タイム
スロットごとに行われ、新しい制御信号の値に更新され
る。
り出力される制御信号は、選択回路９を通って第２加算
器１０に入力される。第２加算器１０により、新しい相
関結果ａ（ｅ）が加算され、減算器１１により、第１シ
フトレジスタ（Ｓ／Ｒ）１２に記憶されているａ（ｅ−
Ｌ）が差し引かれることにより、数６の演算が１タイム
スロットごとに行われ、新しい制御信号の値に更新され
る。
【００３４】
【発明の効果】以上説明したように、本発明は適応整合
フィルタの制御信号の値を１タイムスロットごとに更新
するので、急速に変動するフェージングに対して、制御
が追随できるという効果を有する。
フィルタの制御信号の値を１タイムスロットごとに更新
するので、急速に変動するフェージングに対して、制御
が追随できるという効果を有する。
【図１】本発明の制御信号発生回路の一実施例を示すブ
ロック図である。
ロック図である。
【図２】従来の制御信号発生回路を示すブロック図であ
る。
る。
【図３】適応整合フィルタと判定帰還形等化器を組み合
わせた構成を示す図である。
わせた構成を示す図である。
【図４】適応整合フィルタの動作を説明するための基本
回路を示す図である。
回路を示す図である。
【図５】適応整合フィルタの動作を説明するための図で
ある。
ある。
【図６】適応整合フィルタの動作を説明するための図で
ある。
ある。
５ 出力端子 ６ 乗算器 ７ 第１加算器 ８ 第１フリップフロップ ９ 選択回路 １０ 第２加算器 １１ 減算器 １２ 第１シフトレジスタ １３ 第２フリップフロップ １４ 第２シフトレジスタ １５ 第３フリップフロップ
Claims (2)
- 【請求項１】ディジタル処理形適応整合フィルタの各タ
ップを制御する制御信号発生回路において、符号間干渉
を等化した後の信号と適応整合フィルタの入力信号を分
岐した信号を入力する乗算器と、前記乗算器の出力を累
積加算する第１加算器と、前記第１加算器の出力を入力
する第１フリップフロップと、前記第１フリップフロッ
プの出力を入力する選択回路と、前記乗算器の出力を分
岐した信号と前記選択回路の出力を入力する第２加算器
と、前記乗算器の出力を分岐した信号を入力する第１シ
フトレジスタと、前記第２加算器の出力から前記第１シ
フトレジスタの出力を差し引き減算結果を前記選択回路
に入力すると同時に分岐して前記適応整合フィルタの制
御信号として出力する減算器と、復調器より供給される
非同期検出信号を入力し前記第１加算器のリセット動作
を制御する第１リセット信号を出力する第２フリップフ
ロップと、前記第２フリップフロップの出力を分岐入力
し前記第２加算器及び前記減算器のリセット動作を制御
する第２リセット信号を出力する第２シフトレジスタ
と、前記第２シフトレジスタの出力を分岐入力し前記選
択回路を制御するセレクト信号を出力する第３フリップ
フロップとを設けたことを特徴とする制御信号発生回
路。 - 【請求項２】第１入力端及び第２入力端を有する乗算器
の出力端を第１加算器の第１入力端、第１シフトレジス
タの第１入力端、及び、第２加算器の第３入力端に接続
し、前記第１加算器の出力端を第１フリップフロップの
第１入力端及び前記第１加算器の第３入力端に接続し、
前記第１フリップフロップの出力端を選択回路の第１入
力端に接続し、前記選択回路の出力端を前記第２加算器
の第１入力端に接続し、前記第２加算器の出力端を減算
器の第１入力端に接続し、前記減算器の出力端を出力端
子及び前記選択回路の第２入力端に接続し、第１入力端
及び第２入力端を有する第２フリップフロップの出力端
を第２シフトレジスタの第１入力端及び前記第１加算器
の第２入力端に接続し、前記第２シフトレジスタの出力
端を第３フリップフロップの第１入力端、前記第２加算
器の第２入力端、及び、前記減算器の第２入力端に接続
し、前記第１シフトレジスタの出力端を前記減算器の第
３入力端に接続し、前記第３フリップフロップの出力端
を前記選択回路の第３入力端に接続し、クロックパルス
を前記第１フリップフロップの第２入力端、前記第２フ
リップフロップの第２入力端、前記第３フリップフロッ
プの第２入力端、前記第１シフトレジスタの第２入力
端、及び、前記第２シフトレジスタの第２入力端に加え
ることを特徴とする制御信号発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248192A JPH0590904A (ja) | 1991-09-27 | 1991-09-27 | 制御信号発生回路 |
| CA002079292A CA2079292C (en) | 1991-09-27 | 1992-09-28 | Fast response matched filter receiver with decision feedback equalizer |
| US07/952,808 US5369668A (en) | 1991-09-27 | 1992-09-28 | Fast response matched filter receiver with decision feedback equalizer |
| DE69231844T DE69231844T2 (de) | 1991-09-27 | 1992-09-28 | Mit entscheidungsrückgekoppeltem Entzerrer brauchbarer signalangepasster Filter |
| EP92116564A EP0534489B1 (en) | 1991-09-27 | 1992-09-28 | Matched filter for use with a DFE |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248192A JPH0590904A (ja) | 1991-09-27 | 1991-09-27 | 制御信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590904A true JPH0590904A (ja) | 1993-04-09 |
Family
ID=17174576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3248192A Pending JPH0590904A (ja) | 1991-09-27 | 1991-09-27 | 制御信号発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5369668A (ja) |
| EP (1) | EP0534489B1 (ja) |
| JP (1) | JPH0590904A (ja) |
| CA (1) | CA2079292C (ja) |
| DE (1) | DE69231844T2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995022209A1 (en) * | 1994-02-10 | 1995-08-17 | International Business Machines Corporation | Method and apparatus for multiuser-interference reduction |
| CN1077361C (zh) * | 1994-02-10 | 2002-01-02 | 国际商业机器公司 | 减少多用户干扰的方法和装置 |
| JPH07240707A (ja) * | 1994-02-25 | 1995-09-12 | Sony Corp | 等化器 |
| DE69533816T2 (de) * | 1994-03-28 | 2005-04-21 | Nec Corp | Verfahren und Vorrichtung zum Steuern der Filterkoeffizienten eines adaptiven signalangepassten Filters in einem automatischen Entzerrer |
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| KR0143115B1 (ko) * | 1995-06-09 | 1998-07-15 | 김광호 | 심볼 타이밍 복구회로 및 방법 |
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-
1991
- 1991-09-27 JP JP3248192A patent/JPH0590904A/ja active Pending
-
1992
- 1992-09-28 DE DE69231844T patent/DE69231844T2/de not_active Expired - Fee Related
- 1992-09-28 US US07/952,808 patent/US5369668A/en not_active Expired - Fee Related
- 1992-09-28 EP EP92116564A patent/EP0534489B1/en not_active Expired - Lifetime
- 1992-09-28 CA CA002079292A patent/CA2079292C/en not_active Expired - Fee Related
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| CA2079292A1 (en) | 1993-03-28 |
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| EP0534489A3 (en) | 1993-06-09 |
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