JPH0590904A - 制御信号発生回路 - Google Patents

制御信号発生回路

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JPH0590904A
JPH0590904A JP3248192A JP24819291A JPH0590904A JP H0590904 A JPH0590904 A JP H0590904A JP 3248192 A JP3248192 A JP 3248192A JP 24819291 A JP24819291 A JP 24819291A JP H0590904 A JPH0590904 A JP H0590904A
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adder
input
flop
flip
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Takeshi Yamamoto
武志 山本
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    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006Arrangements for removing intersymbol interference
    • H04L25/03012Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03038Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
    • H04L25/03044Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure using fractionally spaced delay lines or combinations of fractionally integrally spaced taps

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  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Abstract

(57)【要約】 【目的】 適応整合フィルタの制御信号が、急速に変動
するフェージングに対して、追随できるようにすること
にある。 【構成】 符号間干渉を等化した後の信号D1 と適応整
合フィルタの入力信号を分岐した信号D2 は乗算器6に
入力され相関検出が行われる。乗算器6の出力は第1加
算器7により累積加算され、加算結果は第1フリップフ
ロップ8により1タイムスロット遅延されて選択回路9
に入力される。また、乗算器6の出力は分岐されて選択
回路9の出力と第2加算器10により加算される。さら
に、乗算器6の出力は分岐され第1シフトレジスタ12
によりLタイムスロット遅延される。第1シフトレジス
タ12の出力は減算器11に入力され、第2加算器10
の出力から差し引かれ、減算結果は制御信号として出力
端子5より出力される。減算器11の出力は分岐されて
選択回路9に入力される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は適応整合フィルタのタッ
プを制御する制御信号発生回路に関し、特に、多値直交
振幅変調方式又は多相位相変調方式を用いたディジタル
無線通信システムの受信側で使用される全ディジタル形
の適応整合フィルタのタップ制御信号発生回路に関す
る。
【0002】
【従来の技術】従来、ディジタル無線通信システムで
は、伝播路で発生する周波数選択性フェージングによる
回線品質の劣化を克服するために、受信側において、適
応整合フィルタと判定帰還形等化器を組み合わせる方式
が提案されている(1989年電子情報通信学会春季全
国大会B−929を参照されたい。)。
【0003】判定帰還形等化器の2波干渉フェージング
等化特性は、反射波(遅延波)と直接波(先行波)との
振幅比をρとしたときに、ρ<1の場合には、符号間干
渉は完全に等化することができるが、ρ>1の場合に
は、ρ<1の場合に比して劣っている。つまり、直接波
に対して反射波が先に到着するような場合には、等化能
力は低い〔詳細は、例えば、室谷・山本著「ディジタル
無線通信」(産業図書)第6章を参照されたい。〕。
【0004】このため、判定帰還形等化器の前段に適応
整合フィルタを置くことにより、ρ>1の場合の等化特
性を改善することが考えられている。
【0005】図3は適応整合フィルタと判定帰還形等化
器を組み合わせた構成の1例を示し、図4は適応整合フ
ィルタの動作原理を説明するための基本回路を示してい
る。
【0006】通常、ディジタルマイクロ波通信に用いら
れる、帯域制限のある伝送路で符号間干渉を与えずにパ
ルスを伝送するためには、全伝送系のインパルス応答
は、図5(A)に示すように、中央のピークを除いて、
Tごとに零とならなければならない。しかし、伝送路に
直接波と反射波の2つの通路があると、これらが干渉し
てマルチパス・フェージングが発生する。このとき、反
射波の方が直接波より振幅が大きくなる(すなわち、ρ
>1)と、反射波が主波となり、反射波より先に到達す
る直接波が干渉波となって、伝送路のインパルス応答
は、図5(B)に示すように、t=−Tに大きな符号間
干渉が発生する。いま、図6(A)に示すように、主波
0 〔=a(m)〕及びt=−Tの符号間干渉r-1〔=
a(m+1)〕を矢印で表すと、これをTだけ遅延した
ものは、図6(B)のようになる。いま、説明を簡単に
するために、図4に示す2タップのトランスバーサル・
フィルタ203を考え、遅延回路37、乗算器38,3
9、及び加算器40で構成すると、信号S0 は図6
(A)のように表され、信号S1 は図6(B)のように
表される。この場合に、加算器40の出力信号S2 は数
1のようになる。
【0007】
【数1】
【0008】いま、α=0.9/1.9、β=−1/
1.9とすると、出力信号S2 は数2のようになる。
【0009】
【数2】
【0010】すなわち、出力信号S2 は図6(C)のよ
うに表され、トランスバーサル・フィルタ203にタッ
プ係数α,βを与えることにより、図6(A)のように
進み波による大きな符号間干渉r-1のあった入力信号S
0 は、トランスバーサル・フィルタ203を通すことに
より、インパルス応答は、符号間干渉が主信号r0 (t
=0)に対し、前後に対称化されたr-1,r1 に分散化
される。ここで、注目すべきことは、分散化に伴い、符
号間干渉r-1,r1 の大きさは、分散化前の符号間干渉
-1のほぼ1/2まで低減されていることである。い
ま、従来例で述べた判定帰還形等化器103の前方等化
器のr-1,r1 の大きさが0.5以下であり、後方等化
器のr1の大きさが0.9以下であるとすると、本トラ
ンスバーサル・フィルタ203がない場合、すなわち、
従来の判定帰還形等化器103のみでは、信号S0 の符
号間干渉r-1=0.9は等化できないが、本トランスバ
ーサル・フィルタ203を従来の判定帰還形等化器10
3の前に設けることにより、r-1=0.9/1.9すな
わち約0.47及びr1 =1/1.9=0.53にな
り、符号間干渉は完全に等化される。このような機能を
持つトランスバーサル・フィルタは整合フィルタとも呼
ばれる。
【0011】上述のような整合フィルタの原理にもとづ
き、図3のように、適応整合フィルタと判定帰還形等化
器を組み合わせる方式が考えられている。
【0012】図3において、復調回路(図示せず)より
入力されたアナログ・ベースバンド信号は、利得調整回
路21に入力されて、伝搬路でマルチパス・フェージン
グが発生し、波形歪が生じた場合にも、後置されている
A/D変換器22の規定入力範囲を越えないように、圧
縮率1/K(K>1又はK=1)で圧縮された後に、A
/D変換器22に入力される。一方、周波数fc のクロ
ック信号は、2てい倍回路23により、2てい倍されて
周波数2fc のクロック信号として、A/D変換器22
に入力される。A/D変換器22は、標本化周波数2f
c で、利得調整回路21から出力されたアナログ・ベー
スバンド信号を標本化し、かつ、量子化し、Nビットの
ディジタル信号列DS0 として、5タップのトランスバ
ーサル・フィルタ201に入力される。トランスバーサ
ル・フィルタ201は、縦続接続された第1〜第4の遅
延回路(遅延時間T/2)24〜27と、第1の遅延回
路24の入力側に接続される第1の乗算器28と、第1
〜第4の遅延回路の出力側にそれぞれ接続される第2〜
第5の乗算器29〜32と、第1〜第5の乗算器28〜
32の出力を加算する加算器33から構成されている。
第1〜第5の乗算器28〜32には、制御信号発生回路
202より、それぞれタップ係数A-2,A-1,A0 ,A
1 ,A2 が印加され、それらの乗算出力を加算器33で
加算した結果である加算器出力DS1 はマルチパス・フ
ェージング伝送路に起因する非対称なインパルス応答を
対称化する。タップ間隔(遅延回路24〜27の遅延時
間)がT/2に選ばれているのは、直接波と反射波の遅
延時間がT/2や(3/2)Tの近辺の値をとっても十
分なインパルス応答の対称化をはかるためである。ま
た、タップ数も5タップに限らず、そのほかのタップ数
を用いることももちろん可能である。遅延回路24〜2
7は、周波数2fc のクロック入力で動作するフリップ
フロップで構成できる。
【0013】次に、加算回路33の出力信号はT/2の
周期になっているが、送信信号列を得るのに必要な情報
は、T秒周期で表れ、他はトランジェントの過程である
ので不要である。したがって、ラッチ回路(例えば、周
波数fc のクロック入力で動作するフリップフロップ)
34により、T秒ごとの情報信号を選んで、適応整合フ
ィルタ101の出力信号DS2 として判定帰還形等化器
102に出力する。いま、ρ=1.1のマルチパス・フ
ェージングにより、適応整合フィルタ101の入力信号
DS0 のインパルス応答が、図5(B)のように、t=
−Tに大きな符号間干渉を生じていても、適応整合フィ
ルタ101の出力信号DS2 のインパルス応答は、図5
(C)のように対称な形になる。すなわち、判定帰還形
等化器102でも等化不能な図5(B)に示すt=−T
の大きな符号間干渉は、図5(C)に示すtがプラスマ
イナスTの小さな符号間干渉に変換されるが、これらの
符号間干渉は、判定帰還形等化器102で十分等化でき
る。
【0014】最後に制御信号発生回路202について説
明する。図2は制御信号発生回路202のうち、1タッ
プ分の構成の1例を示している。
【0015】適応整合フィルタ101の入力信号D
2 と、判定帰還形等化器102の出力信号D1 は乗算器
6に入力され、相関が検出される。この相関検出結果
は、加算器7により累積加算され、加算結果はラッチ回
路16に入力される。一方、タイマー回路17にはクロ
ックパルスが入力され、期間Lごとにラッチ回路16に
入力される加算結果をラッチするラッチ信号及びラッチ
した直後に加算器7をリセットするリセット信号が出力
される。これにより、出力端子5に出力された制御信号
A(e)は、数3のように求められる。
【0016】
【数3】
【0017】このように、制御信号A(e)は、D1
2 の相関結果をタイマー回路17により設定される期
間Lの間、時間平均して得られ、期間Lごとに新しい制
御信号の値に置き換えられる。このような制御信号によ
り、前述した適応整合フィルタの動作の制御を行うこと
ができる。
【0018】
【発明が解決しようとする課題】この従来の適応整合フ
ィルタの制御信号発生回路においては、D1 とD2 の相
関結果を時間平均する期間Lごとに制御信号の値が更新
され、次に、更新されるまでの期間Lの間は、その値を
保持している。このため、期間Lよりも短い期間に変動
するようなフェージングに対して、制御が追随できない
という問題点があった。
【0019】本発明の目的は、適応整合フィルタの制御
信号が、急速に変動するフェージングに対して、追随で
きるようにすることにある。
【0020】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ディジタル処理形適応整合フィルタの各
タップを制御する制御信号発生回路において、符号間干
渉を等化した後の信号と適応整合フィルタの入力信号を
分岐した信号を入力する乗算器と、前記乗算器の出力を
累積加算する第1加算器と、前記第1加算器の出力を入
力する第1フリップフロップと、前記第1フリップフロ
ップの出力を入力する選択回路と、前記乗算器の出力を
分岐した信号と前記選択回路の出力を入力する第2加算
器と、前記乗算器の出力を分岐した信号を入力する第1
シフトレジスタと、前記第2加算器の出力から前記第1
シフトレジスタの出力を差し引き減算結果を前記選択回
路に入力すると同時に分岐して前記適応整合フィルタの
制御信号として出力する減算器と、復調器より供給され
る非同期検出信号を入力し前記第1加算器のリセット動
作を制御する第1リセット信号を出力する第2フリップ
フロップと、前記第2フリップフロップの出力を分岐入
力し前記第2加算器及び前記減算器のリセット動作を制
御する第2リセット信号を出力する第2シフトレジスタ
と、前記第2シフトレジスタの出力を分岐入力し前記選
択回路を制御するセレクト信号を出力する第3フリップ
フロップとを設けたものである。
【0021】
【実施例】次に、本発明について、図面を参照して説明
する。
【0022】図1は本発明の制御信号発生回路の一実施
例を示すブロック図である。図1において、符号間干渉
を等化した後の信号D1 と、適応整合フィルタの入力信
号を分岐した信号D2 は乗算器6に入力され、相関検出
が行われる。この相関検出結果である乗算器6の出力
は、第1加算器7により累積加算され、加算結果は第1
フリップフロップ(F/F)8により、1タイムスロッ
ト遅延されて選択回路9に入力される。また、乗算器6
の出力は分岐されて選択回路9の出力と第2加算器10
により加算される。さらに、乗算器6の出力は分岐さ
れ、第1シフトレジスタ(S/R)12によりLタイム
スロット遅延される。第1シフトレジスタ(S/R)1
2の出力は減算器11に入力され、第2加算器10の出
力から差し引かれ、減算結果は制御信号として出力端子
5より出力される。また、この減算器11の出力は分岐
されて選択回路9に入力される。
【0023】一方、復調器より供給される非同期検出信
号は第2フリップフロップ13(F/F)に入力され、
クロックパルスにより、信号の変化点をD1及びD2
一致させられた後、第1リセット信号として第1加算器
7に印加され、復調系が非同期状態のときに第1加算器
7をリセットし、同期状態になった時点から累積加算を
始めるよう制御する。また、第2フリップフロップ(F
/F)13の出力は分岐され、第2シフトレジスタ(S
/R)14により、Lタイムスロット遅延された後、第
2リセット信号として、第2加算器10及び減算器11
に印加され、非同期状態のときに、第2加算器10及び
減算器11をリセットし、同期状態となり、第1加算器
7が累積加算を開始して(L+1)タイムスロット目か
ら動作を開始する。また、第2シフトレジスタ(S/
R)14の出力は分岐され、第3フリップフロップ(F
/F)15により、1タイムスロット遅延され、セレク
ト信号として選択回路9に印加され、第1加算器7が累
積加算を開始して(L+1)タイムスロット目までは、
第1加算器7の出力を選択回路9の出力とし、(L+
2)タイムスロット目以降は、同期状態が続く限り、減
算器11の出力を分岐して選択回路9に入力される信号
を選択回路9の出力とする。
【0024】いま、第1加算器7が累積加算を始めてe
番目に第1加算器7に入力される相関検出信号を
【0025】
【数4】
【0026】とすると、第1シフトレジスタ(S/R)
12の出力b(e)は
【0027】
【数5】
【0028】となる。したがって、出力端子5より出力
される制御信号A(e)は
【0029】
【数6】
【0030】となる。ここに、
【0031】
【数7】
【0032】となり、これは相関結果のLタイムスロッ
トの平均を表している。
【0033】e≧(L+2)のときには、出力端子5よ
り出力される制御信号は、選択回路9を通って第2加算
器10に入力される。第2加算器10により、新しい相
関結果a(e)が加算され、減算器11により、第1シ
フトレジスタ(S/R)12に記憶されているa(e−
L)が差し引かれることにより、数6の演算が1タイム
スロットごとに行われ、新しい制御信号の値に更新され
る。
【0034】
【発明の効果】以上説明したように、本発明は適応整合
フィルタの制御信号の値を1タイムスロットごとに更新
するので、急速に変動するフェージングに対して、制御
が追随できるという効果を有する。
【図面の簡単な説明】
【図1】本発明の制御信号発生回路の一実施例を示すブ
ロック図である。
【図2】従来の制御信号発生回路を示すブロック図であ
る。
【図3】適応整合フィルタと判定帰還形等化器を組み合
わせた構成を示す図である。
【図4】適応整合フィルタの動作を説明するための基本
回路を示す図である。
【図5】適応整合フィルタの動作を説明するための図で
ある。
【図6】適応整合フィルタの動作を説明するための図で
ある。
【符号の説明】
5 出力端子 6 乗算器 7 第1加算器 8 第1フリップフロップ 9 選択回路 10 第2加算器 11 減算器 12 第1シフトレジスタ 13 第2フリップフロップ 14 第2シフトレジスタ 15 第3フリップフロップ

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】ディジタル処理形適応整合フィルタの各タ
    ップを制御する制御信号発生回路において、符号間干渉
    を等化した後の信号と適応整合フィルタの入力信号を分
    岐した信号を入力する乗算器と、前記乗算器の出力を累
    積加算する第1加算器と、前記第1加算器の出力を入力
    する第1フリップフロップと、前記第1フリップフロッ
    プの出力を入力する選択回路と、前記乗算器の出力を分
    岐した信号と前記選択回路の出力を入力する第2加算器
    と、前記乗算器の出力を分岐した信号を入力する第1シ
    フトレジスタと、前記第2加算器の出力から前記第1シ
    フトレジスタの出力を差し引き減算結果を前記選択回路
    に入力すると同時に分岐して前記適応整合フィルタの制
    御信号として出力する減算器と、復調器より供給される
    非同期検出信号を入力し前記第1加算器のリセット動作
    を制御する第1リセット信号を出力する第2フリップフ
    ロップと、前記第2フリップフロップの出力を分岐入力
    し前記第2加算器及び前記減算器のリセット動作を制御
    する第2リセット信号を出力する第2シフトレジスタ
    と、前記第2シフトレジスタの出力を分岐入力し前記選
    択回路を制御するセレクト信号を出力する第3フリップ
    フロップとを設けたことを特徴とする制御信号発生回
    路。
  2. 【請求項2】第1入力端及び第2入力端を有する乗算器
    の出力端を第1加算器の第1入力端、第1シフトレジス
    タの第1入力端、及び、第2加算器の第3入力端に接続
    し、前記第1加算器の出力端を第1フリップフロップの
    第1入力端及び前記第1加算器の第3入力端に接続し、
    前記第1フリップフロップの出力端を選択回路の第1入
    力端に接続し、前記選択回路の出力端を前記第2加算器
    の第1入力端に接続し、前記第2加算器の出力端を減算
    器の第1入力端に接続し、前記減算器の出力端を出力端
    子及び前記選択回路の第2入力端に接続し、第1入力端
    及び第2入力端を有する第2フリップフロップの出力端
    を第2シフトレジスタの第1入力端及び前記第1加算器
    の第2入力端に接続し、前記第2シフトレジスタの出力
    端を第3フリップフロップの第1入力端、前記第2加算
    器の第2入力端、及び、前記減算器の第2入力端に接続
    し、前記第1シフトレジスタの出力端を前記減算器の第
    3入力端に接続し、前記第3フリップフロップの出力端
    を前記選択回路の第3入力端に接続し、クロックパルス
    を前記第1フリップフロップの第2入力端、前記第2フ
    リップフロップの第2入力端、前記第3フリップフロッ
    プの第2入力端、前記第1シフトレジスタの第2入力
    端、及び、前記第2シフトレジスタの第2入力端に加え
    ることを特徴とする制御信号発生回路。
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