JPS5992631A - タツプ重み係数制御方式 - Google Patents
タツプ重み係数制御方式Info
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- JPS5992631A JPS5992631A JP20304282A JP20304282A JPS5992631A JP S5992631 A JPS5992631 A JP S5992631A JP 20304282 A JP20304282 A JP 20304282A JP 20304282 A JP20304282 A JP 20304282A JP S5992631 A JPS5992631 A JP S5992631A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03038—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a non-recursive structure
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はディジタル自動等化器の時分割処理形タップ係
数制御回路に係り、自動等化器の収束時間の短縮が出来
るタップ重み係数制御方式に関する。
数制御回路に係り、自動等化器の収束時間の短縮が出来
るタップ重み係数制御方式に関する。
（ｂ） 技術の背景
モデム等において伝送路歪を自動的に等化するトランス
バーサル形自動等化器は従来アナログ形のものが多く、
この場合等化の演算のためにタップごとに差動増幅器等
を具え、差動増幅器の利得と差動増幅器の極性ゲインを
制御する電圧値とによってタップ係数を決定するように
していた。
バーサル形自動等化器は従来アナログ形のものが多く、
この場合等化の演算のためにタップごとに差動増幅器等
を具え、差動増幅器の利得と差動増幅器の極性ゲインを
制御する電圧値とによってタップ係数を決定するように
していた。
しかしながらディジタル技術の進歩に伴って、ディジタ
ル回路で構成した自動等化器が用いられるようになった
。この場合のタップ係数はディジタル値で表わされ、従
ってタップ係数の演算をディジタル的に行うディジタル
構成のタップ係数制御回路が用いられるようになった。
ル回路で構成した自動等化器が用いられるようになった
。この場合のタップ係数はディジタル値で表わされ、従
ってタップ係数の演算をディジタル的に行うディジタル
構成のタップ係数制御回路が用いられるようになった。
第１図はディジタル自動等化器の構成を示している。同
図において、１はアナログディジタル（Ａ／Ｄ）変換器
２は遅延線゛°３は演算器（Σｘｙ）４はタップ係数
制御回路（ＴＡＰＷ） ５は識別器（ＣＯＭＰ） 、
６は相関器（ＣＯＲ） 、’７は積分器（ＩＮＴ）７で
ある。
図において、１はアナログディジタル（Ａ／Ｄ）変換器
２は遅延線゛°３は演算器（Σｘｙ）４はタップ係数
制御回路（ＴＡＰＷ） ５は識別器（ＣＯＭＰ） 、
６は相関器（ＣＯＲ） 、’７は積分器（ＩＮＴ）７で
ある。
第１図において、入力アナログ信号はＡ／Ｄ変換器１に
おいてｎビット（ｎは通常８〜１６）７’イジタル信号
に変換（駄子化）され、ｎビットの並列データｘｉｉｎ
（１＝１〜ｎ）として出力される。この信号はビットご
とに遅延線２を周期Ｔのシンボルクロックごとに順次シ
フトされ、周期Ｔごとに設けられた各タップ（合計２ｍ
＋１タツプ）には、シンボルクロック周期Ｔのｋ（ｋ＝
１〜２ｍ＋１）タップから得られた遅延信号をビットご
とに時分割多重化した信号ｘｉｏｕｔは、演算器３にお
いてタップ係数制御回路４からの対応するタップごとの
係数ｙｉを乗算され、乗算結果を全遅延線にわたり累算
されて波形等化された信号を得る。演算器３の出力は識
別器５において目標とする等化波形を表す基準値の信号
と比較され、等化器すなわち基準値に対する大小を示す
誤差信号ｅｒｒを発生する。
おいてｎビット（ｎは通常８〜１６）７’イジタル信号
に変換（駄子化）され、ｎビットの並列データｘｉｉｎ
（１＝１〜ｎ）として出力される。この信号はビットご
とに遅延線２を周期Ｔのシンボルクロックごとに順次シ
フトされ、周期Ｔごとに設けられた各タップ（合計２ｍ
＋１タツプ）には、シンボルクロック周期Ｔのｋ（ｋ＝
１〜２ｍ＋１）タップから得られた遅延信号をビットご
とに時分割多重化した信号ｘｉｏｕｔは、演算器３にお
いてタップ係数制御回路４からの対応するタップごとの
係数ｙｉを乗算され、乗算結果を全遅延線にわたり累算
されて波形等化された信号を得る。演算器３の出力は識
別器５において目標とする等化波形を表す基準値の信号
と比較され、等化器すなわち基準値に対する大小を示す
誤差信号ｅｒｒを発生する。
相関器６にはＡ／Ｄ変換器１から入力信号の正負情報ｓ
ｇｎと誤差信号ｅｒｒが入力されており、タップごとに
両者の相関をとり平均化を行うため、相関器６の出力信
号を積分器７に入力する。積分器７の出力は、等化器の
タップごとの等化の補正方向（正、負）を与える。タッ
プ係数制御回路４は積分器７の補正方向に従いタップご
とに設定された重み計だけ等化補正係数７１を修正し、
この係数は前述のように演算器３において演算に用いら
れる。
ｇｎと誤差信号ｅｒｒが入力されており、タップごとに
両者の相関をとり平均化を行うため、相関器６の出力信
号を積分器７に入力する。積分器７の出力は、等化器の
タップごとの等化の補正方向（正、負）を与える。タッ
プ係数制御回路４は積分器７の補正方向に従いタップご
とに設定された重み計だけ等化補正係数７１を修正し、
この係数は前述のように演算器３において演算に用いら
れる。
（ｃ） 従来技術と問題点
３−
第２図は本出順人が昭和５７年７月２日特許願を出した
一組の共通演算回路と読み出し書き込みメモリ（以下Ｒ
ＡＭと称す）とを用い演算回路を時分割的に使用出来る
ようにすることによってノ１−ドウエア規模を縮少し経
済的に構成出来るようにしたディジタル形のタップ係数
制御回路のブロック図である。
一組の共通演算回路と読み出し書き込みメモリ（以下Ｒ
ＡＭと称す）とを用い演算回路を時分割的に使用出来る
ようにすることによってノ１−ドウエア規模を縮少し経
済的に構成出来るようにしたディジタル形のタップ係数
制御回路のブロック図である。
同図において、１１は加減算器、１２はタップ重み係数
設定用読み出し専用メモリ（以下ＲＯＭと称す）、１３
は選択ゲート、１４はＲＡＭ、１５はバッファレジスタ
、１６は初期値設定部、１７はオーパフローアンダフロ
ー検出回路、１８はオーバフロー設定部、１９はアンダ
フロー設定部、２０は書き込みインヒビット回路である
ｇ′なお演算部３は第１図に示されたものと同じである
。
設定用読み出し専用メモリ（以下ＲＯＭと称す）、１３
は選択ゲート、１４はＲＡＭ、１５はバッファレジスタ
、１６は初期値設定部、１７はオーパフローアンダフロ
ー検出回路、１８はオーバフロー設定部、１９はアンダ
フロー設定部、２０は書き込みインヒビット回路である
ｇ′なお演算部３は第１図に示されたものと同じである
。
第２図において加減算器１１は各タップに共通に設けら
れるものである。ＲＡＭ１４は各タップの番号に対応し
た番地を有し、各番地ごとにタップ可変範囲の最大値を
記憶できるデータビット数を有している。等化開始時、
選択ゲート１３は初期４− 値設定信号に応じて初期値設定部２６の側に切り替えら
れ、アドレス信号ＡＤＲ８と書き込みインヒビット回路
２０からの読み出し書き込み信号Ｒ／Ｗに応じて初期値
設定部１６からＲＡＭ１４の中心タップに相当する番地
には中心値（例えば０．５）が、その他のエコータップ
に相当するＲＡＭ１４の番地には０が書き込まれる。Ｒ
ＡＭ１４に書き込まれたデータはクロックＣＬＫ２に応
じてバッファレジスタ１５に読み出され、バッファレジ
スタ１５の出力はタップ係数ｙｔとして演算器３に入力
される。
れるものである。ＲＡＭ１４は各タップの番号に対応し
た番地を有し、各番地ごとにタップ可変範囲の最大値を
記憶できるデータビット数を有している。等化開始時、
選択ゲート１３は初期４− 値設定信号に応じて初期値設定部２６の側に切り替えら
れ、アドレス信号ＡＤＲ８と書き込みインヒビット回路
２０からの読み出し書き込み信号Ｒ／Ｗに応じて初期値
設定部１６からＲＡＭ１４の中心タップに相当する番地
には中心値（例えば０．５）が、その他のエコータップ
に相当するＲＡＭ１４の番地には０が書き込まれる。Ｒ
ＡＭ１４に書き込まれたデータはクロックＣＬＫ２に応
じてバッファレジスタ１５に読み出され、バッファレジ
スタ１５の出力はタップ係数ｙｔとして演算器３に入力
される。
その後等化動作が行われると、各タップ係数は歪量を打
ち消す方向に修正される。すなわち第１図に示された積
分器７からタップごとに加算信号＋△または減算信号−
Δが出力されるごとに、各タップの番号に対応した番地
を有するタップ重み係数設定用ＲＯＭ１２からアドレス
信号ＡＤＲ８にて各タップの番地を指定してタップごと
に予め定められた補正量のデータが読み出されて加減算
器１１に入力される。加減算器１１にはバッファレジス
タ１５の出力も入力されていて、両入力は加算ま＋ｗｖ
ＡＩＩＦｖ痒Ｂｒｔ、る。加減算器１１の出力は選択ゲ
ート１３を経てＲＡＭＩ４に入力され、これによって対
応する番地のタップ係数が更新される。一方加減算器１
１の出力はオーバフローアンダフロー検出回路１７にも
入力されていて、オーバフロー設宇部１８に設定されて
いるオーバフロー値またはアンダフロー設定部１９に設
定されているアンダフロー値と比較される。このオーバ
フロー値またはアンダフ四−値は、それぞれＲＡＭ１４
に記憶されるべきタップ係数の最大値または最小値を示
し、加減算器１１の出力がこれらの値を超えたときは、
オーバフローアンダフロー検出回路１７から出力が発生
し、この出力によって書き込みインヒビ。
ち消す方向に修正される。すなわち第１図に示された積
分器７からタップごとに加算信号＋△または減算信号−
Δが出力されるごとに、各タップの番号に対応した番地
を有するタップ重み係数設定用ＲＯＭ１２からアドレス
信号ＡＤＲ８にて各タップの番地を指定してタップごと
に予め定められた補正量のデータが読み出されて加減算
器１１に入力される。加減算器１１にはバッファレジス
タ１５の出力も入力されていて、両入力は加算ま＋ｗｖ
ＡＩＩＦｖ痒Ｂｒｔ、る。加減算器１１の出力は選択ゲ
ート１３を経てＲＡＭＩ４に入力され、これによって対
応する番地のタップ係数が更新される。一方加減算器１
１の出力はオーバフローアンダフロー検出回路１７にも
入力されていて、オーバフロー設宇部１８に設定されて
いるオーバフロー値またはアンダフロー設定部１９に設
定されているアンダフロー値と比較される。このオーバ
フロー値またはアンダフ四−値は、それぞれＲＡＭ１４
に記憶されるべきタップ係数の最大値または最小値を示
し、加減算器１１の出力がこれらの値を超えたときは、
オーバフローアンダフロー検出回路１７から出力が発生
し、この出力によって書き込みインヒビ。
ト回路２０は読み出し書き込み信号Ｒ／Ｗの出力を停止
する。従ってこの場合にはＲＡＭ１４０更新は行われず
、等化器の暴走が防止される。加減算器１１の出力がオ
ーバフロー値またはアンダフロー値を超えないときは、
前述のように修正後の係数値によってＲＡＭの更新が行
われる。
する。従ってこの場合にはＲＡＭ１４０更新は行われず
、等化器の暴走が防止される。加減算器１１の出力がオ
ーバフロー値またはアンダフロー値を超えないときは、
前述のように修正後の係数値によってＲＡＭの更新が行
われる。
第３図は第２図に示された時分割処理°形タップ係数制
御回路の動作を説明している。ＲＡＭに対するアドレス
の割り当てはアドレス信号ＡＤＲ８によりテタップ番号
順に１シンボルクロック周期ごとに一巡するように行わ
れる。ＲＡＭはアドレスが害（１り当てられたとき、は
じめ１シンボルクロック周期前の対応する番地のタップ
係数値をＲＡＭデータとして出力している。このデータ
は１シンボルクロック周期をタップ数で分割するクロッ
クＣＬＫ２によってバッファレジスタに読み込まれて、
レジスタデータ（ａ）として出力される。レジスタデー
タ（ａ）は前述のようにタップ係数として演算器におけ
る演算に用いられる。一方アドレス信号ＡＤＲ８に応じ
てタップ重み係数設定用ＲＯＭから読み出された重みデ
ータ±Δａはレジスタデータ（ａ）と加減算されて加減
算器出力（ａ）±△ａを発生し、この出力によって対応
する番地のＲＡＭデータの更新が行われる。
御回路の動作を説明している。ＲＡＭに対するアドレス
の割り当てはアドレス信号ＡＤＲ８によりテタップ番号
順に１シンボルクロック周期ごとに一巡するように行わ
れる。ＲＡＭはアドレスが害（１り当てられたとき、は
じめ１シンボルクロック周期前の対応する番地のタップ
係数値をＲＡＭデータとして出力している。このデータ
は１シンボルクロック周期をタップ数で分割するクロッ
クＣＬＫ２によってバッファレジスタに読み込まれて、
レジスタデータ（ａ）として出力される。レジスタデー
タ（ａ）は前述のようにタップ係数として演算器におけ
る演算に用いられる。一方アドレス信号ＡＤＲ８に応じ
てタップ重み係数設定用ＲＯＭから読み出された重みデ
ータ±Δａはレジスタデータ（ａ）と加減算されて加減
算器出力（ａ）±△ａを発生し、この出力によって対応
する番地のＲＡＭデータの更新が行われる。
しかし第２図のタップ重み係数設定用ＲＯＭ１２はタッ
プごとに予め定められた補正量のデータは、蝶 一種類しか記憶していないため、通信回路が例え７− げ視角から予備に切替えられた場合等で回線歪の急激な
変化が生じた場合にはディジタル自動等化器の収束時間
が長くなる欠点がある。
プごとに予め定められた補正量のデータは、蝶 一種類しか記憶していないため、通信回路が例え７− げ視角から予備に切替えられた場合等で回線歪の急激な
変化が生じた場合にはディジタル自動等化器の収束時間
が長くなる欠点がある。
（ｄ） 発明の目的
本発明の目的は上記の欠点をなくシ、ディジタル自動等
化器の収束時間を短く出来るタップ重み係数制御方式の
提供にある。
化器の収束時間を短く出来るタップ重み係数制御方式の
提供にある。
（ｅ） 発明の措成
本発明は上記の目的を達成するために、各タップのアド
レスを指定して、タップ毎に所定の重み係数の信号を読
出すタップ重み係数設定用ＲＯＭに、各タップのアドレ
スを指定するビット群のさらに上位のビット群を可変し
てアドレスを指定することにより各々異った大きさの各
タップ毎の重み係数を読み出し出来るよう書込んでおき
、又誤り卓識別器にて判定する同期外れ又は信号品質検
出状態によりどの上位ビット群を指定するかを記憶した
第２のＲＯＭを具備し、同期外れ又は信号品質検出状態
信号を該第２のＲＯＭに入力することによりもれに対応
した上位ビット群を該タップ、 −８− 重み係数設定用ＲＯＭに入力させ、これに対応した大き
さの各タップ毎の重み係数を各タップのアドレスを指定
した時出力させることを特徴とする。
レスを指定して、タップ毎に所定の重み係数の信号を読
出すタップ重み係数設定用ＲＯＭに、各タップのアドレ
スを指定するビット群のさらに上位のビット群を可変し
てアドレスを指定することにより各々異った大きさの各
タップ毎の重み係数を読み出し出来るよう書込んでおき
、又誤り卓識別器にて判定する同期外れ又は信号品質検
出状態によりどの上位ビット群を指定するかを記憶した
第２のＲＯＭを具備し、同期外れ又は信号品質検出状態
信号を該第２のＲＯＭに入力することによりもれに対応
した上位ビット群を該タップ、 −８− 重み係数設定用ＲＯＭに入力させ、これに対応した大き
さの各タップ毎の重み係数を各タップのアドレスを指定
した時出力させることを特徴とする。
（ｆ） 発明の実施例
以下本発明の１実施例につき図に従って説明する。第４
図は本発明の実施例のタップ重み係数制御方式のタップ
重み係数設定用ＲＯＭを中心としたブロック図、第５図
は第４図のタップ重み係数設定用ＲＯＭのアドレスを示
すビット群の図である０ 第４図の２１はタップ重み係数設定用ＲＯＭ。
図は本発明の実施例のタップ重み係数制御方式のタップ
重み係数設定用ＲＯＭを中心としたブロック図、第５図
は第４図のタップ重み係数設定用ＲＯＭのアドレスを示
すビット群の図である０ 第４図の２１はタップ重み係数設定用ＲＯＭ。
２２はＲＯＭ （第２のＲＯＭ）、２３は誤り卓識別器
を示す。
を示す。
第４図に示すタップ重み係数設定用ＲＯＭ２１及び、デ
ィジタル信号受信装置の自動等化器の後段にある誤シ率
識別器２３にて判定する同期外れ又は信号品質検出状態
によりタップ重み係数設定用ＲＯＭ１２にかわるもので
、時分割処理形タップ係数制御回路の実施例としては、
他は第２図のもの）−固１ユ〒あスヘ伺１ヰげ白齢繞Ｉ
し興＾ｊｒ珀＾澹−プ数が１１の場合ならタップ重み係
数設定用ＲＯＭのアドレスは、１１アドレスあればよい
ので、第５図の下位４ビツト３０に示す如く下位４ビツ
トでアドレスを指定出来る。従って第２図のタップ重み
係数設定用ＲＯＭＩ２はこの下位４ビツトで指定される
アドレス部分に各タップ毎の所定の重み係数を記憶して
いる。第４図のタップ重み係数設定用ＲＯＭ２１は第５
図の上位ビット３１で各々指定されるアドレスの所の下
位４ビツト３０で指定されるアドレスに、例えば上位ビ
ット３１がｏｏｏｏｏ。
ィジタル信号受信装置の自動等化器の後段にある誤シ率
識別器２３にて判定する同期外れ又は信号品質検出状態
によりタップ重み係数設定用ＲＯＭ１２にかわるもので
、時分割処理形タップ係数制御回路の実施例としては、
他は第２図のもの）−固１ユ〒あスヘ伺１ヰげ白齢繞Ｉ
し興＾ｊｒ珀＾澹−プ数が１１の場合ならタップ重み係
数設定用ＲＯＭのアドレスは、１１アドレスあればよい
ので、第５図の下位４ビツト３０に示す如く下位４ビツ
トでアドレスを指定出来る。従って第２図のタップ重み
係数設定用ＲＯＭＩ２はこの下位４ビツトで指定される
アドレス部分に各タップ毎の所定の重み係数を記憶して
いる。第４図のタップ重み係数設定用ＲＯＭ２１は第５
図の上位ビット３１で各々指定されるアドレスの所の下
位４ビツト３０で指定されるアドレスに、例えば上位ビ
ット３１がｏｏｏｏｏ。
なら従来の各タップ毎の所定の重み係数の１０倍の重み
係数を記憶しておき、上位ビット３１がｏｏｏｏｏｉな
ら従来の各タップ毎の所定の重み係数の９倍の重み係数
を記憶しておき、上位ビット３１が００００１０なら従
来の各タップ毎の所定の重み係数の８倍の重み係数を記
憶しておく如くステップの粗いものから細かいものへと
変化するよう記憶しておく。
係数を記憶しておき、上位ビット３１がｏｏｏｏｏｉな
ら従来の各タップ毎の所定の重み係数の９倍の重み係数
を記憶しておき、上位ビット３１が００００１０なら従
来の各タップ毎の所定の重み係数の８倍の重み係数を記
憶しておく如くステップの粗いものから細かいものへと
変化するよう記憶しておく。
又ＲＯＭ２２には、誤り重織別器２３で識別した信号品
質検出信号にも品質の良悪で段階をつけておき、同期外
れ信号及びどの段階の信号が入力したかで、第５図の上
位ビット３１のどのビットを指定し、従来の各タップ毎
の所定の重み係数の何倍の重み係数を用いれば自動等化
器が一番早く収束するかを予め求めておき、同期外れ信
号又はどの段階の信号品質検出信号が入力するかにより
上位ビット３１の予め定めたビットを出力するようにし
である。このようにしておき第２図のアドレス信号ＡＤ
Ｒ８にて下位ビット３０を順次指定すれば所望の倍数の
各タップ毎の重み係数が得られる。
質検出信号にも品質の良悪で段階をつけておき、同期外
れ信号及びどの段階の信号が入力したかで、第５図の上
位ビット３１のどのビットを指定し、従来の各タップ毎
の所定の重み係数の何倍の重み係数を用いれば自動等化
器が一番早く収束するかを予め求めておき、同期外れ信
号又はどの段階の信号品質検出信号が入力するかにより
上位ビット３１の予め定めたビットを出力するようにし
である。このようにしておき第２図のアドレス信号ＡＤ
Ｒ８にて下位ビット３０を順次指定すれば所望の倍数の
各タップ毎の重み係数が得られる。
一般的に同期外れ時及び信号品質が悪い場合は回線歪が
多いのでステップの粗い各タップ毎の重み係数を用い、
信号品質が良くなればステップの細かい各タップ毎の重
み係数を用いるようにすれば自動等化器の収束時間は短
く出来るのは当然であるので、本発明の制御方式にて自
動等化器の収束時間は短く出来る。其の他の動作は第２
図で説明したとおりである。
多いのでステップの粗い各タップ毎の重み係数を用い、
信号品質が良くなればステップの細かい各タップ毎の重
み係数を用いるようにすれば自動等化器の収束時間は短
く出来るのは当然であるので、本発明の制御方式にて自
動等化器の収束時間は短く出来る。其の他の動作は第２
図で説明したとおりである。
（ｇ） 発明の効果
以上詳細に説明せる如く本発明によれば、回線歪量に応
じて、各タップ毎の重み係数を可変出来１１− るのでディジタル自動等化器の収束時間を短縮出来る効
果がある。
じて、各タップ毎の重み係数を可変出来１１− るのでディジタル自動等化器の収束時間を短縮出来る効
果がある。
第１図はディジタル自動等化器の構成を示すブロック図
、第２図は従来例の時分割処理形タップ係数制御回路の
ブロック図、第３図は第２図の動作を説明するタイムチ
ャート、第４図は本発明の実施例のタップ重み係数制御
方式のタップ重み係数設定用読み出し専用メモリを中心
としたブロック図、第５図は第４図のタップ重み係数設
定用読み出し専用メモリのアドレスを示すビット群の図
である。 図中１はアナログディジタル変換器、２は遅延線、３は
演算器、４はタップ係数制御回路、５は識別器、６は相
関器、７は積分器、１１は加減算器、１２．２１はタッ
プ重み係数設定用読み出し専用メモリ、１３は選択ゲー
ト、１４は読み出し書き込みメモ１ハ １５はバッファ
レジスタ、１６は初期値設定部、１７はオーパフ１０−
アンダフロー１２− ンダフロー設定部、２０は書き込みインヒビット回路、
２２は読み出し専用メモリ、２３は誤り重織別器を示す
。 第 ５１ ／ρ陪の菫み循Ｎμブ元−フ゛
、第２図は従来例の時分割処理形タップ係数制御回路の
ブロック図、第３図は第２図の動作を説明するタイムチ
ャート、第４図は本発明の実施例のタップ重み係数制御
方式のタップ重み係数設定用読み出し専用メモリを中心
としたブロック図、第５図は第４図のタップ重み係数設
定用読み出し専用メモリのアドレスを示すビット群の図
である。 図中１はアナログディジタル変換器、２は遅延線、３は
演算器、４はタップ係数制御回路、５は識別器、６は相
関器、７は積分器、１１は加減算器、１２．２１はタッ
プ重み係数設定用読み出し専用メモリ、１３は選択ゲー
ト、１４は読み出し書き込みメモ１ハ １５はバッファ
レジスタ、１６は初期値設定部、１７はオーパフ１０−
アンダフロー１２− ンダフロー設定部、２０は書き込みインヒビット回路、
２２は読み出し専用メモリ、２３は誤り重織別器を示す
。 第 ５１ ／ρ陪の菫み循Ｎμブ元−フ゛
Claims (1)
- 入力信号を遅延させる遅延線の各タップごとの出力に係
数を乗算したのち加算して等化出力を得るとともに各タ
ップごとの補正残値を積分した出力によってそれぞれの
係数を補正するディジタル自動等化器の、タップ係数の
演算を時分割でディジタル的に行う時分割処理形タップ
係数制御回路において、補正残値を積分回路の出力に応
じて各タップのアドレスを指定してタップ毎に所定の重
み係数の信号を読出すタップ重み係数設定用読み出し専
用メモリに、各タップのアドレスを指定するビット群の
さらに上位のビット群を可ダしてアドレスを指定するこ
とにより各々異った大金さの各タップ毎の重み係数を読
出し出来るよう書込んでおき、又誤り卓識別器にて判定
する同期外れ又は信号品質検出状態によシどの上位ビッ
ト群を指定するかを記憶した第２の読み出し専用メモリ
を具備し、同期外れ又は信号品質検出状態信号を該第２
の読み出し専用メモリに入力することにより、該信号に
対応した上位ビット群を出力させ該タップ重み係数設定
用読み出し専用メモリに入力させ、これに対応した大き
さの各タップ毎の重み係数を各タップのアドレスを指定
した時出力させることを特徴とするタップ重み係数制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20304282A JPS5992631A (ja) | 1982-11-19 | 1982-11-19 | タツプ重み係数制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20304282A JPS5992631A (ja) | 1982-11-19 | 1982-11-19 | タツプ重み係数制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5992631A true JPS5992631A (ja) | 1984-05-28 |
Family
ID=16467378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20304282A Pending JPS5992631A (ja) | 1982-11-19 | 1982-11-19 | タツプ重み係数制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5992631A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314923A (ja) * | 1987-06-17 | 1988-12-22 | Nec Corp | トランスバ−サル型等化器 |
| EP0461931A2 (en) * | 1990-06-15 | 1991-12-18 | Nec Corporation | Adaptive equalizer capable of effectively removing a remaining fading in an equalized signal |
| EP0532353A2 (en) * | 1991-09-12 | 1993-03-17 | Nec Corporation | High-speed DFE with low residual fading |
| EP0534489A2 (en) * | 1991-09-27 | 1993-03-31 | Nec Corporation | Fractional equaliser for use with a DFE |
| EP0675608A2 (en) * | 1994-03-28 | 1995-10-04 | Nec Corporation | Method and apparatus for controlling tap coefficients of an adaptive matched filter in an automatic equaliser |
-
1982
- 1982-11-19 JP JP20304282A patent/JPS5992631A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314923A (ja) * | 1987-06-17 | 1988-12-22 | Nec Corp | トランスバ−サル型等化器 |
| EP0461931A2 (en) * | 1990-06-15 | 1991-12-18 | Nec Corporation | Adaptive equalizer capable of effectively removing a remaining fading in an equalized signal |
| JPH0447721A (ja) * | 1990-06-15 | 1992-02-17 | Nec Corp | 自動等化器 |
| EP0532353A2 (en) * | 1991-09-12 | 1993-03-17 | Nec Corporation | High-speed DFE with low residual fading |
| EP0534489A2 (en) * | 1991-09-27 | 1993-03-31 | Nec Corporation | Fractional equaliser for use with a DFE |
| JPH0590904A (ja) * | 1991-09-27 | 1993-04-09 | Nec Corp | 制御信号発生回路 |
| EP0675608A2 (en) * | 1994-03-28 | 1995-10-04 | Nec Corporation | Method and apparatus for controlling tap coefficients of an adaptive matched filter in an automatic equaliser |
| EP0675608A3 (en) * | 1994-03-28 | 2000-09-13 | Nec Corporation | Method and apparatus for controlling tap coefficients of an adaptive matched filter in an automatic equaliser |
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