JPS59171307A - タツプ係数切替方式 - Google Patents
タツプ係数切替方式Info
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- JPS59171307A JPS59171307A JP4540883A JP4540883A JPS59171307A JP S59171307 A JPS59171307 A JP S59171307A JP 4540883 A JP4540883 A JP 4540883A JP 4540883 A JP4540883 A JP 4540883A JP S59171307 A JPS59171307 A JP S59171307A
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- Japan
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- tap
- tap coefficient
- coefficient
- circuit
- coefficients
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03114—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals
- H04L25/03133—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals with a non-recursive structure
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はトランスバーサル形フィシタル自動等化器の晩
分割処理形タップ係数制師回路に係り、初期引込み１時
間を早くするためあるいは回線歪状態によってタップ係
数を自動又は手動（／こより右記に切替えることを可能
にしたタップ係数切替方式（ｂ） 技術の背景 モデム等において伝送路企を自動的（ｙＢ ％化するト
ランスバータル形自動等化器は従来アノ−ログ形のもの
が多く、この場合等化の演算の７こめにタップごとに差
動増幅器等を具え、差動増幅器の利得と差動増幅器の極
性ゲインを制御する電圧値とによってタップ係数を決定
するようにしていた。
分割処理形タップ係数制師回路に係り、初期引込み１時
間を早くするためあるいは回線歪状態によってタップ係
数を自動又は手動（／こより右記に切替えることを可能
にしたタップ係数切替方式（ｂ） 技術の背景 モデム等において伝送路企を自動的（ｙＢ ％化するト
ランスバータル形自動等化器は従来アノ−ログ形のもの
が多く、この場合等化の演算の７こめにタップごとに差
動増幅器等を具え、差動増幅器の利得と差動増幅器の極
性ゲインを制御する電圧値とによってタップ係数を決定
するようにしていた。
このような嚇合ヲップ係数全タノノ単位で伺段階かに切
替えることは差動増ｒｉｊ器のゲイン全変更せねばなら
ずハードウェア実現士非常に困難である０ １〜かしながら近年、テイジタル技術の進歩によシ、デ
ィジタル回路で構成した自動等化器が用いられるように
なった。この場合のタップ係数はディジタル値で表わさ
れ、従ってタッグ係数の演算をディジタル的に行うディ
ジタル構成のタップ係数制御回路が用いられるようＫな
った。
替えることは差動増ｒｉｊ器のゲイン全変更せねばなら
ずハードウェア実現士非常に困難である０ １〜かしながら近年、テイジタル技術の進歩によシ、デ
ィジタル回路で構成した自動等化器が用いられるように
なった。この場合のタップ係数はディジタル値で表わさ
れ、従ってタッグ係数の演算をディジタル的に行うディ
ジタル構成のタップ係数制御回路が用いられるようＫな
った。
第１図はディジタル自動等化器の構成を示している。同
図において、１はアナログディジタル（Ａ／Ｄ）変換器
、２は遅延線、３は演算器（Σｘｙ）、４はタップ係数
制御回路（ＴＡＰＷ）、 ５は識別器（ＣＯＭＰ）、６
は相関器（ＣＯＲ）、７は積分器（ＩＮＴ）である。
図において、１はアナログディジタル（Ａ／Ｄ）変換器
、２は遅延線、３は演算器（Σｘｙ）、４はタップ係数
制御回路（ＴＡＰＷ）、 ５は識別器（ＣＯＭＰ）、６
は相関器（ＣＯＲ）、７は積分器（ＩＮＴ）である。
第１図において、入力アナログ信号はＡ／Ｄ変換器１に
おいてｎピッ）（ｎは通常８〜１６）のディジタル信号
に変換（量子化）され、ｎビットの並列データｘｉｊｎ
（ｉ＝＝１〜ｎ）として出力される。
おいてｎピッ）（ｎは通常８〜１６）のディジタル信号
に変換（量子化）され、ｎビットの並列データｘｉｊｎ
（ｉ＝＝１〜ｎ）として出力される。
この信号はビットごとに遅延線２を周期Ｔのシンボルク
ロックごとに順次シフトされ、周期Ｔごとに設けられた
各タップ（合計２ｍ＋１タツプ）には、シンボルクロッ
ク周期Ｔのｋ （ｋ＝１〜２ｍ＋１）倍の遅延信号を得
る。遅延線２の各タップから得られた遅延信号をビット
ごとに時分割多重化した信号ｘｉは、演算器３において
タップ係数制御回路４からの対応するタップごとの係数
ｙｉを乗算され、乗算結果を全遅延線にわたり累算され
て波形等化された信号を得る。演算器３の出力は識別器
５において目標とする等化波形を表す基準値の信号と比
較され、等化器すなわち基準値に対する大小を示す誤差
信号ｅｒｒを発生する。相関器６にはＡ／Ｄ変換器１か
ら入力信号の正負情報ｓｇｎと誤差信号ｅｒｒが入力さ
れておシ、タップごとに両者の相関をとり平均化を行う
ため、相関器６の出力信号を積分器７に入力する。積分
器７の出力は、等化器のタップごとの等化の補正方向（
正、負）を与える。タップ係数制御回路４は積分器７の
補正方向に従いタップごとに設定された重み量だけ等化
補正係数ｙｉを修正し、この係数は前述のように演算器
３において演算に用いられる。
ロックごとに順次シフトされ、周期Ｔごとに設けられた
各タップ（合計２ｍ＋１タツプ）には、シンボルクロッ
ク周期Ｔのｋ （ｋ＝１〜２ｍ＋１）倍の遅延信号を得
る。遅延線２の各タップから得られた遅延信号をビット
ごとに時分割多重化した信号ｘｉは、演算器３において
タップ係数制御回路４からの対応するタップごとの係数
ｙｉを乗算され、乗算結果を全遅延線にわたり累算され
て波形等化された信号を得る。演算器３の出力は識別器
５において目標とする等化波形を表す基準値の信号と比
較され、等化器すなわち基準値に対する大小を示す誤差
信号ｅｒｒを発生する。相関器６にはＡ／Ｄ変換器１か
ら入力信号の正負情報ｓｇｎと誤差信号ｅｒｒが入力さ
れておシ、タップごとに両者の相関をとり平均化を行う
ため、相関器６の出力信号を積分器７に入力する。積分
器７の出力は、等化器のタップごとの等化の補正方向（
正、負）を与える。タップ係数制御回路４は積分器７の
補正方向に従いタップごとに設定された重み量だけ等化
補正係数ｙｉを修正し、この係数は前述のように演算器
３において演算に用いられる。
（Ｃ） 従来技術と問題点
上記ディジタル形のタップ係数制御回路を、−組の共通
演算回路と読み出し書き込みメモリ（以３− 下ＲＡＭと称す）とを用い演算回路を時分割で使用出来
るようにして、ハードウェア規模を縮小し経済的に構成
出来る時分割処理形タップ係数制御回路を本出願人が昭
和５７年７月２日に特許願を提出している特願昭５７−
１１４８１４号がある。
演算回路と読み出し書き込みメモリ（以３− 下ＲＡＭと称す）とを用い演算回路を時分割で使用出来
るようにして、ハードウェア規模を縮小し経済的に構成
出来る時分割処理形タップ係数制御回路を本出願人が昭
和５７年７月２日に特許願を提出している特願昭５７−
１１４８１４号がある。
この従来例につき以下説明する。
第２図は、従来例の時分割処理形タップ係数制御回路の
構成を示している。同図において１１は加減算器、１２
はタップ重み設定回路、１３は選択ゲート、１４はＲＡ
Ｍ、１５はバッファレジスタ、１６は初期値設定部、１
７はオーバフローアンダ７０−検出回路、１８はオーバ
フロー設定部、１９はアンダフロー設定部、２０は書き
込みインヒビット回路である。なお演算部３は第１図に
示されたものと同じである。
構成を示している。同図において１１は加減算器、１２
はタップ重み設定回路、１３は選択ゲート、１４はＲＡ
Ｍ、１５はバッファレジスタ、１６は初期値設定部、１
７はオーバフローアンダ７０−検出回路、１８はオーバ
フロー設定部、１９はアンダフロー設定部、２０は書き
込みインヒビット回路である。なお演算部３は第１図に
示されたものと同じである。
第２図において加減算器１１は各タップに共通に設けら
れるものである。ＲＡＭＩ ４は各タップの番号に対応
した番地を有し、各番地ごとにタップ可変範囲の最大値
を記憶できるデータビット数を有している。等化開始時
、選択ゲート１３は初−４＝ 期値設定信号に応じて初期値設定部１６の側に切り替え
られ、アドレス信号ＡＤＲ８と書き込みインヒビット回
路２０からの読み出し書き込み信号Ｒ／Ｗに応じて初期
値設定部１６からＲＡＭＩ ４の中心タップに相当する
番地には中心値（例えば０．５）が、その他のエコータ
ップに相当するＲＡＭＩ ４の番地にはＯが書き込まれ
る。ＲＡＭ１４に書き込まれたデータはクロックＣＬＫ
２に応じてバッファレジスタ１５に読み出され、バッフ
ァレジスタ１５の出力はタップ係数ｙとして演算器３に
入力される。
れるものである。ＲＡＭＩ ４は各タップの番号に対応
した番地を有し、各番地ごとにタップ可変範囲の最大値
を記憶できるデータビット数を有している。等化開始時
、選択ゲート１３は初−４＝ 期値設定信号に応じて初期値設定部１６の側に切り替え
られ、アドレス信号ＡＤＲ８と書き込みインヒビット回
路２０からの読み出し書き込み信号Ｒ／Ｗに応じて初期
値設定部１６からＲＡＭＩ ４の中心タップに相当する
番地には中心値（例えば０．５）が、その他のエコータ
ップに相当するＲＡＭＩ ４の番地にはＯが書き込まれ
る。ＲＡＭ１４に書き込まれたデータはクロックＣＬＫ
２に応じてバッファレジスタ１５に読み出され、バッフ
ァレジスタ１５の出力はタップ係数ｙとして演算器３に
入力される。
その後等化動作が行われると、各タップ係数は歪量を打
ち消す方向に修正される。すなわち第１図に示された積
分器７からタップごとに加算信号十△または減算信号−
△が出力されるごとに、タップ重み設定部１２からタッ
プごとに予め定められた補正量のデータが読み出されて
加減算器１１に入力される。加減算器１１にはバッファ
レジスタ１５の出力も入力されていて、両入力は加算ま
たは減算される。加減算器１１の出力は選択ゲート１３
を経てＲＡＭ１４に入力され、これによって対応する番
地のタップ係数が更新される。一方加減算器１１の出力
はオーバフローアン、ダ７０−検出回路１７にも入力さ
れていて、オーバフロー設定部１８に設定されているオ
ーバフロー値またはアンダフロー設定部１９に設定され
ているアンダフロー値と比較される。
ち消す方向に修正される。すなわち第１図に示された積
分器７からタップごとに加算信号十△または減算信号−
△が出力されるごとに、タップ重み設定部１２からタッ
プごとに予め定められた補正量のデータが読み出されて
加減算器１１に入力される。加減算器１１にはバッファ
レジスタ１５の出力も入力されていて、両入力は加算ま
たは減算される。加減算器１１の出力は選択ゲート１３
を経てＲＡＭ１４に入力され、これによって対応する番
地のタップ係数が更新される。一方加減算器１１の出力
はオーバフローアン、ダ７０−検出回路１７にも入力さ
れていて、オーバフロー設定部１８に設定されているオ
ーバフロー値またはアンダフロー設定部１９に設定され
ているアンダフロー値と比較される。
とのオーバフロー値オたはアンダフロー値は、それぞれ
ＲＡＭＩ ４に記憶されるべきタップ係数の最大値また
は最小値を示し、加減算器１１の出力がこれらの値を超
えたときは、オーバフローアンダフロー検出回路１７か
ら出力が発生し、この出力によって書き込みインヒビッ
ト回路２０は読み出し書き込み信号Ｒ／Ｗの出力を停止
する。従ってこの場合にはＲＡＭＩ ４の更新は行われ
ず、等化器の暴走が防止される。加減算器１１の出力が
オーバフロー値またはアンダフロー値を超えないときは
、前述のように修正後の係数値によってＲＡＭの更新が
行われる。
ＲＡＭＩ ４に記憶されるべきタップ係数の最大値また
は最小値を示し、加減算器１１の出力がこれらの値を超
えたときは、オーバフローアンダフロー検出回路１７か
ら出力が発生し、この出力によって書き込みインヒビッ
ト回路２０は読み出し書き込み信号Ｒ／Ｗの出力を停止
する。従ってこの場合にはＲＡＭＩ ４の更新は行われ
ず、等化器の暴走が防止される。加減算器１１の出力が
オーバフロー値またはアンダフロー値を超えないときは
、前述のように修正後の係数値によってＲＡＭの更新が
行われる。
第３図は第２図に示された時分割処理形タップ係数制御
回路の動作を説明している。ＲＡＭ、に対するアドレス
の割シ当てはアドレ、ス信号ＡＤＲ８によってタップ番
号順に１シンボルクロック周期ごとに一巡するように行
われる。ＲＡＭはアドレスが割り当てられたとき、はじ
め１シンボルクロック周期前の対応する番地のタップ係
数値をＲＡＭデータとして出力している。このデータは
１シンボルクロック周期をタップ数で分割するクロック
ＣＬＫ２によってバッファレジスタに読み込まれて、レ
ジスタデータ（ａ）として出力される。レジスタデータ
（ａ）は前述のようにタップ係数として演算器における
演算顛用いられる。、一方アドレス信号ＡＤＲ８に応じ
てタップ重み設定部から読み出された重みデータ±△ａ
はレジスタデータ（ａ）と加減算されて加減算器出力（
ａ）±△ａを発生ｌ〜、この出力によって対応する番地
のＲＡ、Ｍデータの更新が行われる。
回路の動作を説明している。ＲＡＭ、に対するアドレス
の割シ当てはアドレ、ス信号ＡＤＲ８によってタップ番
号順に１シンボルクロック周期ごとに一巡するように行
われる。ＲＡＭはアドレスが割り当てられたとき、はじ
め１シンボルクロック周期前の対応する番地のタップ係
数値をＲＡＭデータとして出力している。このデータは
１シンボルクロック周期をタップ数で分割するクロック
ＣＬＫ２によってバッファレジスタに読み込まれて、レ
ジスタデータ（ａ）として出力される。レジスタデータ
（ａ）は前述のようにタップ係数として演算器における
演算顛用いられる。、一方アドレス信号ＡＤＲ８に応じ
てタップ重み設定部から読み出された重みデータ±△ａ
はレジスタデータ（ａ）と加減算されて加減算器出力（
ａ）±△ａを発生ｌ〜、この出力によって対応する番地
のＲＡ、Ｍデータの更新が行われる。
しかしこの回路ではタップ重み設定部１２には一種類の
タップ毎のタップ係数しか持っていない為、初期引込み
時間を早くするだめあるいは回線歪状態等によってタッ
プ毎のタップ係数を容易に＝７− 切替えることが出来ない欠点がある。
タップ毎のタップ係数しか持っていない為、初期引込み
時間を早くするだめあるいは回線歪状態等によってタッ
プ毎のタップ係数を容易に＝７− 切替えることが出来ない欠点がある。
（ｄ） 発明の目的及び構成
本発明は上記の欠点に鑑み、重み設定部にタップ毎のタ
ップ係数を複数種類設定し、設定された複数種類のタッ
プ毎のタップ係数より１種類のタップ毎のタップ係数を
選択するタップ係数切替制御回路を備え自動又は手動に
よシ容易に切替えることを可能にしたことを特徴とする
タップ係数切替方式の提供にある。
ップ係数を複数種類設定し、設定された複数種類のタッ
プ毎のタップ係数より１種類のタップ毎のタップ係数を
選択するタップ係数切替制御回路を備え自動又は手動に
よシ容易に切替えることを可能にしたことを特徴とする
タップ係数切替方式の提供にある。
（ｅ） 発明の実施例
以下本発明の実施例につき図に従って説明する。
第４図は本発明の実施例のタップ係数を切替可能にした
時分割処理形タップ係数制御回路の構成を示すブロック
図、第５図は第４図のタップ重み設定部のタップ係数切
替方式の概念図、第６図は第５図の機能をＲＯＭに持た
せた場合のブロック図である。
時分割処理形タップ係数制御回路の構成を示すブロック
図、第５図は第４図のタップ重み設定部のタップ係数切
替方式の概念図、第６図は第５図の機能をＲＯＭに持た
せた場合のブロック図である。
第４図中第２図と同一機能のものは同一記号で示し、１
２′はタップ重み設定部、２１は係数切替アドレス発生
部、３０〜３２はタップ毎に予め定８− められたお互に異なるタップ係数を有するタップ係数回
路、３３は選択回路、３４は第５図に示す機能を持つＲ
ＯＭを示す。
２′はタップ重み設定部、２１は係数切替アドレス発生
部、３０〜３２はタップ毎に予め定８− められたお互に異なるタップ係数を有するタップ係数回
路、３３は選択回路、３４は第５図に示す機能を持つＲ
ＯＭを示す。
第４図において係数切替アドレス発生部２１及びタップ
重み設定部１２′以外の豐作は第２図９場合と同様であ
る。
重み設定部１２′以外の豐作は第２図９場合と同様であ
る。
第４図におけるタップ重み設定部１２′は、第５−に示
す如く各タップ１〜２ｍ＋１毎のアドレスは同じである
が、タップ毎のタップ係数は各々異なるタップ係数回路
を３０〜３２の如く１個持ち、係数回路切替用制御信号
によりタップ係数回路３０、′： 〜３２？中よ如１個のタップ係−回、路を選択し、この
選択されたタップ係数回路例え、ば３０より、各タップ
１〜２ｍ＋１のアドレスを指定された時第２図の場合で
説明せる如くタップ毎に予め定められたタップ係数が読
み出され選択回路３３を介して第４図の加減算器１１に
出力される０この第５図の機能をＲＯＭにて実現したも
のが第６図で、ＲＯＭ３４のアドレス１〜ｌには１種類
のお互に異なるタップ係数データが記憶されており、各
りツブ係数データを格納する各タップ２ｍ＋１ 苺のア
ドレスは１〜ｌを選択するビットを除き同じにしである
。第４図の回路はこのようなＲＯＭ３４にてタップ重み
設定部２１′を構成しておき、係数データ切替アドレス
発生部２１より必要に応じてアドレス１〜ｌの中の１個
のアドレスを発生させ、所望のタップ係数を有するタッ
プ係数データを選択可能にしである。
す如く各タップ１〜２ｍ＋１毎のアドレスは同じである
が、タップ毎のタップ係数は各々異なるタップ係数回路
を３０〜３２の如く１個持ち、係数回路切替用制御信号
によりタップ係数回路３０、′： 〜３２？中よ如１個のタップ係−回、路を選択し、この
選択されたタップ係数回路例え、ば３０より、各タップ
１〜２ｍ＋１のアドレスを指定された時第２図の場合で
説明せる如くタップ毎に予め定められたタップ係数が読
み出され選択回路３３を介して第４図の加減算器１１に
出力される０この第５図の機能をＲＯＭにて実現したも
のが第６図で、ＲＯＭ３４のアドレス１〜ｌには１種類
のお互に異なるタップ係数データが記憶されており、各
りツブ係数データを格納する各タップ２ｍ＋１ 苺のア
ドレスは１〜ｌを選択するビットを除き同じにしである
。第４図の回路はこのようなＲＯＭ３４にてタップ重み
設定部２１′を構成しておき、係数データ切替アドレス
発生部２１より必要に応じてアドレス１〜ｌの中の１個
のアドレスを発生させ、所望のタップ係数を有するタッ
プ係数データを選択可能にしである。
このことにより、例えば、初期引込み時はタップ係数の
大きな値のタップ係数データを選択するようにすれば引
込み時間を早くすることが出来るし、引込み後は等化度
偏差を小さくするためにタップ係数の小さいタップ係数
データを選択するように、係数データ切替アドレス発生
部２１よシアドレスを発生するようにすれば初期引込み
時間を早く出来る。この選択を自動的に行なうためには
引込開始時点からのタイマ又はエラー信号等で制御する
ようにすれば可能である。
大きな値のタップ係数データを選択するようにすれば引
込み時間を早くすることが出来るし、引込み後は等化度
偏差を小さくするためにタップ係数の小さいタップ係数
データを選択するように、係数データ切替アドレス発生
部２１よシアドレスを発生するようにすれば初期引込み
時間を早く出来る。この選択を自動的に行なうためには
引込開始時点からのタイマ又はエラー信号等で制御する
ようにすれば可能である。
又回線の歪量、形状が様々な場合は夫々れの回線に応じ
たタップ係数を持つタップ係数データをＲＯＭ３４に設
定しておき、係数データ切替アドレス発生部２１より対
応したタップ係数データのアドレスを例えば手動で発生
させれば、回線の歪量形状にフレキシブルに対応出来る
。
たタップ係数を持つタップ係数データをＲＯＭ３４に設
定しておき、係数データ切替アドレス発生部２１より対
応したタップ係数データのアドレスを例えば手動で発生
させれば、回線の歪量形状にフレキシブルに対応出来る
。
（ｆ） 発明の効果
以上詳細に説明せる如く本発明によれば、タップ重み設
定部に、タップ毎のタップ係数を複数種類予め設定され
た内から所望のタップ係数を自動又は手動により容易に
選択出来るので、引込み特性の良い、又回線の歪量、形
状にフレキシブルに対応出来る時分割処理形タップ係数
制御回路が得られる効果がある。
定部に、タップ毎のタップ係数を複数種類予め設定され
た内から所望のタップ係数を自動又は手動により容易に
選択出来るので、引込み特性の良い、又回線の歪量、形
状にフレキシブルに対応出来る時分割処理形タップ係数
制御回路が得られる効果がある。
第１図はディジタル自動等化量の構成を示すブロック図
、第２図は従来例の時分割処理形タップ係数制御回路の
構成を示すブロック図、第３図は第２図のタップ係数制
御回路の動作を説明するタイムチャート、第４図は本発
明の実施例の時分割処理形タップ係数制御回路の構成を
示すブロック図、第５図は第４図のタップ重み設定部の
係数切＝１１＝ 替方式の概念図、第６図は第５図の機能をＲＯＭに持た
せた場合のブロック図である。 図中１はアナログ・ディジタル変換器、２は遅延線、３
は演算器、４はタップ係数制御回路、５は識別器、６は
相関器、７は積分器、１１は加減算器、１２．１２’は
タップ重み設定部、１３は選択ゲート、１４は読み出し
書き込みメモリ、１５はバッファレジスタ、１６は初期
値設定部、１７はオーバフローアンダフロー検出回路、
１８はオーバフロー設定部、１９はアンダフロー設定部
、２０は書込みインヒビット回路、２１は係数回路切替
アドレス発生部、３０〜３２はタップ係数回路、３３は
選択回路、３４はＲＯＭを示す。 １２一 本ミ 刊
、第２図は従来例の時分割処理形タップ係数制御回路の
構成を示すブロック図、第３図は第２図のタップ係数制
御回路の動作を説明するタイムチャート、第４図は本発
明の実施例の時分割処理形タップ係数制御回路の構成を
示すブロック図、第５図は第４図のタップ重み設定部の
係数切＝１１＝ 替方式の概念図、第６図は第５図の機能をＲＯＭに持た
せた場合のブロック図である。 図中１はアナログ・ディジタル変換器、２は遅延線、３
は演算器、４はタップ係数制御回路、５は識別器、６は
相関器、７は積分器、１１は加減算器、１２．１２’は
タップ重み設定部、１３は選択ゲート、１４は読み出し
書き込みメモリ、１５はバッファレジスタ、１６は初期
値設定部、１７はオーバフローアンダフロー検出回路、
１８はオーバフロー設定部、１９はアンダフロー設定部
、２０は書込みインヒビット回路、２１は係数回路切替
アドレス発生部、３０〜３２はタップ係数回路、３３は
選択回路、３４はＲＯＭを示す。 １２一 本ミ 刊
Claims (1)
- トランスバーリール形ディジタル自動等化器の遅妙線の
各タップ毎の出力に乗算するタップ係数をタップ鯉に記
憶する読み出し書き込みメモリと、補正係数を積分する
積分回路の出力に応じてタップ毎にｌヅｆ定の重み針の
信号を発生すＺＩ重み設定部と該タップ重み設定部の出
力と該読み出し書き込みメモリから読み出される１シン
ボルクロック周期前の係数値との加減算を行う演算部と
該演算部の演算結果によっでタップ毎に該読み出Ｌ！き
込みメモリの係数を更新する手段とをｂつ時分割処理形
タップ係数制御回路において、該ルみ設定部に、タップ
毎のタップ係数を複数種類設定し、設定された沙数種類
のタップ毎のタップ係数より１柚類のタップ毎のタップ
係数？：選択するタップ係数切替制御回路を備えタップ
係数を切替可醋に［〜たこと金菊徴とするタップ係数切
替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4540883A JPS59171307A (ja) | 1983-03-18 | 1983-03-18 | タツプ係数切替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4540883A JPS59171307A (ja) | 1983-03-18 | 1983-03-18 | タツプ係数切替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59171307A true JPS59171307A (ja) | 1984-09-27 |
Family
ID=12718423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4540883A Pending JPS59171307A (ja) | 1983-03-18 | 1983-03-18 | タツプ係数切替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59171307A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177034A (ja) * | 1985-02-01 | 1986-08-08 | Nippon Telegr & Teleph Corp <Ntt> | 誤差信号相関検出回路 |
| JPS6427376A (en) * | 1987-07-23 | 1989-01-30 | Matsushita Electric Ind Co Ltd | Waveform equalizing circuit |
| JPH03501629A (ja) * | 1987-12-09 | 1991-04-11 | ホー・ゲー・テツク・アー・ベー | 液体を好ましくは溶融物を微小噴霧化するための方法及び装置 |
-
1983
- 1983-03-18 JP JP4540883A patent/JPS59171307A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177034A (ja) * | 1985-02-01 | 1986-08-08 | Nippon Telegr & Teleph Corp <Ntt> | 誤差信号相関検出回路 |
| JPS6427376A (en) * | 1987-07-23 | 1989-01-30 | Matsushita Electric Ind Co Ltd | Waveform equalizing circuit |
| JPH03501629A (ja) * | 1987-12-09 | 1991-04-11 | ホー・ゲー・テツク・アー・ベー | 液体を好ましくは溶融物を微小噴霧化するための方法及び装置 |
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