JPH1028030A - 複素係数信号処理可能な適応型等価器フィルタ構造のための更新ブロック - Google Patents

複素係数信号処理可能な適応型等価器フィルタ構造のための更新ブロック

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JPH1028030A
JPH1028030A JP8350567A JP35056796A JPH1028030A JP H1028030 A JPH1028030 A JP H1028030A JP 8350567 A JP8350567 A JP 8350567A JP 35056796 A JP35056796 A JP 35056796A JP H1028030 A JPH1028030 A JP H1028030A
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signal
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unit
valued
signal samples
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JP8350567A
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English (en)
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Kalavai Janardhan Raghunath
ジャナードハン ラグハナス カラヴァイ
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Nokia of America Corp
Original Assignee
Lucent Technologies Inc
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H21/00—Adaptive networks
    • H03H21/0012—Digital adaptive filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H2218/00—Indexing scheme relating to details of digital filters
    • H03H2218/04—In-phase and quadrature [I/Q] signals

Abstract

(57)【要約】 （修正有） 【課題】主としてＲＡＭベースの適応イコライザ・フィ
ルタ配列において、ハードウェアをそれほど増大させず
に複素数の係数を処理できる更新ブロックを提供する。 【解決手段】複素数の場合、ＣＯを係数、Ｘを入力信号
サンプル、ｅをエラー信号サンプル、ａを追加の遅延、
ｒ，ｉを実数部と虚数部の意味とすると、係数の更新式
は COr(n+1)=COr(n)+er(n-a)Xr(n-i-a)-ei(n-a)Xi(n-i-a) COi(n+1)=COi(n)+ei(n-a)Xr(n-i-a)+er(n-a)Xi(n-i-a) となる。このXr(n-i-a)とＸｉ(n-i-a)の処理のために更
新信号ユニット７１０を使用する。Ｘの実数部Ｘｒと虚
数部Ｘｉとのそれぞれ和と差であるＸｓｕｍ，Ｘｄｉｆ
ｆ，エラー信号サンプルの実数部ｅｒと虚数部ｅｉがこ
こに供給される。符号ＬＭＳすなわちｅｒ，ｅｉを±１
のみに固定する場合は上式はＣＯに対するＸｓｕｍ，Ｘ
ｄｉｆｆの加減算となるが、このために加算器／減算器
７２０が使用され、遅延ユニットのループ７２５〜７４
０の供給する係数に加減算を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、イコライザに関
し、特に適応イコライザに関する。
【０００２】
【関連出願】本特許出願は、１９９５年１２月２８日付
けの（ラグナス１）の「適応イコライザ・フィルタ配列
用の更新ブロック」という名称の同時出願の出願第０８
／５８１，６３７号、および１９９５年１２月２８日付
けの（モンダール１−３）の「実数値および複素数値の
信号サンプルを処理するためのイコライザ・フィルタ配
列」という名称の同時出願の出願第０８／５８１，６３
４号に関連する。これら二つの特許出願は、本発明の譲
受人に譲渡され、参照によって本明細書に組み込まれて
いる。
【０００３】
【従来の技術】周知のように、イコライザ・フィルタは
直接的な形でも、転置した形でも実行することができ
る。例えば、参照によって本明細書に組み込まれてい
る、１９９４年のアジソン．ウエズリ出版社発行のＮ．
ウエストおよびＫ．エシュラジアン著の「ＣＭＯＳ Ｖ
ＬＳＩ設計の原理」の第９章を参照されたい。転置タイ
プはよく使用される。何故なら、このタイプはパイプラ
イン機能を持つフィルタ構造体の形をしているからであ
る。転置タイプのイコライザ・フィルタは、通常イコラ
イザ・フィルタの一つのタップに対して、一つの多重蓄
積（ＭＡＣ）ユニットおよび一つの遅延レジスタを使用
する。しかし、イコライザ・フィルタで使用されている
ＭＡＣユニットのクロック周波数が、フィルタ用の入力
データ速度または信号サンプル速度より速くてもよいと
いう特徴を活用することにより、イコライザ・フィルタ
を使用することができる。上記構造体の場合には、ＭＡ
Ｃユニットのクロック周波数が信号サンプル速度よりＦ
倍高く、Ｆが正の整数である場合には、ＭＡＣユニット
の数を減らすことができる。何故なら、ＭＡＣユニット
の動作を時間多重化することができるからである。それ
故、一つのＭＡＣユニットは、このような状況におい
て、「フィルタ・ブロック」と呼ぶ数個のタップを実行
することができる。さらに、ランダム・アクセス・メモ
リをベースとする（ＲＡＭをベースとする）フィルタ・
アーキテクチャは、この時間多重化方法を使用すること
ができ、代わりにランダム・アクセス・メモリを使用す
る場合に必要となる遅延レジスタの数を減らすことがで
きる。
【０００４】このような状況において、ＲＡＭをベース
とする適応イコライザ・フィルタ配列と呼ぶ、ＲＡＭを
ベースとするフィルタ・アーキテクチャを使用する平均
最小自乗（ＬＭＳ）イコライザの場合には、フィルタ係
数は通常記憶装置から取り出すことができる信号と見な
される。それ故、この信号形式の係数の適応は、通常更
新ブロックにより「オフライン」で行われる。イコライ
ザ・フィルタは、実行の方法に従って、通常複素数値ま
たは実数値の信号サンプルを処理する。同様に、「オフ
ライン」で処理される係数信号は、実数値ものでも複素
数値のものでもよい。複素数値の信号サンプルまたは複
素数値の係数信号の処理は、通常追加加算器−減算器ま
たは他の算術ユニットのようなハードウェア面での間接
費を必要とする。それ故、更新ブロックまたは技術が、
あまりハードウェアの追加の間接費を必要としないで、
複素数値の係数信号を処理できることが望ましい。
【０００５】
【課題を解決するための手段】簡単に説明すると、本発
明の一実施例の場合、適応イコライザ・フィルタ配列用
の更新ブロックは、更新信号ユニットおよび加算器ユニ
ットからなる。更新信号ユニットおよび加算器ユニット
は、イコライザ・フィルタ用の係数信号を更新すること
ができるように接続している。係数信号は加算器ユニッ
トに供給される。更新信号ユニットは、加算器ユニット
に、少なくとも一部分は、第一および第二の外部信号の
少なくとも一つに基づく更新信号を供給することができ
る。第一および第二の外部信号は、それぞれイコライザ
・フィルタ配列の入力信号サンプルの実数値および虚数
値の成分の和および差からなる。
【０００６】簡単に説明すると、本発明の他の実施例の
場合、適応イコライザ・フィルタ配列用の複素数値の係
数信号を更新する方法は、適応イコライザ・フィルタ配
列のための複素数値の入力信号サンプルと、適応イコラ
イザ・フィルタ配列からの複素数値のエラー信号サンプ
ルを供給するステップと；複素数値の入力サンプルの実
数値および虚数値の信号サンプル成分の和と差を計算す
るステップと；供給された複素数値のエラー信号サンプ
ルに実質的に従って、実数値および虚数値の信号サンプ
ル成分の和と、実数値および虚数値の信号サンプル成分
との間の差の一方だけにより係数信号を更新するステッ
プからなる。
【０００７】
【発明の実施の形態】本発明の主題は、本明細書の終わ
りの部分に特に指摘し、ハッキリと記載されている。し
かし、本発明の構成および操作方法の両方については、
その特徴、目的および利点と共に図面を参照しながら説
明する。
【０００８】適応イコライザ・フィルタのようなイコラ
イザ・フィルタは周知である。図３は、イコライザ・フ
ィルタまたはイコライザ・フィルタ配列用のランダム・
アクセス・メモリをベースとする（ＲＡＭをベースとす
る）アーキテクチャの実行例３００のブロック図であ
る。図に示すように、個々の信号サンプルＸ（ｎ）は周
期的に使用できるようになる。例えば、高精細度テレビ
ジョン（ＨＤＴＶ）のような特定の用途に従って、個々
の信号サンプルは、アナログ信号を作るために高周波
（ＲＦ）の周波数を下げることにより、またその後で実
質的に所定の信号サンプル速度で、アナログ−ディジタ
ル（Ａ／Ｄ）変換を行うことによって得ることができ
る。通常、ディジタル信号サンプルは、例えば、並列に
２の補数の形で供給される、例えば、１０ビットのよう
な所定の数のビット信号からなる。もちろん、本発明の
範囲はこれに限定されない。Ａ／Ｄ変換後、残留側帯波
変調（ＶＳＢ）用のような複数の実数値のディジタル信
号サンプルが供給される。
【０００９】これらのディジタル信号サンプルは、実質
的に所定の信号サンプル速度で利用することができる。
例えば、この実行例の場合、信号サンプル速度は１０Ｍ
Ｈｚであると仮定する。図３に示す、フィルタ・ブロッ
ク３６５およびフィルタ・ブロック３７５用のような多
重蓄積（ＭＡＣ）ユニットが４０ＭＨｚで動作する場合
には、この実行例は、８タップのイコライザ・フィルタ
を実現するのに使用することができる。それ故、この実
行例の場合、クロック周波数は信号サンプル速度の整数
倍であることに注意してほしい。例えば、各ＭＡＣユニ
ットは四つのイコライザ・フィルタを実行することがで
きる。何故なら、この特定の実施例の場合には、ＭＡＣ
ユニットのクロック周波数は信号サンプル速度より四倍
速いからである。
【００１０】図３の実施例の場合には、ＲＡＭ３１０、
３２０、３１１および３２１が、それぞれ二つのメモリ
位置を持っていると仮定しよう。個々の各信号サンプル
は、１０ＭＨｚの速度で到着するので、その信号サンプ
ルはＲＡＭの一つの中にあるメモリ位置に書き込むこと
ができ、同様に、上記メモリ位置に記憶された信号サン
プルを、その後ＭＵＸ３３０に供給し、最終的にフィル
タ・ブロック３６５および３７５に送ることができる。
それ故、この特定の実施例の場合には、現在使用可能な
信号サンプルＸ（ｎ）をＭＵＸ３３０を通して送ること
ができ、また、遅延信号サンプル、例えば、Ｘ（ｎ−
２）、Ｘ（ｎ−４）およびＸ（ｎ−６）も同様にＭＵＸ
３３０を通して供給することができる。後でより詳細に
説明するように、下記式は、それぞれフィルタ・ブロッ
ク３６５およびフィルタ・ブロック３７５が、出力信号
ポート３６２および３７２でそれぞれ作ることができる
部分的な合計を示す。
【００１１】 フィルタ・ブロック３６５：出力信号 (n+1)= C1X(n)+C3X(n-2)+C5X(n-4)+C7X(n-6) フィルタ・ブロック３７５：出力信号 (n+1)= （１） C0X(n)+C2X(n-2)+C4X(n-4)+C6X(n-6)+ 365OS(n) 但し、３６５ＯＳ（ｎ）は、サンプル周期ｎでのフィル
タ・ブロック３６５の出力信号である。
【００１２】各フィルタ・ブロックは、信号サンプル周
期の間にＭＵＸ（３３０）ユニットを通して、四つの信
号サンプルを受け取る。それ故、この実施例の場合に
は、４０ＭＨｚで動作しているＭＡＣユニットは、上記
式（１）に示すように、それぞれ上記期間中に四つの積
を作る。それ故、例えば、フィルタ・ブロック３６５の
ＭＡＣユニットについて説明すると、信号サンプルＸ
（ｎ）は、かけ算器３５０に送られる。同様に、ＲＡＭ
３５５にＣ1、Ｃ3、Ｃ5およびＣ7のように信号として記
憶されている係数は、ＭＵＸ３２５を通してかけ算器３
５０に供給される。かけ算器３５０の出力信号は、その
後加算器３９０に供給される。
【００１３】かけ算器３５０により供給された信号と、
ＭＵＸ３０５を通して供給された信号の合計は、ＭＵＸ
３０５を通して供給され、その後加算器３９０により遅
延ユニット３６０に供給される。この特別のケースの場
合には、ＭＵＸ３０５は、図３に示すように、ゼロ信号
を供給する。それ故、遅延ユニット３６０に供給された
信号値は、積Ｃ1Ｘ（ｎ）である。ＭＡＣユニットは信
号サンプル速度の四倍のクロック周波数で動作している
ので、ＭＵＸ３３０は、ＲＡＭ３２１から、例えば、Ｘ
（ｎ−２）のような遅延信号サンプルを供給することが
できる。この信号サンプルもまた、かけ算器３５０に供
給される。その後、ＲＡＭ３５５は、ＭＵＸ３２５を通
して、Ｃ3のような係数用の信号をかけ算器３５０に供
給する。例えば、Ｃ3Ｘ（ｎ−２）のような積は、その
後、かけ算器３５０により作られ、信号として加算器３
９０に供給される。同様に、その後遅延ユニット３６０
は、信号として記憶されている前の積をＭＵＸ３０５に
供給し、その結果、加算器３９０により、かけ算器３５
０により今作られたばかりの信号と加算される。それ
故、部分的な和、例えば、Ｃ1Ｘ（ｎ）＋Ｃ3Ｘ（ｎ−
２）は、その後遅延ユニット３６０に供給される。
【００１４】このプロセスは、（１）で供給されたフィ
ルタ・ブロック３６５の出力信号に対する式を得るため
に、継続して行われる。同様に、この部分的な積は、フ
ィルタ・ブロック３６５の出力信号として、ポート３６
２を通してフィルタ・ブロック３７５のＭＡＣユニット
に供給される。フィルタ・ブロック３７５のＭＡＣユニ
ットも、また入力信号サンプルＸ（ｎ）、Ｘ（ｎ−
２）、Ｘ（ｎ−４）およびＸ（ｎ−６）を受信すること
に留意されたい。それ故、フィルタ・ブロック３６５の
ＭＡＣユニットが部分的な和を計算している間に、フィ
ルタ・ブロック３７５のＭＡＣユニットも、また部分的
な和を計算する。しかし、この実施例のＲＡＭ３４５
は、例えば、Ｃ0、Ｃ2、Ｃ4およびＣ6のような異なる係
数信号を記憶する。
【００１５】さらに、ブロック３６５により計算された
部分的な和は、その後ＭＵＸ３１５を通してフィルタ・
ブロック３７５に供給される。このことは式（１）と一
致する。さらに、この実施例の場合には、フィルタ・ブ
ロック３７５のＭＡＣユニットにより供給された出力信
号も、またイコライザ・フィルタ出力信号Ｙ（ｎ）であ
る。このことは下記式に従って要約することができる。 Y(n)=C7X(n-7)+C6X(n-6)+C5X(n-5)+C4X(n-4) +C3X(n-3)+C2X(n-2)+C1X(n-1)+C0X(n) （２）
【００１６】すでに説明したように、ＲＡＭ３５５およ
び３４５は、イコライザ・フィルタに対する係数を信号
として記憶する。他の方法としては、上記ＲＡＭを更新
された係数を供給する信号により更新することができ
る。通常、係数の更新は、「オフライン」で行われ、少
なくとも部分的には、適応イコライザ・フィルタの出力
信号を、スライサの出力信号と比較することによって作
られるエラー信号またはエラー信号サンプルに基づいて
行われる。しかし、他の方法としては、上記の同時出願
の出願第０８／５８１，６３７号（ラグナス１）、また
は第＿＿＿＿＿＿号（ラグナス２）に開示されているよ
うな更新ブロックを使用することもできる。しかし、本
発明の範囲はこれに限定されない。
【００１７】図３に示す方法の欠点は、このイコライザ
・フィルタが実数値の入力信号サンプルしか処理できな
いということである。しかし、いろいろな用途に使用す
るには、イコライザ・フィルタがイコライザ・フィルタ
に供給される信号サンプルの種類により、実数値または
複素数値の信号サンプルを処理する能力を持っているこ
とが望ましい。例えば、ディジタル・テレビジョンの場
合には、直角振幅変調（ＱＡＭ）および残留側帯波変調
（ＶＳＢ）の両方が使用される。前者のタイプの変調
は、複素数値の信号サンプルを発生するが、後者のタイ
プの変調は、実数値の信号サンプルを発生する。この場
合問題になるのは、それぞれの方法が通常異なるイコラ
イザ・フィルタ配列またはアーキテクチャを使用するこ
とである。それ故、あまりハードウェアを複雑にした
り、間接費を増大しないで、両方のタイプの信号を処理
することができるフィルタ・アーキテクチャが望まし
い。
【００１８】図１は、実数値および複素数値の信号サン
プルを処理するためのイコライザ・フィルタまたはイコ
ライザ・フィルタ配列の一実施例の一部分のブロック図
である。図２は、上記部分と一緒に使用することができ
るＲＡＭアーキテクチャの一実施例である。図１の実施
例１００は、後でさらに詳細に説明するように、イコラ
イザ・フィルタが実数値の信号サンプルおよび複素数値
の信号サンプルの両方を処理することができるアーキテ
クチャを持つ。この特定の実施例の場合には、５ＭＨｚ
の複素数値の信号サンプルが到着したと仮定する。但
し、本発明の範囲はこれに限定されない。もちろん、こ
の信号サンプル速度は、図３のイコライザ・フィルタの
ビット速度に等しいビット速度を提供することを理解さ
れたい。但し、信号サンプル速度は図３のフィルタ配列
の信号サンプル速度の半分である。
【００１９】従って、例えば、図２の配列用の複素数値
の信号サンプルの、虚数値の信号サンプル成分および実
施例の信号サンプル成分がそれぞれ図３のイコライザ・
フィルタにより処理された実数値の信号サンプルと同じ
数のビットを使用することになる。同様に、図１の実施
例が示すように、フィルタ・ブロックのこの特定の実施
例は、二つの多重蓄積ユニット１４０および１５０を持
ち、一方、図３の実施例の場合には、各フィルタ・ブロ
ックに対して一つのＭＡＣユニットが使用されてる。し
かし、図１の実施例１００は、図１の実施例にＭＵＸ３
０および４０を使用しているので、図３の実施例のよう
に動作させるために使用することができる。それ故、後
でさらに詳細に説明するように、この実施例は実数値お
よび複素数値両方の信号サンプルを処理することができ
る。
【００２０】ＭＵＸ３０および４０は、ＭＵＸ３０用の
ＲＡＭ１２０、およびＭＵＸ４０用のＲＡＭ１３０を選
択するために使用することができるデータ選択装置を含
み、そのためＭＡＣユニット１４０および１５０は、例
えば、それぞれ図３のフィルタ・ブロック３６５および
フィルタ・ブロック３７５のような、実数値の信号サン
プルを処理するためのイコライザ・フィルタの各フィル
タ・ブロックに対応する。しかし、図１の実施例は、ま
た図３の実施例が処理することができない複素数値の信
号サンプルも処理することができる。図１の実施例が、
この複素数値の信号サンプル処理モードで動作している
ときは、ＭＡＣユニット１４０が実数値の出力信号サン
プルを供給し、一方、ＭＡＣユニット１５０は虚数値の
出力信号サンプルを供給する。さらに、後で詳細に説明
するように、ＭＡＣユニット１４０は、ＭＵＸ３０を通
して、ＲＡＭ１２０または１３０から係数信号を入手す
ることができ、同様にＭＡＣユニット１５０の場合に
は、ＭＵＸ４０を通して係数信号を入手することができ
る。それ故、この実施例の場合には、実施例１００は二
つの相互に接続しているＭＡＣユニットを含むフィルタ
・ブロックからなる。二つの相互に接続している各ＭＡ
Ｃユニットは、ＭＡＣユニットと相互に接続しているＭ
ＵＸを含み、その結果、ＭＡＣユニットは、二つの各Ｍ
ＡＣユニットのＲＡＭに記憶されている、かけ算器信号
および係数信号を共有することができる。
【００２１】イコライザ・フィルタが複素数値の信号サ
ンプルを処理するためには、そのイコライザ・フィルタ
は、下記の式で表される信号サンプルおよび係数信号を
処理できなければならない。 Ｙ（ｎ）＝Ｙr（ｎ）＋ｊＹi（ｎ） Ｘ（ｎ）＝Ｘr（ｎ）＋ｊＸi（ｎ） （３） ＣK ＝Ｃrk＋ｊＣik 但し、Ｘ（ｎ）は入力信号サンプル、Ｙ（ｎ）は出力信
号サンプル、Ｃkは係数信号、ｋは整数である指数であ
る。同様に、Ｙr（ｎ）、Ｘr（ｎ）およびＣrkは、各信
号サンプルおよび信号の実数値の成分であり、Ｙ
i（ｎ）、Ｘi（ｎ）およびＣikはその虚数値の成分を表
す。
【００２２】例えば、Ｔがサンプル周期を表しているＴ
／２サンプリングが使用された場合の、直角振幅変調
（ＱＡＭ）用のＮ個のタップを持つイコライザ・フィル
タの場合を考えてみよう。この場合、Ｎは正の整数であ
る。それ故、分数値の間隔を持つリニア・イコライザ
（ＦＳＬＥ）が使用される。但し、本発明の範囲はこれ
に限定されない。図３の実施例は８の実数値のタップを
持っているが、図１の実施例の場合には、Ｎは４の複素
数値のタップである。それ故、例えば、複素数値の信号
サンプルを処理することができるＦＳＬＥを実行するた
めに、同じ数のＭＡＣユニットと同じクロック周波数を
持つアーキテクチャを使用するには、Ｙ（ｎ）は下記の
式で表されるものでなければならない。 Y(n)=C0X(n)+C1X(n-0.5)+C2X(n-1)+C3X(n-1.5) （４）
【００２３】それ故、同じ数のＭＡＣユニットを使用す
ることができるが、フィルタの全長はもっと短い。さら
に、係数信号および入力信号サンプルが上記式３で表さ
れる場合には、出力信号サンプルＹ（ｎ）は、下記式に
従って実数値および虚数値の成分で表すことができる。 Yr(n)=Cr0Xr(n)-Ci0Xi(n)+Cr1Xr(n-0.5)-Ci1Xi(n-0.5) +Cr2Xr(n-1)-Ci2Xi(n-1)+Cr3Xr(n-1.5)-Ci3Xi(n-1.5) Yi(n)=Cr0Xi(n)+Ci0Xr(n)+Cr1Xr(n-0.5)+Ci1Xr(n-0.5) （５） +Cr2Xi(n-1)+Ci2Xr(n-1)+Cr2Xi(n-1.5)+Ci2Xi(n-1.5)
【００２４】それ故、複素数値の信号サンプルを処理す
ることができる、イコライザ・フィルタのフィルタ・ブ
ロックの出力信号サンプルに対する実数値および虚数値
の成分は下記式で表すことができる。 RTAP100(n+1)=Cr0Xr(n)-Ci0Xi(n)+Cr1Xr(n-0.5)-Ci1Xi(n-0.5) +Cr2Xr(n-1)-Ci2Xi(n-1)+Cr3Xr(n-1.5)-Ci3Xi(n-1.5) （６） ITAP100(n+1)=Cr0Xi(n)+Ci0Xr(n)+Cr1Xr(n-0.5)+Ci1Xr(n-0.5) +Cr2Xi(n-1)+Ci2Xr(n-1)+Cr2Xi(n-1.5)+Ci2Xi(n-1.5) 但し、ＲＴＡＰ１００は、この実施例のＭＡＣユニット
１４０により発生した出力信号サンプルであり、ＩＴＡ
Ｐ１００は、この実施例のＭＡＣユニット１５０により
発生した出力信号サンプルである。上記式は図１の実施
例により実行することができる。
【００２５】もちろん、本発明の範囲は特定のイコライ
ザ・フィルタに限定されない。図１の実施例は、複素数
値の四つのタップを持つイコライザ・フィルタを実行す
るためのアーキテクチャを単に図示するためのものであ
る。同様に、図示の特定のＭＡＣユニット構造体は重要
なものではない。他のＭＡＣユニット構造体も十分な性
能を発揮することができる。しかし、イコライザ・フィ
ルタ配列の実施例１００は柔軟性を持っていて、実数値
および複素数値の両方の信号サンプルを処理することが
できる。当業者ならこのアーキテクチャを、ここでは以
下に数例だけしか例示しないが、ＲＡＭの数、クロック
周波数、信号サンプル速度、フィルタ・タップの数、フ
ィルタ・ブロックの数、およびＭＡＣユニットの数の変
更を含む種々の変更方法で拡張することができることを
理解できるだろう。例えば、上記実施例は四つのタップ
を持つ複素数値のＴ／２フィルタを実行する。しかし、
図に示すように、四の倍数を含む任意のサイズのフィル
タに拡張することができる。例えば、６４のタップを持
つ複素数値用の複合フィルタは、それぞれが３２の大き
さの四つのＲＡＭおよび１６の複素数値用のフィルタ・
ブロックを使用することができる。
【００２６】信号サンプルを利用することができるとい
うタイミングの利点を活用するために、図２の実施例の
一部分により示すように、ＭＵＸ２３０に供給される複
素数値の信号サンプルは、ＲＡＭ２１０、２２０、２１
５および２２５に書き込まれる。各ＲＡＭに記憶された
信号サンプルは、その後、図１の実施例１００のよう
な、フィルタ・ブロック用のＭＵＸ２４０に供給され
る。すでに説明したように、複素数値の信号サンプルに
対する信号サンプル速度は、図３の実施例の速度の半分
であるので、信号サンプルが分数値の間隔を持っていて
も、信号サンプルの実数値および虚数値の成分を読みだ
したり、書き込んだりする時間は十分にある。それ故、
複素数値の信号サンプルの信号サンプル周期中に、例え
ば、この特定の実施例の場合には、８回の多重動作を行
うことができる。最初に、図１の実施例１００に対し
て、ＭＵＸ２３０およびＭＵＸ２４０を通して、複素数
値の信号サンプルが使用できるようになる。
【００２７】例えば、最初に、実数値の成分Ｘr（ｎ−
０．５）のような信号サンプル成分が、ＭＵＸ２４０を
通してかけ算器５０および６０に供給され、その後、信
号サンプル速度の８倍であるＭＡＣユニットの次のクロ
ック・サイクル中に、例えば、虚数値の信号サンプル成
分Ｘi（ｎ−０．５）のような他の信号サンプル成分
が、ＭＵＸ２４０を通して、かけ算器５０および６０に
供給される。この複素数値の信号サンプルの実数値およ
び虚数値の信号成分は、その後ＲＡＭに書き込むことが
でき、選択したメモリ位置に記憶されている信号サンプ
ルの実数値および虚数値の信号サンプルは、その後ＲＡ
Ｍから読み出すことができ、この場合もＭＵＸ２４０を
通して、図１の実施例１００に供給される。これらの信
号成分は、ＲＡＭに記憶されている間に確実に遅れを生
じる。
【００２８】例えば、図４に示すように、Ｘr（ｎ−
１．５）およびＸi（ｎ−１．５）に対する信号成分
は、ＲＡＭから読み出すことができる。それ故、次のク
ロック・サイクル中に、例えば、実数値の成分Ｘr（ｎ
−１．５）をかけ算器５０および６０に供給することが
でき、さらに他のクロック・サイクル中に、例えば、虚
数値の成分Ｘi（ｎ−１．５）を供給することができ
る。その後、このプロセスを信号サンプル成分Ｘ
r（ｎ）、Ｘi（ｎ）、Ｘr（ｎ−１）およびＸi（ｎ−
１）に対して反復して行うことができる。信号サンプル
に関連してすでに説明したように、成分Ｘr（ｎ）およ
びＸi（ｎ）は、ＭＵＸ２３０および２４０を通して使
用することができるようになり、ＲＡＭに記憶され、そ
の後成分Ｘr（ｎ−１）およびＸi（ｎ−１）がＲＡＭか
ら読み出さる。
【００２９】図５は、図１および図２の実施例の信号サ
ンプル周期中の成分信号サンプルの多重化の一つの可能
なシーケンスである。それ故、図５は、この特定の実施
例の一つの信号サンプル周期と同期している８のクロッ
ク・サイクル中に、ＭＵＸ２４０を通して、かけ算器５
０および６０に供給された信号サンプル成分である。図
４は、遅延信号サンプル速度成分に対するＲＡＭ２１
０、２２０、２１５および２２５の可能なメモリ・マッ
プである。同様に、この実施例の場合には、ＲＡＭ１２
０およびＲＡＭ１３０は、それぞれ正しい積の信号が必
ずかけ算器５０および６０により発生するように、ＭＵ
Ｘ３０および４０を通して供給される、複素数値の係数
信号の実数値および虚数値の成分を含む。
【００３０】例えば、図６は、ＭＵＸ２４０を通して供
給される種々の実数値および虚数値の信号成分と一緒に
処理される、ＭＵＸ３０および４０を通して供給される
実数値および虚数値の係数信号を示す表である。一番上
の横列は、図５の信号サンプル成分に対応し、次の二つ
の横列は、特定の信号サンプル成分によりかけ算器によ
り処理のため指定された、ＭＵＸより供給される係数信
号成分を示す。同様に、これらの出力信号は、図１の加
算器／減算器７０および８０に供給される。この特定の
実施例においては、上記加算器および減算器７０および
８０は、加算と減算の両方を行い、その結果、係数信号
成分と負の係数信号を持つ信号サンプル成分の積が正し
く処理されることに留意されたい。それ故、かけ算器５
０および６０が積を計算した後、結果として得られた信
号のいくつかが、この特定の実施例の式（６）に従っ
て、加算されずに減算される。例えば、加算器／減算器
はディジタル回路を含むことができるので、そのためビ
ット信号が２の補数として記憶され、ビット操作を使用
することができる。しかし、他の方法も使用することが
できる。例えば、簡単な加算器を使用することができ、
ビット操作を行うために独立した回路を使用することが
できる。
【００３１】もちろん、図４、図５および図６は、単に
特定の実施例の動作を説明するためのものである。図１
および図２の実施例は、構成ブロックのアーキテクチャ
を追加したり、修正したりしないで、実数値の信号サン
プルを処理することができる。しかし、実数値の信号サ
ンプルが処理される動作モードの場合、メモリの信号サ
ンプルの位置および信号サンプルおよび係数信号の多重
化は、図４、図５および図６に示すようには行われない
ことを理解されたい。この場合、この特定の実施例の動
作の上記のプロセスは、図３のところで説明した方法に
類似している。例えば、信号サンプルは、この特定の実
施例の場合には、図１の信号パスＸr（ｎ）に沿って、
１０ＭＨｚの速度でＭＵＸ２３０に供給される。同様
に、実数値の信号サンプルが正しい方法で必ず処理され
るように、例えば、ＭＵＸ３０、４０、２３０および２
４０に供給されるような制御信号を使用することができ
る。
【００３２】図１に示すように、加算器／減算器７０お
よび８０が発生した出力信号を、その後、遅延ユニット
９０および１１０のような遅延ユニットに供給すること
ができ、それにより次のクロック・サイクル中に、かけ
算器５０および６０により発生した出力信号を、ＭＵＸ
１０および２０を通して、加算器／減算器７０および８
０が発生した出力信号に加算したり、減算したりするこ
とができる。もちろん、通常、式（６）のような上記式
に従って、適当な瞬間に減算が必ず行われるように、制
御信号を供給することができる。それ故、このようにし
て、多重フィルタ・ブロックを使用する上記の実施例の
場合には、ＭＡＣユニットの８のクロック・サイクル経
過後、または一つの信号サンプル周期経過後に、遅延ユ
ニット９０および１１０は、次のフィルタ・ブロックに
対して、出力信号を供給することができる。
【００３３】それ故、図３のところで説明したように、
図１の実施例の一部分に対して、複数のフィルタ・ブロ
ックを平行して動作することができる。この場合、ＲＡ
Ｍからは同じ信号サンプル成分が受信されるが、イコラ
イザ・フィルタ配列を実行するために各フィルタ・ブロ
ックのところで、異なる係数信号が供給される。同様
に、ＭＵＸ３０および４０が使用される。何故なら、こ
の実施例の場合には、ＭＡＣユニット１４０および１５
０のような各ＭＡＣユニットは、Ｃ0、Ｃ1、Ｃ2および
Ｃ3にような係数に対する実数値および虚数値両方の成
分を必要とするからである。このことは、例えば、図６
の表に表示されている。しかし、メモリを保存するため
に、各ＲＡＭユニットは四つの係数に対して実数値また
は虚数値の成分だけを記憶する。もちろん、他の方法と
しては、各ＲＡＭは、この場合もまたＭＵＸ３０および
４０を使用して、四つの係数に対する両方の成分を記憶
することができる。
【００３４】ＲＡＭをベースとするフィルタ・アーキテ
クチャのところですでに説明したように、適応イコライ
ザ・フィルタの係数は、この状況のもとでイコライザ・
フィルタにより現在処理されている信号サンプルに加え
られる係数またはかけ算器信号と呼ぶ信号の形をしてい
る。係数信号は、通常記憶装置から読み出すことができ
る。それ故、すでに説明したように、係数信号の適応、
すなわち更新は、通常独立のＭＡＣユニットにより、
「オフライン」で行われる。しかし、この方法に関する
問題は、イコライザ・フィルタ出力信号の収束速度が低
下することである。また、追加メモリも必要になる場合
がある。上記同時出願の出願第０８／５８１，６３７号
（ラグナス１）は、係数信号が「オフライン」で処理さ
れないＲＡＭをベースとする適応イコライザ・フィルタ
配列用の更新ブロックを開示している。
【００３５】上記特許出願の図１の実施例は、残留側帯
波（ＶＳＢ）内で使用されるように、実数値の信号サン
プルおよび係数信号を処理することができる。ＲＡＭを
ベースとする適応イコライザ・フィルタ配列用のような
更新ブロックが、例えば、ハードウェアの追加間接費を
それほど増大しないで、複素数値の係数信号を処理する
ことができれば有利である。但し、本発明の複素数値の
係数信号を処理することができる適応イコライザ・フィ
ルタ配列の更新ブロックの範囲は、ＲＡＭをベースとす
る適応イコライザ・フィルタ配列に限定されない。同様
に、上記方法を、実数値の係数信号を処理するのに使用
できれば有利である。上記方法の一つの利点は、直交振
幅変調（ＱＡＭ）および残留側帯波変調（ＶＳＢ）を使
用する信号サンプル上で動作することができることであ
る。
【００３６】周知のように、適応イコライザ用の係数信
号は、下記式により更新することができる。 Ci(n+1)=Ci(n)+e(n)X(n-i) （７） 但し、ｎは個々の信号サンプル周期を示す正の整数であ
り、Ｘ（ｎ）はイコライザ・フィルタの入力信号サンプ
ルであり、ｅ（ｎ）はイコライザ・フィルタ出力信号
を、スライサの出力信号と比較することにより得られる
イコライザ・フィルタのエラー信号サンプルであり、Ｃ
i（ｎ）は更新される現在のイコライザ・フィルタ係数
信号である。サンプル周期インデックスを係数と一緒に
省略した場合には、インデックスは特定の状況に基づく
ものと見なされることに留意されたい。
【００３７】上記同時出願の出願第０８／５８１，６３
７号（ラグナス１）に開示されているように、エラー信
号サンプルおよび入力信号サンプルは、選択的にまた可
変的に遅らせることができる。但し、本発明の範囲はこ
れに限定されない。それ故、例えば、係数Ｃ0に対する
ような例示としての更新式は下記の形をとることができ
る。 C0(n+1)=C0(n)+e(n-a)X(n-i-a) （８） 但し、ａは各エラー信号サンプルｅ（ｎ）および入力信
号サンプルＸ（ｎ−ｉ）に適用される、信号サンプル周
期で表した所定の遅延の長さである。もちろん、式
（８）の方法を使用する必要はなく、他の可能な更新式
を実行することもできる。
【００３８】しかし、同時出願の出願第０８／５８１，
６３７号（ラグナス１）に開示されているように、エラ
ー信号サンプルおよび入力信号サンプルを選択的にまた
可変的に遅らせることもできる。さらに、可変的遅延を
選択すると、ＲＡＭの記憶から読み出すことができる信
号サンプルを容易に使用することができる。例えば、式
（８）に従って、複素数値の信号サンプルおよび係数信
号を使用して更新を行う場合には、更新式は通常その実
数値および虚数値の成分の形で再度書き込まれる。例え
ば、エラー信号サンプル、入力信号サンプルおよび係数
またはかけ算器信号が、その実数値および虚数値の成分
で表されている場合には、上記式（８）は下記のように
なる。 C0r(n+1)=C0r(n)+er(n-a)Xr(n-i-a)-ei(n-a)Xi(n-i-a) C0i(n+1)=C0i(n)+ei(n-a)Xr(n-i-a)+er(n-a)Xi(n-i-a) （９） 但し、添え字ｒは実数値の成分であり、添え字ｉは虚数
値の成分である。
【００３９】本発明の図７の複素数値の係数信号を処理
することができる適応イコライザ・フィルタ配列用の更
新ブロックの実施例７００は、上記式（９）を実行する
ために使用することができる。この場合、特定の実施例
の場合には、エラー信号サンプルの実数値および虚数値
の信号成分は正の１および負の１の数値だけで表され
る。この状況の場合、この数値を「符号ＬＭＳ］と呼
ぶ。さらに、この特定の状況の場合、「更新信号デー
タ」という用語は、更新される係数信号に加算される
か、または減算される更新信号を生成または発生する回
路または構造体を指す。一方、「更新ブロック」という
用語は、更新された係数信号を生成または発生し、それ
故更新信号ユニットを含む回路を指す。もちろん、実数
値の７００は集積回路（ＩＣ）上に実行することができ
るが、本発明の範囲はこれに限定されない。
【００４０】図７に示す実施例の場合には、Ｘsumおよ
びＸdiffハ下記式により表されるものと仮定する。 Xdiff(n)=Xr(n)-Xi(n) （１０） Xsum(n) =Xr(n)+Xi(n) 但し、Ｘr（ｎ）は複素数値の信号サンプルの実数値の
成分を、Ｘ（ｎ）およびＸi（ｎ）は複素数値の信号サ
ンプルＸ（ｎ）の虚数値の成分を表す。その後、更新ブ
ロック７００を、後で式（９）を実行する時にさらに詳
細に説明するように、使用することができる。更新信号
ユニット７１０に、エラー信号サンプルおよび入力信号
サンプルの適当な数値が供給されると仮定しよう。例え
ば、上記式（８）で示すように、係数Ｃ0に対して、エ
ラー信号サンプルを「ａ」サンプル周期分だけ遅延させ
ることができ、入力信号サンプルも「ａ」追加サンプル
周期分だけ遅延させることができる。
【００４１】例えば、上記同時出願の出願第０８／５８
１，６３７号（ラグナス１）に開示されている技術を使
用することができる。しかし、本発明の範囲はこれに限
定されない。それ故、式（１０）において、Ｘr（ｎ−
ｉ−ａ）をＸr（ｎ）に代入し、Ｘi（ｎ−ｉ−ａ）をＸ
i（ｎ）に代入する。これら信号サンプルが更新信号ユ
ニット７１０に供給されると、これらの複素数値の信号
サンプルを処理するために、更新ブロック７００内で更
新信号ユニット７１０が使用される。例えば、図に示す
ように、エラー信号サンプルの実数値および虚数値の成
分は、この実施例の更新信号ユニットに供給される。同
様に、すでに説明したように、ＸsumおよびＸdiffモ供給
される。式（９）が示すように、符号ＬＭＳが使用され
る場合には、エラー信号サンプルおよび入力信号サンプ
ルの積は、入力信号サンプルの実数値および虚数値の成
分の和または差からなっていなければならない。それ
故、更新信号ユニット７１０に供給されるエラー信号サ
ンプルの実数値および虚数値の成分に基づいて、Ｘsum
またはＸdiffが加算器／減算器７２０に供給される。
【００４２】さらに、更新信号ユニット７１０は、また
更新信号ユニットによって供給された信号値を遅延ユニ
ット７４０から、ユニット７２０に供給された信号値に
加算すべきなのか、減算すべきなのかを示す制御信号を
供給する。遅延ユニット７４０は、上記式（９）に対す
るＣor（ｎ）またはＣoi（ｎ）のような係数の先行する
信号値を供給するので、この特定の実施例の場合には、
加算器／減算器７２０によりディジタル遅延ループ信号
を形成する遅延ユニット７２５、７３０、７３５および
７４０の動作により、更新式（９）を一つの加算器／減
算器により実行することができる。より詳細に説明する
と、更新信号ユニット７１０は、ユニット７２０に、す
でに説明した方法で、エラー信号サンプルおよび入力信
号サンプルの積に対する四つの可能な信号値を供給する
ことができる。さらに、この方法は、入力信号サンプル
およびエラー信号サンプルに対して行われた、遅延時間
とは無関係であることを理解されたい。
【００４３】図８および図９は、ともに本発明の更新ブ
ロックを含むＲＡＭをベースとする適応イコライザ・フ
ィルタ配列の実施例の略図である。図に示すように、図
８は図７の実施例を含む。図示のＲＡＭをベースとする
適応イコライザ・フィルタ配列の実施例は、図７の更新
ブロックの実施例を二つ含む。二つの実施例は、一方の
更新ブロックが複素数値の係数信号の実数値の成分を処
理し、他の更新ブロックが複素数値の係数信号の虚数値
の成分を処理できるように設置されている。式（９）が
示すように、更新ユニットの出力信号は、同じ入力信号
に対する更新信号ユニット５０５（実数値の更新信号ユ
ニット用のＲＵＰ）および５１０（虚数値の更新信号ユ
ニット用のＩＵＰ）と同じものではない。ＲＡＭをベー
スとする適応イコライザ・フィルタ配列の実施例の場合
には、実数値および複素数値の成分を処理することがで
きる更新ブロックを持っているばかりでなく、フィルタ
・ブロックは、また上記同時出願の出願第０８／５８
１，６３７号（モンダール１−３）、および図１および
図２に示すように、実数値および複素数値の信号サンプ
ルを処理することができる。但し、本発明の範囲はこれ
に限定されない。同様に、この特定の実施例に示すよう
に、複素数値の信号サンプルを処理するために、更新ブ
ロックのクロック周波数が、この実施例の信号サンプル
速度の８倍のように、信号サンプル速度より速い場合に
は、加算器／減算器および遅延ユニットは、上記同時出
願の出願第０８／５８１，６３７号（ラグナス１）に開
示されているように、高速イコライザ・フィルタ係数適
応を実行することができる。
【００４４】この実施例の場合には、上記適応は下記式
により行われる。 C0(n+1)=C0(n)+e(n-1)X(n-1) C1(n+1)=C1(n)+e(n-1)X(n-1.5) （１１） C2(n+1)=C2(n)+e(n-1)X(n-1) C3(n+1)=C3(n)+e(n-1)X(n-1.5) 但し、本発明の範囲はこれに限定されない。もちろん、
上記式（１１）は複素数値の係数信号を表す。それ故、
上記式は実数値および虚数値の信号成分を使用して書き
直すことができる。
【００４５】上記実施例の場合には、適当な係数信号成
分がフィルタ・ブロックに供給されるように、タイミン
グが使用されていて、また同様に、例えば、上記同時出
願の出願第０８／５８１，６３７号（ラグナス１）に開
示されている方法で、係数信号成分を更新することがで
きる。
【００４６】例えば、この特定の実施例の場合には、図
１０は図８の適応イコライザ・フィルタ配列内の選択し
た点で、選択したクロック・サイクル中に供給された係
数信号成分の表である。表が示すように、動作中、複素
数値の係数信号の成分は、この特定の実施例に対する式
（６）のような、イコライザ・フィルタの式が必ず正し
く実行されるように、対応する実数値および虚数値の信
号サンプルと一緒にタイミングがとられる。同様に、Ｍ
ＵＸ５４０および５４５のようなＭＵＸに、選択した係
数信号成分を供給するほかに、ＭＡＣユニット５４１お
よび５４２により、正しい積が、信号サンプルを処理す
るためのかけ算器５５０および５５５により形成するこ
とができるように、ループ１２および１４のように形成
された遅延ループはまた高速イコライザ・フィルタ係数
適応を行うことができる。例えば、ＭＵＸ５４０に供給
された係数信号成分は、次のクロック・サイクル中に、
遅延ユニット５３０に供給され、その結果、上記信号成
分は上記式（１１）に従って、加算器／減算器５１５に
より更新することができる。ループ１４に対しても類似
の方法を使用することができる。
【００４７】図９は、すでに説明したように、図８の実
施例と一緒に使用することができるランダム・アクセス
・メモリまたはＲＡＭアーキテクチャの実施例である。
この実施例は図２の方法と類似した方法を使用する。も
ちろん、本発明の範囲はこの特定のアーキテクチャに限
定されない。図に示すように、入力信号サンプルは、Ｍ
ＵＸ６１０に供給される。同様に、信号サンプルはＭＵ
Ｘ６２０にも供給される。ＭＵＸは、後で詳細に説明す
るように、実数値および複素数値の信号サンプルを処理
するために、適応イコライザおよび更新ブロックに柔軟
性を与えるために使用される。
【００４８】例えば、複素数値の信号サンプルが供給さ
れると、これら信号サンプルはそれぞれＲＡＭ９１０お
よび９３０に記憶され、その後ＲＡＭ９１０および９３
０がいっぱいになると、ＲＡＭ９２０および９４０に記
憶される。それ故、ＭＵＸ６２０は四つのランダム・ア
クセス・メモリから遅延複素数値の信号サンプルを供給
することができる。これらの複素数値の信号サンプル
は、例えば、上記の方法で記憶することができる。それ
故、実数値および虚数値の信号成分が、ＭＵＸ６２０を
通して、ＭＡＣユニット５４１および５４２に供給さ
れ、その結果、すでに説明したように、これらの信号サ
ンプルは適当に処理される。同様に、この特定の実施例
の場合には、実数値および虚数値の信号成分を、ＭＵＸ
６２０を通して、遅延ユニット６４０および加算器６５
０および減算器６６０に供給することができる。
【００４９】この技術により、次の信号サンプル成分が
使用できるようになったとき、更新信号ユニット５０５
および５１０は、加算器６５０および減算器６６０から
必要なＸsumおよびＸdiff信号成分を入手する。理解し
ていただけたと思うが、複数のフィルタ・ブロックが使
用される場合には、本発明の複素数値の係数信号を処理
することができる、適応イコライザ配列用の更新ブロッ
クを使用することにより、ハードウェアを有意に節減す
ることができる。何故なら、使用した各フィルタ・ブロ
ックは一つまたはそれ以下の加算器／減算器または算術
ユニットを使用するからである。
【００５０】図７に示す更新ブロックの実施例および図
９に示すＲＡＭの実施例も、同様に実数値の係数信号を
処理するために使用することができることを理解された
い。例えば、本発明の図８の更新ブロックの実施例は、
下記式に従って実数値の係数信号を更新するのに使用す
ることができる。 C0(n+1)=C0(n)+e(n-2)X(n-2) C0(n+1)=C1(n)+e(n-1)X(n-2) （１２ａ） C2(n+1)=C2(n)+e(n-2)X(n-4) C3(n+1)=C3(n)+e(n-1)X(n-4) （１２ｂ） C4(n+1)=C4(n)+e(n-2)X(n-6) C5(n+1)=C5(n)+e(n-1)X(n-6) （１２ｃ） C6(n+1)=C6(n)+e(n-2)X(n-8) C7(n+1)=C7(n)+e(n-1)X(n-8) （１２ｄ）
【００５１】但し、本発明の範囲はこれに限定されな
い。同様に、ＭＵＸ６２０を、実数値の信号サンプルＸ
r（ｎ）が到着したときだけ、信号パス６３０および６
７０が、図１１の表に示すような選択遅延信号サンプル
を供給するように構成することができる。例えば、遅延
ユニット６４０を実行型にすることができる。同様に、
更新信号ユニット７１０は、エラー信号サンプルｅrの
適当に遅延したものを受信するだけでよい。それ故、更
新信号ユニット７１０は、加算器７２０に更新信号とし
て入手する遅延信号サンプルを供給することができ、ま
た、制御信号は、この更新信号を遅延ユニット７４０に
よって供給される係数信号に加算すべきなのか、減算す
べきなのかを示す。
【００５２】フィルタ・ブロック５４３は、またすでに
説明したように、実数値の信号サンプルを処理すること
ができる。それ故、図８の実施例５００は実数値の係数
信号に対して高速イコライザ・フィルタ係数適応を行う
ことができる。但し、すでに説明したように、本発明の
範囲は高速適応に限定されない。もちろん、同様に、本
発明の更新ブロックを任意のサイズのイコライザ・フィ
ルタで使用することができることを理解されたい。但
し、図示の特定の実施例の方法は４の倍数のサイズのフ
ィルタに対して特に有用である。
【００５３】例えば、図８の実施例５００のような、複
素数値の係数信号を処理することができる、適応イコラ
イザ・フィルタ配列用の更新ブロックは、以下の方法で
動作することができる。適応イコライザ・フィルタ配列
用の複素数値の入力信号サンプル、および適応イコライ
ザ・フィルタ配列からの複素数値のエラー信号サンプル
を供給することができる。例えば、すでに説明したよう
に、エラー信号サンプルは、適応イコライザ・フィルタ
配列の出力信号を、スライサの出力信号と比較すること
によって生成することができる。複素数値の入力信号サ
ンプルの実数値および虚数値の信号サンプルの和および
差を計算することができる。例えば、すでに説明したよ
うに、上記の和および差は、図９のＲＡＭアーキテクチ
ャの実施例により生成することができる。同様に、係数
信号は実数値および虚数値の信号サンプルの和、または
実数値および虚数値の信号サンプル成分の差により更新
することができる。係数信号の更新の際に、符号ＬＭＳ
が使用されている場合には、すでに説明したように、和
または差を係数信号に加算するかまたは、減算する。
【００５４】例えば、すでに説明したように、この処理
は、加算器／減算器７２０と一緒に動作している更新信
号ユニット７１０により行うことができる。すでに説明
したように、供給されたエラー信号サンプルに基づい
て、更新信号ユニット７２０により、更新信号を加算器
／減算器７２０に供給することができる。同様に、更新
信号を係数信号に加算すべきか、または減算すべきかを
示すために、制御信号を加算器／減算器に供給すること
ができる。それ故、このような方法により、係数信号が
更新される。同様に、本発明の範囲はこれに限定されな
いが、使用した入力信号サンプルは、遅延入力信号サン
プルを含むことができ、使用したエラー信号サンプル
は、すでに説明したような遅延エラー信号サンプルを含
むことができる。
【００５５】本発明のいくつかの特徴だけを図示し、説
明してきたが、当業者なら多くの修正、置き換え、変更
または同等のものを考えつくことができるだろう。それ
故、本発明の真の精神に含まれるそのような修正および
変更は、すべて添付の特許請求の範囲によりカバーされ
ることを理解されたい。
【図面の簡単な説明】
【図１】イコライザ・フィルタ配列の一実施例の一部分
の略図である。
【図２】図１の実施例の上記部分のランダム・アクセス
・メモリ（ＲＡＭ）アーキテクチャの一実施例の略図で
ある。
【図３】実数値の信号サンプルを処理するためのイコラ
イザ・フィルタ配列およびランダム・アクセス・メモリ
（ＲＡＭ）アーキテクチャの実行を示す略図である。
【図４】図２の実施例のＲＡＭの信号サンプル成分のメ
モリ上の位置を示す略図である。
【図５】図１の実施例の部分の所与のの信号サンプル周
期間の、信号サンプル成分の多重化のタイミングを示す
タイミング・チャートである。
【図６】図１の実施例の部分の所与の信号サンプル周期
間の、信号サンプル成分に関する選択した係数信号のタ
イミングを示す表である。
【図７】本発明の複素数値の係数信号を処理することが
できる適応イコライザ・フィルタ配列の更新ブロックの
一実施例の略図である。
【図８】図７の実施例を含む適応イコライザ・フィルタ
配列の一実施例の略図である。
【図９】図８の実施例と一緒に使用することができるラ
ンダム・アクセス・メモリ（ＲＡＭ）アーキテクチャの
一実施例のブロック図である。
【図１０】図８の実施例の選択した点で選択したクロッ
ク・サイクル中に供給された係数信号成分の表である。
【図１１】図８の実施例に対して、図９の実施例が供給
することができる実数値の遅延信号サンプルの表であ
る。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年４月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】イコライザ・フィルタ配列の一実施例の一部分
の略図である。
【図２】図１の実施例の上記部分のランダム・アクセル
・メモリ（ＲＡＭ）アーキテクチャの一実施例の略図で
ある。
【図３】実数値の信号サンプルを処理するためのイコラ
イザ・フィルタ配列およびランダム・アクセス・メモリ
（ＲＡＭ）アーキテクチャの実行を示す略図である。
【図４】図２の実施例のＲＡＭの信号サンプル成分のメ
モリ上の位置を示す略図である。
【図５】図１の実施例の部分の所与のの信号サンプル周
期間の、信号サンプル成分の多重化のタイミングを示す
タイミング・チャートである。
【図６】図１の実施例の部分の所与の信号サンプル周期
間の、信号サンプル成分に関する選択した係数信号のタ
イミングを示す図表である。
【図７】本発明の複素数値の係数信号を処理することが
できる適応イコライザ・フィルタ配列の更新ブロックの
一実施例の略図である。
【図８】図７の実施例を含む適応イコライザ・フィルタ
配列の一実施例の略図である。
【図９】図８の実施例と一緒に使用することができるラ
ンダム・アクセス・メモリ（ＲＡＭ）アーキテクチャの
一実施例のブロック図である。
【図１０】図８の実施例の選択した点で選択したクロッ
ク・サイクル中に供給された係数信号成分の図表であ
る。
【図１１】図８の実施例に対して、図９の実施例が供給
することができる実数値の遅延信号サンプルの図表であ
る。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 更新信号ユニット（７１０）および加算
    ユニット（７２０）を備えてなる適応イコライザ・フィ
    ルタ配列用の更新ブロック（７００）であって、 上記更新信号ユニット（７１０）および上記加算器ユニ
    ット（７２０）が、上記加算器ユニット（７２０）に供
    給されたイコライザ・フィルタに対する係数信号を更新
    することができるように接続され、 上記の更新信号ユニット（７１０）が、上記加算器ユニ
    ット（７２０）に、少なくとも部分的に第一および第二
    の外部信号（Ｘsum、Ｘdiff）の少なくとも一方に基づ
    く更新信号を供給することができ、上記第一および第二
    の外部信号が、それぞれ上記イコライザ・フィルタ配列
    の入力信号サンプルの実数値および虚数値の信号成分の
    和および差を含む更新ブロック。
  2. 【請求項２】 上記加算ユニット（７２０）が、加算器
    ／減算器ユニットである請求項１に記載の更新ブロッ
    ク。
  3. 【請求項３】 上記更新信号ユニット（７１０）が、さ
    らに、少なくとも部分的に第三および第四の外部信号
    （ｅi、ｅr）の少なくとも一方に基づく更新信号を供給
    することができ、上記第三および第四の外部信号が、そ
    れぞれ上記イコライザ・フィルタ配列のエラー信号サン
    プルの実数値および虚数値の信号成分を含む請求項２に
    記載の更新ブロック。
  4. 【請求項４】 上記イコライザ・フィルタ配列の上記エ
    ラー信号サンプルの上記成分（ｅi、ｅr）が、それぞれ
    本質的に正の１の信号および負の１の信号からなるグル
    ープから選択された信号成分を含む請求項３に記載の更
    新ブロック。
  5. 【請求項５】 エラー信号サンプル（ｅi、ｅr）が、遅
    延エラー信号サンプルを含む請求項３に記載の更新ブロ
    ック。
  6. 【請求項６】 上記入力信号サンプルが、遅延入力信号
    サンプルを含む請求項１に記載の更新ブロック。
  7. 【請求項７】 更新信号ユニット（７１０）および加算
    ユニット（７２０）を含む適応イコライザ・フィルタ配
    列用の更新ブロック（７００）を備えてなる集積回路で
    あって、 上記更新信号ユニット（７１０）および上記加算器ユニ
    ット（７２０）が、上記加算器ユニットに供給されたイ
    コライザ・フィルタに対する係数信号を更新することが
    できるように接続され、 上記の更新信号ユニット（７１０）が、上記加算器ユニ
    ット（７２０）に、少なくとも部分的に第一および第二
    の外部信号（Ｘsum、Ｘdiff）の少なくとも一方に基づ
    く更新信号を供給することができ、上記第一および第二
    の外部信号が、それぞれ上記イコライザ・フィルタ配列
    の入力信号サンプルの実数値および虚数値の信号成分の
    和および差を含む集積回路。
  8. 【請求項８】 上記加算器ユニット（７２０）が、加算
    器／減算器ユニットである請求項７に記載の集積回路。
  9. 【請求項９】 上記更新信号ユニット（７１０）が、さ
    らに、少なくとも部分的に第三および第四の外部信号
    （ｅi、ｅr）の少なくとも一方に基づく更新信号を供給
    することができ、上記第三および第四の外部信号が、そ
    れぞれ上記イコライザ・フィルタ配列のエラー信号サン
    プルの実数値および虚数値の信号成分を含む請求項８に
    記載の集積回路。
  10. 【請求項１０】 上記イコライザ・フィルタ配列の上記
    エラー信号サンプルの上記成分（ｅi、ｅr）が、それぞ
    れ本質的に正の１の信号および負の１の信号からなるグ
    ループから選択された信号成分を含む請求項９に記載の
    更新ブロック。
  11. 【請求項１１】 エラー信号サンプル（ｅi、ｅr）が、
    遅延エラー信号サンプルを含む請求項９に記載の集積回
    路。
  12. 【請求項１２】 上記入力信号サンプルが、遅延入力信
    号サンプルを含む請求項７に記載の集積回路。
  13. 【請求項１３】 適応イコライザ・フィルタ配列に対す
    る複素数値の入力信号サンプルと、適応イコライザ・フ
    ィルタ配列からの複素数値のエラー信号サンプルとを供
    給するステップと、 上記複素数値の入力信号サンプルの実数値および虚数値
    の信号サンプル成分の和および差計算するステップと、 供給された複素数値のエラー信号サンプルに実質的に従
    って、上記複素数値の入力信号サンプルの実数値および
    虚数値の信号サンプル成分の和と、上記複素数値の入力
    信号サンプルの実数値および虚数値の信号サンプル成分
    の差の内の一つだけによって、係数信号を更新するステ
    ップとを含む適応イコライザ・フィルタ配列用の複素数
    値の係数信号を更新する方法。
  14. 【請求項１４】 係数信号の更新が、和および差の一つ
    だけを加算することからなる請求項１３に記載の方法。
  15. 【請求項１５】 係数信号の更新が、和および差の一つ
    だけを減算することからなる請求項１３に記載の方法。
  16. 【請求項１６】 更新が和によって行われる請求項１３
    に記載の方法。
  17. 【請求項１７】 更新が差によって行われる請求項１３
    に記載の方法。
  18. 【請求項１８】 上記の複素数値の入力信号サンプルを
    供給するステップが、遅延入力信号サンプルおよび遅延
    エラー信号サンプルを供給することからなる請求項１３
    に記載の方法。
  19. 【請求項１９】 遅延入力信号サンプルおよび遅延エラ
    ー信号サンプルを供給するステップが、選択的にまた可
    変的に遅延した入力信号サンプルおよびエラー信号サン
    プルを供給することからなる請求項１８に記載の方法。
JP8350567A 1995-12-28 1996-12-27 複素係数信号処理可能な適応型等価器フィルタ構造のための更新ブロック Pending JPH1028030A (ja)

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Application Number Priority Date Filing Date Title
US08/581635 1995-12-28
US08/581,635 US5805481A (en) 1995-12-28 1995-12-28 Update block for an adaptive equalizer filter configuration capable of processing complex-valued coefficient signals

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JP8350567A Pending JPH1028030A (ja) 1995-12-28 1996-12-27 複素係数信号処理可能な適応型等価器フィルタ構造のための更新ブロック

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