JPH09294054A - 実数値及び複素数値信号サンプルを処理する等価器フィルタ構造 - Google Patents
実数値及び複素数値信号サンプルを処理する等価器フィルタ構造Info
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- JPH09294054A JPH09294054A JP8350269A JP35026996A JPH09294054A JP H09294054 A JPH09294054 A JP H09294054A JP 8350269 A JP8350269 A JP 8350269A JP 35026996 A JP35026996 A JP 35026996A JP H09294054 A JPH09294054 A JP H09294054A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H2218/00—Indexing scheme relating to details of digital filters
- H03H2218/04—In-phase and quadrature [I/Q] signals
Landscapes
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【課題】 本発明は、新規なディジタル信号フィルタ・
アーキテクチャ、特にイコライザ・フィルタ・アーキテ
クチャを提供することを目的とする。 【解決手段】 本発明のイコライザ・フィルタは複数の
メモリ・ブロック（１２０、１３０）、および複数のフ
ィルタ・ブロック（１４０、１５０）からなる。複数の
メモリ・ブロックおよびフィルタ・ブロックのそれぞれ
は、イコライザ・フィルタ配列が入力信号サンプルを処
理できるように接続されている。本発明のイコライザ・
フィルタにおいては、現在および選択的に遅延した実数
値および虚数値の信号サンプル成分を二つの多重蓄積ユ
ニットの各乗算器へ供給し、選択した複素数値の係数信
号成分を上記各乗算器に供給し、その内部で二つの多重
蓄積ユニットの第１のユニットが実数値の出力信号を発
生し、二つの多重蓄積ユニットの第２のユニットが虚数
値の出力信号を発生する。これにより、実質的に所定の
信号サンプル速度で複素数値の信号サンプルを処理する
ことができる。
アーキテクチャ、特にイコライザ・フィルタ・アーキテ
クチャを提供することを目的とする。 【解決手段】 本発明のイコライザ・フィルタは複数の
メモリ・ブロック（１２０、１３０）、および複数のフ
ィルタ・ブロック（１４０、１５０）からなる。複数の
メモリ・ブロックおよびフィルタ・ブロックのそれぞれ
は、イコライザ・フィルタ配列が入力信号サンプルを処
理できるように接続されている。本発明のイコライザ・
フィルタにおいては、現在および選択的に遅延した実数
値および虚数値の信号サンプル成分を二つの多重蓄積ユ
ニットの各乗算器へ供給し、選択した複素数値の係数信
号成分を上記各乗算器に供給し、その内部で二つの多重
蓄積ユニットの第１のユニットが実数値の出力信号を発
生し、二つの多重蓄積ユニットの第２のユニットが虚数
値の出力信号を発生する。これにより、実質的に所定の
信号サンプル速度で複素数値の信号サンプルを処理する
ことができる。
Description
【０００１】
【発明の分野】本発明は、ディジタル信号フィルタ・ア
ーキテクチャに関し、特にイコライザ・フィルタ・アー
キテクチャまたは配列に関する。
ーキテクチャに関し、特にイコライザ・フィルタ・アー
キテクチャまたは配列に関する。
【０００２】
【発明の背景】イコライザ・フィルタおよび特に適応イ
コライザ・フィルタは周知であり、種々の用途に使用さ
れている。例えば、参考文献として本明細書に組み込ま
れるＳ．ハイキン(S. Haykin)著「適応フィルタ理論(Ad
aptive Filter Theory)」(１９９２年ニュージャージー
州エングルウッド・クリフ(Englewood Cliffs)のプレン
チス・ホール社出版）を参照されたい。例えば、高精細
テレビジョン（ＨＤＴＶ）では、イコライザ・フィルタ
またはイコライザ・フィルタ配列は、例えば、受信した
ビデオ信号にゴーストとして現れることがある記号間干
渉（ＩＳＩ）を軽減するために使用することができる。
所定の数のタップを使用するイコライザ・フィルタの場
合には、受信信号のゴーストまたは記号間干渉（ＩＳ
Ｉ）を軽減するために、フィルタの全長とその性能との
間で折り合い(Trade-Off)がつけられる。このような折
り合いの利点を利用することができるイコライザ・フィ
ルタまたはイコライザ・フィルタ配列は望ましいもので
ある。
コライザ・フィルタは周知であり、種々の用途に使用さ
れている。例えば、参考文献として本明細書に組み込ま
れるＳ．ハイキン(S. Haykin)著「適応フィルタ理論(Ad
aptive Filter Theory)」(１９９２年ニュージャージー
州エングルウッド・クリフ(Englewood Cliffs)のプレン
チス・ホール社出版）を参照されたい。例えば、高精細
テレビジョン（ＨＤＴＶ）では、イコライザ・フィルタ
またはイコライザ・フィルタ配列は、例えば、受信した
ビデオ信号にゴーストとして現れることがある記号間干
渉（ＩＳＩ）を軽減するために使用することができる。
所定の数のタップを使用するイコライザ・フィルタの場
合には、受信信号のゴーストまたは記号間干渉（ＩＳ
Ｉ）を軽減するために、フィルタの全長とその性能との
間で折り合い(Trade-Off)がつけられる。このような折
り合いの利点を利用することができるイコライザ・フィ
ルタまたはイコライザ・フィルタ配列は望ましいもので
ある。
【０００３】
【発明の概要】簡単に説明すると、本発明の一実施例の
場合には、イコライザ・フィルタ配列は複数のメモリ・
ブロックおよび複数のフィルタ・ブロックからなる。複
数のメモリ・ブロックおよび複数のフィルタ・ブロック
は、イコライザ・フィルタ配列が入力信号サンプルを処
理することができるように接続している。入力信号サン
プルは、本質的に複素数値の信号サンプルおよび実数値
の信号サンプルからなるグループから選択した信号サン
プルからなる。
場合には、イコライザ・フィルタ配列は複数のメモリ・
ブロックおよび複数のフィルタ・ブロックからなる。複
数のメモリ・ブロックおよび複数のフィルタ・ブロック
は、イコライザ・フィルタ配列が入力信号サンプルを処
理することができるように接続している。入力信号サン
プルは、本質的に複素数値の信号サンプルおよび実数値
の信号サンプルからなるグループから選択した信号サン
プルからなる。
【０００４】簡単に説明すると、本発明の他の実施例の
場合には、実質的に所定の信号サンプル速度で複素数値
の信号サンプルを処理するイコライザ・フィルタを実行
する方法は、二つの多重蓄積ユニットの各乗算器に、現
在よび選択的に遅延した実数値および虚数値の信号サン
プル成分を供給する段階と、各乗算器に選択した複素数
値の係数信号成分を供給する段階と、その内部で、二つ
の多重蓄積ユニットの第１のユニットが実数値の出力信
号を発生し、二つの多重蓄積ユニットの第２のユニット
が虚数値の出力信号を発生するように、イコライザ・フ
ィルタの所定の数のタップを実行するように二つの多重
蓄積ユニットを動作させる段階とからなる。
場合には、実質的に所定の信号サンプル速度で複素数値
の信号サンプルを処理するイコライザ・フィルタを実行
する方法は、二つの多重蓄積ユニットの各乗算器に、現
在よび選択的に遅延した実数値および虚数値の信号サン
プル成分を供給する段階と、各乗算器に選択した複素数
値の係数信号成分を供給する段階と、その内部で、二つ
の多重蓄積ユニットの第１のユニットが実数値の出力信
号を発生し、二つの多重蓄積ユニットの第２のユニット
が虚数値の出力信号を発生するように、イコライザ・フ
ィルタの所定の数のタップを実行するように二つの多重
蓄積ユニットを動作させる段階とからなる。
【０００５】
【発明の詳細な記述】適応イコライザ・フィルタのよう
なイコライザ・フィルタは周知である。図３は、イコラ
イザ・フィルタまたはイコライザ・フィルタ配列用のラ
ンダム・アクセス・メモリ（ＲＡＭ）をベースとするア
ーキテクチャの実行例３００のブロック図である。図に
示すように、個々の信号サンプルＸ（ｎ）は周期的に使
用できるようになる。例えば、高精細度テレビジョン
（ＨＤＴＶ）のような特定の用途に従って、個々の信号
サンプルは、アナログ信号を作るために高周波（ＲＦ）
の周波数を下げることにより、またその後で実質的に所
定の信号サンプル速度で、アナログ−ディジタル（Ａ／
Ｄ）変換を行うことによって得ることができる。通常、
ディジタル信号サンプルは、例えば、並列に２の補数の
形で供給される、例えば、１０ビットのような所定の数
のビット信号からなる。もちろん、本発明の範囲はこれ
に限定されない。Ａ／Ｄ変換後、残留側帯波変調（ＶＳ
Ｂ）用のような複数の実数値のディジタル信号サンプル
が供給される。
なイコライザ・フィルタは周知である。図３は、イコラ
イザ・フィルタまたはイコライザ・フィルタ配列用のラ
ンダム・アクセス・メモリ（ＲＡＭ）をベースとするア
ーキテクチャの実行例３００のブロック図である。図に
示すように、個々の信号サンプルＸ（ｎ）は周期的に使
用できるようになる。例えば、高精細度テレビジョン
（ＨＤＴＶ）のような特定の用途に従って、個々の信号
サンプルは、アナログ信号を作るために高周波（ＲＦ）
の周波数を下げることにより、またその後で実質的に所
定の信号サンプル速度で、アナログ−ディジタル（Ａ／
Ｄ）変換を行うことによって得ることができる。通常、
ディジタル信号サンプルは、例えば、並列に２の補数の
形で供給される、例えば、１０ビットのような所定の数
のビット信号からなる。もちろん、本発明の範囲はこれ
に限定されない。Ａ／Ｄ変換後、残留側帯波変調（ＶＳ
Ｂ）用のような複数の実数値のディジタル信号サンプル
が供給される。
【０００６】これらのディジタル信号サンプルは、実質
的に所定の信号サンプル速度で利用することができる。
例えば、この実行例の場合、信号サンプル速度は１０Ｍ
Ｈｚであると仮定する。図３に示す、フィルタ・ブロッ
ク３６５およびフィルタ・ブロック３７５用のような多
重蓄積（ＭＡＣ）ユニットが４０ＭＨｚで動作する場合
には、この実行例は、８タップのイコライザ・フィルタ
を実現するのに使用することができる。それ故、この実
行例の場合、クロック周波数は信号サンプル速度の整数
倍であることに留意されたい。例えば、各ＭＡＣユニッ
トは四つのイコライザ・フィルタを実行することができ
る。何故なら、この特定の実施例の場合には、ＭＡＣユ
ニットのクロック周波数は信号サンプル速度より四倍速
いからである。
的に所定の信号サンプル速度で利用することができる。
例えば、この実行例の場合、信号サンプル速度は１０Ｍ
Ｈｚであると仮定する。図３に示す、フィルタ・ブロッ
ク３６５およびフィルタ・ブロック３７５用のような多
重蓄積（ＭＡＣ）ユニットが４０ＭＨｚで動作する場合
には、この実行例は、８タップのイコライザ・フィルタ
を実現するのに使用することができる。それ故、この実
行例の場合、クロック周波数は信号サンプル速度の整数
倍であることに留意されたい。例えば、各ＭＡＣユニッ
トは四つのイコライザ・フィルタを実行することができ
る。何故なら、この特定の実施例の場合には、ＭＡＣユ
ニットのクロック周波数は信号サンプル速度より四倍速
いからである。
【０００７】図３の実施例の場合には、ＲＡＭ３１０、
３２０、３１１および３２１が、それぞれ二つのメモリ
位置を持っていると仮定する。個々の各信号サンプル
は、１０ＭＨｚの速度で到着するので、その信号サンプ
ルはＲＡＭの一つの中にあるメモリ位置に書き込むこと
ができ、同様に、上記メモリ位置に記憶された信号サン
プルをその後ＭＵＸ３３０に供給し、最終的にフィルタ
・ブロック３６５および３７５に送ることができる。そ
れ故、この特定の実施例の場合には、現在使用可能な信
号サンプルＸ（ｎ）をＭＵＸ３３０を通して送ることが
でき、また、遅延信号サンプル、例えば、Ｘ（ｎ−
２）、Ｘ（ｎ−４）およびＸ（ｎ−６）も同様にＭＵＸ
３３０を通して供給することができる。後でより詳細に
説明するように、下記式は、それぞれフィルタ・ブロッ
ク３６５およびフィルタ・ブロック３７５が、出力信号
ポート３６２および３７２でそれぞれ作ることができる
部分的な合計を示す。
３２０、３１１および３２１が、それぞれ二つのメモリ
位置を持っていると仮定する。個々の各信号サンプル
は、１０ＭＨｚの速度で到着するので、その信号サンプ
ルはＲＡＭの一つの中にあるメモリ位置に書き込むこと
ができ、同様に、上記メモリ位置に記憶された信号サン
プルをその後ＭＵＸ３３０に供給し、最終的にフィルタ
・ブロック３６５および３７５に送ることができる。そ
れ故、この特定の実施例の場合には、現在使用可能な信
号サンプルＸ（ｎ）をＭＵＸ３３０を通して送ることが
でき、また、遅延信号サンプル、例えば、Ｘ（ｎ−
２）、Ｘ（ｎ−４）およびＸ（ｎ−６）も同様にＭＵＸ
３３０を通して供給することができる。後でより詳細に
説明するように、下記式は、それぞれフィルタ・ブロッ
ク３６５およびフィルタ・ブロック３７５が、出力信号
ポート３６２および３７２でそれぞれ作ることができる
部分的な合計を示す。
【０００８】 フィルタ・ブロック３６５：出力信号 (n+1)= C1X(n)+C3X(n-2)+C5X(n-4)+C7X(n-6) フィルタ・ブロック３７５：出力信号 (n+1)= （１） C0X(n)+C2X(n-2)+C4X(n-4)+C6X(n-6)+ 365OS(n)
【０００９】但し、３６５ＯＳ（ｎ）は、サンプル周期
ｎでのフィルタ・ブロック３６５の出力信号である。各
フィルタ・ブロックは、信号サンプル周期の間にＭＵＸ
（３３０）ユニットを通して、四つの信号サンプルを受
け取る。それ故、この実施例の場合には、４０ＭＨｚで
動作しているＭＡＣユニットは、上記式（１）に示すよ
うに、それぞれ上記期間中に四つの積を作る。それ故、
例えば、フィルタ・ブロック３６５のＭＡＣユニットに
ついて説明すると、信号サンプルＸ（ｎ）は、乗算器３
５０に送られる。同様に、ＲＡＭ３５５にＣ1、Ｃ3、Ｃ
5およびＣ7のように信号として記憶されている係数は、
ＭＵＸ３２５を通して乗算器３５０に供給される。乗算
器３５０の出力信号はその後加算器３９０に供給され
る。乗算器３５０により供給された信号と、ＭＵＸ３０
５を通して供給された信号の合計は、ＭＵＸ３０５を通
して供給され、その後加算器３９０により遅延ユニット
３６０に供給される。この特別のケースの場合には、Ｍ
ＵＸ３０５は、図３に示すようにゼロ信号を供給する。
それ故、遅延ユニット３６０に供給された信号値は、積
Ｃ1Ｘ（ｎ）である。ＭＡＣユニットは信号サンプル速
度の四倍のクロック周波数で動作しているので、ＭＵＸ
３３０は、ＲＡＭ３２１から、例えば、Ｘ（ｎ−２）の
ような遅延信号サンプルを供給することができる。この
信号サンプルもまた乗算器３５０に供給される。その
後、ＲＡＭ３５５は、ＭＵＸ３２５を通して、Ｃ3のよ
うな係数用の信号を乗算器３５０に供給する。例えば、
Ｃ3Ｘ（ｎ−２）のような積は、その後、乗算器３５０
により作られ、信号として加算器３９０に供給される。
同様に、その後遅延ユニット３６０は、信号として記憶
されている前の積をＭＵＸ３０５に供給し、その結果、
加算器３９０により、乗算器３５０により今作られたば
かりの信号と加算される。それ故、部分的な和、例え
ば、Ｃ1Ｘ（ｎ）＋Ｃ3Ｘ（ｎ−２）は、その後遅延ユニ
ット３６０に供給される。このプロセスは、（１）で供
給されたフィルタ・ブロック３６５の出力信号に対する
式を得るために、継続して行われる。同様に、この部分
的な積は、フィルタ・ブロック３６５の出力信号とし
て、ポート３６２を通してフィルタ・ブロック３７５の
ＭＡＣユニットに供給される。フィルタ・ブロック３７
５のＭＡＣユニットも、また入力信号サンプルＸ
（ｎ）、Ｘ（ｎ−２）、Ｘ（ｎ−４）およびＸ（ｎ−
６）を受信することに留意されたい。それ故、フィルタ
・ブロック３６５のＭＡＣユニットが部分的な和を計算
している間に、フィルタ・ブロック３７５のＭＡＣユニ
ットもまた部分的な和を計算する。しかし、この実施例
のＲＡＭ３４５は、例えば、Ｃ0、Ｃ2、Ｃ4およびＣ6の
ような異なる係数信号を記憶する。さらに、ブロック３
６５により計算された部分的な和は、その後ＭＵＸ３１
５を通してフィルタ・ブロック３７５に供給される。こ
のことは式（１）と一致する。さらに、この実施例の場
合には、フィルタ・ブロック３７５のＭＡＣユニットに
より供給された出力信号も、またイコライザ・フィルタ
出力信号Ｙ（ｎ）である。このことは下記式に従って要
約することができる。
ｎでのフィルタ・ブロック３６５の出力信号である。各
フィルタ・ブロックは、信号サンプル周期の間にＭＵＸ
（３３０）ユニットを通して、四つの信号サンプルを受
け取る。それ故、この実施例の場合には、４０ＭＨｚで
動作しているＭＡＣユニットは、上記式（１）に示すよ
うに、それぞれ上記期間中に四つの積を作る。それ故、
例えば、フィルタ・ブロック３６５のＭＡＣユニットに
ついて説明すると、信号サンプルＸ（ｎ）は、乗算器３
５０に送られる。同様に、ＲＡＭ３５５にＣ1、Ｃ3、Ｃ
5およびＣ7のように信号として記憶されている係数は、
ＭＵＸ３２５を通して乗算器３５０に供給される。乗算
器３５０の出力信号はその後加算器３９０に供給され
る。乗算器３５０により供給された信号と、ＭＵＸ３０
５を通して供給された信号の合計は、ＭＵＸ３０５を通
して供給され、その後加算器３９０により遅延ユニット
３６０に供給される。この特別のケースの場合には、Ｍ
ＵＸ３０５は、図３に示すようにゼロ信号を供給する。
それ故、遅延ユニット３６０に供給された信号値は、積
Ｃ1Ｘ（ｎ）である。ＭＡＣユニットは信号サンプル速
度の四倍のクロック周波数で動作しているので、ＭＵＸ
３３０は、ＲＡＭ３２１から、例えば、Ｘ（ｎ−２）の
ような遅延信号サンプルを供給することができる。この
信号サンプルもまた乗算器３５０に供給される。その
後、ＲＡＭ３５５は、ＭＵＸ３２５を通して、Ｃ3のよ
うな係数用の信号を乗算器３５０に供給する。例えば、
Ｃ3Ｘ（ｎ−２）のような積は、その後、乗算器３５０
により作られ、信号として加算器３９０に供給される。
同様に、その後遅延ユニット３６０は、信号として記憶
されている前の積をＭＵＸ３０５に供給し、その結果、
加算器３９０により、乗算器３５０により今作られたば
かりの信号と加算される。それ故、部分的な和、例え
ば、Ｃ1Ｘ（ｎ）＋Ｃ3Ｘ（ｎ−２）は、その後遅延ユニ
ット３６０に供給される。このプロセスは、（１）で供
給されたフィルタ・ブロック３６５の出力信号に対する
式を得るために、継続して行われる。同様に、この部分
的な積は、フィルタ・ブロック３６５の出力信号とし
て、ポート３６２を通してフィルタ・ブロック３７５の
ＭＡＣユニットに供給される。フィルタ・ブロック３７
５のＭＡＣユニットも、また入力信号サンプルＸ
（ｎ）、Ｘ（ｎ−２）、Ｘ（ｎ−４）およびＸ（ｎ−
６）を受信することに留意されたい。それ故、フィルタ
・ブロック３６５のＭＡＣユニットが部分的な和を計算
している間に、フィルタ・ブロック３７５のＭＡＣユニ
ットもまた部分的な和を計算する。しかし、この実施例
のＲＡＭ３４５は、例えば、Ｃ0、Ｃ2、Ｃ4およびＣ6の
ような異なる係数信号を記憶する。さらに、ブロック３
６５により計算された部分的な和は、その後ＭＵＸ３１
５を通してフィルタ・ブロック３７５に供給される。こ
のことは式（１）と一致する。さらに、この実施例の場
合には、フィルタ・ブロック３７５のＭＡＣユニットに
より供給された出力信号も、またイコライザ・フィルタ
出力信号Ｙ（ｎ）である。このことは下記式に従って要
約することができる。
【００１０】 Y(n)=C7X(n-7)+C6X(n-6)+C5X(n-5)+C4X(n-4) +C3X(n-3)+C2X(n-2)+C1X(n-1)+C0X(n) （２）
【００１１】すでに説明したように、ＲＡＭ３５５およ
び３４５は、イコライザ・フィルタに対する係数を信号
として記憶する。他の方法としては、上記ＲＡＭを更新
された係数を供給する信号により更新することができ
る。通常、係数の更新は、「オフライン」で行われ、少
なくとも部分的には、適応イコライザ・フィルタの出力
信号を、スライサの出力信号と比較することによって作
られるエラー信号またはエラー信号サンプルに基づいて
行われる。しかし、本発明のイコライザ・フィルタの範
囲はこれに限定されない。本願に関連する同日の出願に
開示されている更新ブロックを使用することもできる。
但し、本発明の範囲はこれには限定されない。
び３４５は、イコライザ・フィルタに対する係数を信号
として記憶する。他の方法としては、上記ＲＡＭを更新
された係数を供給する信号により更新することができ
る。通常、係数の更新は、「オフライン」で行われ、少
なくとも部分的には、適応イコライザ・フィルタの出力
信号を、スライサの出力信号と比較することによって作
られるエラー信号またはエラー信号サンプルに基づいて
行われる。しかし、本発明のイコライザ・フィルタの範
囲はこれに限定されない。本願に関連する同日の出願に
開示されている更新ブロックを使用することもできる。
但し、本発明の範囲はこれには限定されない。
【００１２】図３に示す方法の欠点は、このイコライザ
・フィルタが実数値の入力信号サンプルしか処理できな
いということである。しかし、いろいろな用途に使用す
るには、イコライザ・フィルタがイコライザ・フィルタ
に供給される信号サンプルの種類により、実数値または
複素数値の信号サンプルを処理する能力を持っているこ
とが望ましい。例えば、ディジタル・テレビジョンの場
合には、直角振幅変調（ＱＡＭ）および残留側帯波変調
（ＶＳＢ）の両方が使用される。前者のタイプの変調は
複素数値の信号サンプルを発生するが、後者のタイプの
変調は実数値の信号サンプルを発生する。この場合問題
になるのは、それぞれの方法が通常異なるイコライザ・
フィルタ配列またはアーキテクチャを使用することであ
る。それ故、あまりハードウェアを複雑にしたり、間接
費を増大しないで、両方のタイプの信号を処理すること
ができるフィルタ・アーキテクチャが望ましい。
・フィルタが実数値の入力信号サンプルしか処理できな
いということである。しかし、いろいろな用途に使用す
るには、イコライザ・フィルタがイコライザ・フィルタ
に供給される信号サンプルの種類により、実数値または
複素数値の信号サンプルを処理する能力を持っているこ
とが望ましい。例えば、ディジタル・テレビジョンの場
合には、直角振幅変調（ＱＡＭ）および残留側帯波変調
（ＶＳＢ）の両方が使用される。前者のタイプの変調は
複素数値の信号サンプルを発生するが、後者のタイプの
変調は実数値の信号サンプルを発生する。この場合問題
になるのは、それぞれの方法が通常異なるイコライザ・
フィルタ配列またはアーキテクチャを使用することであ
る。それ故、あまりハードウェアを複雑にしたり、間接
費を増大しないで、両方のタイプの信号を処理すること
ができるフィルタ・アーキテクチャが望ましい。
【００１３】図１は、本発明のイコライザ・フィルタ、
またはイコライザ・フィルタ配列の一実施例１００の一
部分のブロック図である。実施例１００は集積回路（Ｉ
Ｃ）上に実行されているが、本発明の範囲はこれに限定
されない。図２は、上記部分と一緒に使用することがで
きるＲＡＭアーキテクチャの一実施例である。図１の実
施例１００は、後でさらに詳細に説明するように、イコ
ライザ・フィルタが実数値の信号サンプルおよび複素数
値の信号サンプルの両方を処理することができるアーキ
テクチャを持つ。この特定の実施例の場合には、５ＭＨ
ｚの複素数値の信号サンプルが到着したと仮定する。但
し、本発明の範囲はこれに限定されない。もちろん、こ
の信号サンプル速度は、図３のイコライザ・フィルタの
ビット速度に等しいビット速度を提供することを理解さ
れたい。但し、信号サンプル速度は図３のフィルタ配列
の信号サンプル速度の半分である。従って、例えば、図
１の配列用の複素数値の信号サンプルの、虚数値の信号
サンプル成分および実施例の信号サンプル成分がそれぞ
れ図３のイコライザ・フィルタにより処理された実数値
の信号サンプルと同じ数のビットを使用することにな
る。同様に、図１の実施例が示すように、フィルタ・ブ
ロックのこの特定の実施例は、二つのＭＡＣユニット１
４０および１５０を持ち、一方、図３の実施例の場合に
は、各フィルタ・ブロックに対して一つのＭＡＣユニッ
トが使用されてる。しかし、図１の実施例１００は、図
１の実施例にＭＵＸ３０および４０を使用しているの
で、図３の実施例のように動作させるために使用するこ
とができる。それ故、後でさらに詳細に説明するよう
に、この実施例は実数値および複素数値両方の信号サン
プルを処理することができる。
またはイコライザ・フィルタ配列の一実施例１００の一
部分のブロック図である。実施例１００は集積回路（Ｉ
Ｃ）上に実行されているが、本発明の範囲はこれに限定
されない。図２は、上記部分と一緒に使用することがで
きるＲＡＭアーキテクチャの一実施例である。図１の実
施例１００は、後でさらに詳細に説明するように、イコ
ライザ・フィルタが実数値の信号サンプルおよび複素数
値の信号サンプルの両方を処理することができるアーキ
テクチャを持つ。この特定の実施例の場合には、５ＭＨ
ｚの複素数値の信号サンプルが到着したと仮定する。但
し、本発明の範囲はこれに限定されない。もちろん、こ
の信号サンプル速度は、図３のイコライザ・フィルタの
ビット速度に等しいビット速度を提供することを理解さ
れたい。但し、信号サンプル速度は図３のフィルタ配列
の信号サンプル速度の半分である。従って、例えば、図
１の配列用の複素数値の信号サンプルの、虚数値の信号
サンプル成分および実施例の信号サンプル成分がそれぞ
れ図３のイコライザ・フィルタにより処理された実数値
の信号サンプルと同じ数のビットを使用することにな
る。同様に、図１の実施例が示すように、フィルタ・ブ
ロックのこの特定の実施例は、二つのＭＡＣユニット１
４０および１５０を持ち、一方、図３の実施例の場合に
は、各フィルタ・ブロックに対して一つのＭＡＣユニッ
トが使用されてる。しかし、図１の実施例１００は、図
１の実施例にＭＵＸ３０および４０を使用しているの
で、図３の実施例のように動作させるために使用するこ
とができる。それ故、後でさらに詳細に説明するよう
に、この実施例は実数値および複素数値両方の信号サン
プルを処理することができる。
【００１４】ＭＵＸ３０および４０は、ＭＵＸ３０用の
ＲＡＭ１２０、およびＭＵＸ４０用のＲＡＭ１３０を選
択するために使用することができるデータ選択装置を含
み、そのためＭＡＣユニット１４０および１５０は、例
えば、それぞれ図３のフィルタ・ブロック３６５および
フィルタ・ブロック３７５のような、実数値の信号サン
プルを処理するためのイコライザ・フィルタの各フィル
タ・ブロックに対応する。しかし、図１の実施例は、ま
た図３の実施例が処理することができない複素数値の信
号サンプルも処理することができる。図１の実施例が、
この複素数値の信号サンプル処理モードで動作している
ときは、ＭＡＣユニット１４０が実数値の出力信号サン
プルを供給し、一方、ＭＡＣユニット１５０は虚数値の
出力信号サンプルを供給する。さらに、後で詳細に説明
するように、ＭＡＣユニット１４０は、ＭＵＸ３０を通
して、ＲＡＭ１２０または１３０から係数信号を入手す
ることができ、同様にＭＡＣユニット１５０の場合に
は、ＭＵＸ４０を通して係数信号を入手することができ
る。それ故、この実施例の場合には、実施例１００は二
つの相互に接続しているＭＡＣユニットを含むフィルタ
・ブロックからなる。二つの相互に接続している各ＭＡ
Ｃユニットは、ＭＡＣユニットと相互に接続しているＭ
ＵＸを含み、その結果、ＭＡＣユニットは、二つの各Ｍ
ＡＣユニットのＲＡＭに記憶されている、乗算器信号お
よび係数信号を共有することができる。もちろん、本発
明の範囲はこれに限定されない。
ＲＡＭ１２０、およびＭＵＸ４０用のＲＡＭ１３０を選
択するために使用することができるデータ選択装置を含
み、そのためＭＡＣユニット１４０および１５０は、例
えば、それぞれ図３のフィルタ・ブロック３６５および
フィルタ・ブロック３７５のような、実数値の信号サン
プルを処理するためのイコライザ・フィルタの各フィル
タ・ブロックに対応する。しかし、図１の実施例は、ま
た図３の実施例が処理することができない複素数値の信
号サンプルも処理することができる。図１の実施例が、
この複素数値の信号サンプル処理モードで動作している
ときは、ＭＡＣユニット１４０が実数値の出力信号サン
プルを供給し、一方、ＭＡＣユニット１５０は虚数値の
出力信号サンプルを供給する。さらに、後で詳細に説明
するように、ＭＡＣユニット１４０は、ＭＵＸ３０を通
して、ＲＡＭ１２０または１３０から係数信号を入手す
ることができ、同様にＭＡＣユニット１５０の場合に
は、ＭＵＸ４０を通して係数信号を入手することができ
る。それ故、この実施例の場合には、実施例１００は二
つの相互に接続しているＭＡＣユニットを含むフィルタ
・ブロックからなる。二つの相互に接続している各ＭＡ
Ｃユニットは、ＭＡＣユニットと相互に接続しているＭ
ＵＸを含み、その結果、ＭＡＣユニットは、二つの各Ｍ
ＡＣユニットのＲＡＭに記憶されている、乗算器信号お
よび係数信号を共有することができる。もちろん、本発
明の範囲はこれに限定されない。
【００１５】イコライザ・フィルタが複素数値の信号サ
ンプルを処理するためには、そのイコライザ・フィルタ
は、下記の式で表される信号サンプルおよび係数信号を
処理できなければならない。
ンプルを処理するためには、そのイコライザ・フィルタ
は、下記の式で表される信号サンプルおよび係数信号を
処理できなければならない。
【００１６】 Ｙ（ｎ）＝Ｙr（ｎ）＋ｊＹi（ｎ） Ｘ（ｎ）＝Ｘr（ｎ）＋ｊＸi（ｎ） （３） ＣK ＝Ｃrk＋ｊＣik
【００１７】但し、Ｘ（ｎ）は入力信号サンプル、Ｙ
（ｎ）は出力信号サンプル、Ｃkは係数信号である。同
様に、Ｙr（ｎ）、Ｘr（ｎ）およびＣrkは、各信号サン
プルおよび信号の実数値の成分であり、Ｙi（ｎ）、Ｘi
（ｎ）およびＣikはその虚数値の成分を表す。例えば、
Ｔがサンプル周期を表しているＴ／２サンプリングが使
用された場合の、直角振幅変調（ＱＡＭ）用のＮ個のタ
ップを持つイコライザ・フィルタの場合を考えてみよ
う。この場合、Ｎは正の整数である。それ故、分数値の
間隔を持つリニア・イコライザ（ＦＳＬＥ）が使用され
る。但し、本発明の範囲はこれに限定されない。図３の
実施例は８の実数値のタップを持っているが、図１の実
施例の場合には、Ｎは４の複素数値のタップである。そ
れ故、例えば、複素数値の信号サンプルを処理すること
ができるＦＳＬＥを実行するために、同じ数のＭＡＣユ
ニットと同じクロック周波数を持つアーキテクチャを使
用するには、Ｙ（ｎ）は下記の式で表されるものでなけ
ればならない。
（ｎ）は出力信号サンプル、Ｃkは係数信号である。同
様に、Ｙr（ｎ）、Ｘr（ｎ）およびＣrkは、各信号サン
プルおよび信号の実数値の成分であり、Ｙi（ｎ）、Ｘi
（ｎ）およびＣikはその虚数値の成分を表す。例えば、
Ｔがサンプル周期を表しているＴ／２サンプリングが使
用された場合の、直角振幅変調（ＱＡＭ）用のＮ個のタ
ップを持つイコライザ・フィルタの場合を考えてみよ
う。この場合、Ｎは正の整数である。それ故、分数値の
間隔を持つリニア・イコライザ（ＦＳＬＥ）が使用され
る。但し、本発明の範囲はこれに限定されない。図３の
実施例は８の実数値のタップを持っているが、図１の実
施例の場合には、Ｎは４の複素数値のタップである。そ
れ故、例えば、複素数値の信号サンプルを処理すること
ができるＦＳＬＥを実行するために、同じ数のＭＡＣユ
ニットと同じクロック周波数を持つアーキテクチャを使
用するには、Ｙ（ｎ）は下記の式で表されるものでなけ
ればならない。
【００１８】 Y(n)=C0X(n)+C1X(n-0.5)+C2X(n-1)+C3X(n-1.5) （４）
【００１９】それ故、同じ数のＭＡＣユニットを使用す
ることができるが、フィルタの全長はこの例では、もっ
と短い。さらに、係数信号および入力信号サンプルが上
記式３で表される場合には、出力信号サンプルＹ（ｎ）
は下記式に従って実数値および虚数値の成分で表すこと
ができる。
ることができるが、フィルタの全長はこの例では、もっ
と短い。さらに、係数信号および入力信号サンプルが上
記式３で表される場合には、出力信号サンプルＹ（ｎ）
は下記式に従って実数値および虚数値の成分で表すこと
ができる。
【００２０】 Yr(n)=Cr0Xr(n)-Ci0Xi(n)+Cr1Xr(n-0.5)-Ci1Xi(n-0.5) +Cr2Xr(n-1)-Ci2Xi(n-1)+Cr3Xr(n-1.5)-Ci3Xi(n-1.5) Yi(n)=Cr0Xi(n)+Ci0Xr(n)+Cr1Xr(n-0.5)+Ci1Xr(n-0.5) （５） +Cr2Xi(n-1)+Ci2Xr(n-1)+Cr2Xi(n-1.5)+Ci2Xi(n-1.5)
【００２１】それ故、複素数値の信号サンプルを処理す
ることができる、イコライザ・フィルタのフィルタ・ブ
ロックの出力信号サンプルに対する実数値および虚数値
の成分は下記式で表すことができる。
ることができる、イコライザ・フィルタのフィルタ・ブ
ロックの出力信号サンプルに対する実数値および虚数値
の成分は下記式で表すことができる。
【００２２】 RTAP100(n+1)=Cr0Xr(n)-Ci0Xi(n)+Cr1Xr(n-0.5)-Ci1Xi(n-0.5) +Cr2Xr(n-1)-Ci2Xi(n-1)+Cr3Xr(n-1.5)-Ci3Xi(n-1.5) （６） ITAP100(n+1)=Cr0Xi(n)+Ci0Xr(n)+Cr1Xr(n-0.5)+Ci1Xr(n-0.5) +Cr2Xi(n-1)+Ci2Xr(n-1)+Cr2Xi(n-1.5)+Ci2Xi(n-1.5)
【００２３】但し、ＲＴＡＰ１００はこの実施例のＭＡ
Ｃユニット１４０により発生した出力信号サンプルであ
り、ＩＴＡＰ１００は、の実施例のＭＡＣユニット１５
０により発生した出力信号サンプルである。上記式は図
１の実施例により実行することができる。
Ｃユニット１４０により発生した出力信号サンプルであ
り、ＩＴＡＰ１００は、の実施例のＭＡＣユニット１５
０により発生した出力信号サンプルである。上記式は図
１の実施例により実行することができる。
【００２４】もちろん、本発明の範囲は、これらの特定
の式またはこの特定のイコライザ・フィルタの実行に限
定されない。図１の実施例は、四つのタップを持つ複合
イコライザ・フィルタを実行するための、本発明のアー
キテクチャを単に説明するためのものにすぎない。同様
に、本発明の範囲は、精密な構造のＭＡＣユニット１４
０および１５０を持つＭＡＣユニットに限定されない。
ＭＡＣユニットの他の実施例も満足すべき性能を持つ。
しかし、本発明のイコライザ・フィルタ配列の実施例１
００は柔軟性を持っていて、実数値および複素数値の両
方の信号サンプルを処理することができる。当業者なら
このアーキテクチャを、ここでは以下に数例だけしか例
示しないが、ＲＡＭの数、クロック周波数、信号サンプ
ル速度、フィルタ・タップの数、フィルタ・ブロックの
数、およびＭＡＣユニットの数の変更を含む種々の変更
方法で拡張することができることを理解できるだろう。
例えば、上記実施例は四つのタップを持つ複素数値のＴ
／２フィルタを実行する。しかし、図に示すように、四
の倍数を含む任意のサイズのフィルタに拡張することが
できる。例えば、６４のタップを持つ複素数値用の複合
フィルタは、それぞれが３２の大きさの四つのＲＡＭお
よび１６の複素数値用のフィルタ・ブロックを使用する
ことができる。
の式またはこの特定のイコライザ・フィルタの実行に限
定されない。図１の実施例は、四つのタップを持つ複合
イコライザ・フィルタを実行するための、本発明のアー
キテクチャを単に説明するためのものにすぎない。同様
に、本発明の範囲は、精密な構造のＭＡＣユニット１４
０および１５０を持つＭＡＣユニットに限定されない。
ＭＡＣユニットの他の実施例も満足すべき性能を持つ。
しかし、本発明のイコライザ・フィルタ配列の実施例１
００は柔軟性を持っていて、実数値および複素数値の両
方の信号サンプルを処理することができる。当業者なら
このアーキテクチャを、ここでは以下に数例だけしか例
示しないが、ＲＡＭの数、クロック周波数、信号サンプ
ル速度、フィルタ・タップの数、フィルタ・ブロックの
数、およびＭＡＣユニットの数の変更を含む種々の変更
方法で拡張することができることを理解できるだろう。
例えば、上記実施例は四つのタップを持つ複素数値のＴ
／２フィルタを実行する。しかし、図に示すように、四
の倍数を含む任意のサイズのフィルタに拡張することが
できる。例えば、６４のタップを持つ複素数値用の複合
フィルタは、それぞれが３２の大きさの四つのＲＡＭお
よび１６の複素数値用のフィルタ・ブロックを使用する
ことができる。
【００２５】信号サンプルを利用することができるとい
うタイミングの利点を活用するために、図２の実施例の
一部分により示すように、ＭＵＸ２３０に供給される複
素数値の信号サンプルは、ＲＡＭ２１０、２２０、２１
５および２２５に書き込まれる。各ＲＡＭに記憶された
信号サンプルは、その後、図１の実施例１００のよう
な、フィルタ・ブロック用のＭＵＸ２４０に供給され
る。すでに説明したように、複素数値の信号サンプルに
対する信号サンプル速度は図３の実施例の速度の半分で
あるので、信号サンプルが分数値の間隔を持っていても
信号サンプルの実数値および虚数値の成分を読みだした
り、書き込んだりする時間は十分にある。それ故、複素
数値の信号サンプルの信号サンプル周期中に、例えば、
この特定の実施例の場合には、８回の多重動作を行うこ
とができる。最初に、図１の実施例１００に対して、Ｍ
ＵＸ２３０およびＭＵＸ２４０を通して、複素数値の信
号サンプルが使用できるようになる。例えば、最初に、
例えば、実数値の成分Ｘr（ｎ−０．５）のような信号
サンプル成分が、ＭＵＸ２４０を通して乗算器５０およ
び６０に供給され、その後、信号サンプル速度の８倍で
あるＭＡＣユニットの次のクロック・サイクル中に、例
えば、虚数値の信号サンプル成分Ｘi（ｎ−０．５）の
ような他の信号サンプル成分が、ＭＵＸ２４０を通し
て、乗算器５０および６０に供給される。この複素数値
の信号サンプルの実数値および虚数値の信号成分は、そ
の後ＲＡＭに書き込むことができ、選択したメモリ位置
に記憶されている信号サンプルの実数値および虚数値の
信号サンプルは、その後ＲＡＭから読み出すことがで
き、この場合もＭＵＸ２４０を通して図１の実施例１０
０に供給される。これらの信号成分は、ＲＡＭに記憶さ
れている間に確実に遅れを生じる。例えば、図４に示す
ように、Ｘr（ｎ−１．５）およびＸi（ｎ−１．５）に
対する信号成分はＲＡＭから読み出すことができる。そ
れ故、次のクロック・サイクル中に、例えば、実数値の
成分Ｘr（ｎ−１．５）を乗算器５０および６０に供給
することができ、さらに他のクロック・サイクル中に、
例えば、虚数値の成分Ｘi（ｎ−１．５）を供給するこ
とができる。その後、このプロセスを信号サンプル成分
Ｘr（ｎ）、Ｘi（ｎ）、Ｘr（ｎ−１）およびＸi（ｎ−
１）に対して反復して行うことができる。信号サンプル
に関連してすでに説明したように、成分Ｘr（ｎ）およ
びＸi（ｎ）は、ＭＵＸ２３０および２４０を通して使
用することができるようになり、ＲＡＭに記憶され、そ
の後成分Ｘr（ｎ−１）およびＸi（ｎ−１）がＲＡＭか
ら読み出さる。図５は、図１および図２の実施例の信号
サンプル周期中の成分信号サンプルの多重化の一つの可
能なシーケンスである。それ故、図５は、この特定の実
施例の一つの信号サンプル周期と同期している８のクロ
ック・サイクル中に、ＭＵＸ２４０を通して、乗算器５
０および６０に供給された信号サンプル成分である。図
４は、遅延信号サンプル速度成分に対するＲＡＭ２１
０、２２０、２１５および２２５の可能なメモリ・マッ
プである。同様に、この実施例の場合には、ＲＡＭ１２
０およびＲＡＭ１３０は、それぞれ正しい積の信号が必
ず乗算器５０および６０により発生するように、ＭＵＸ
３０および４０を通して供給される、複素数値の係数信
号の実数値および虚数値の成分を含む。例えば、図６
は、ＭＵＸ２４０を通して供給される種々の実数値およ
び虚数値の信号成分と一緒に処理される、ＭＵＸ３０お
よび４０を通して供給される実数値および虚数値の係数
信号を示す表である。一番上の横列は、図５の信号サン
プル成分に対応し、次の二つの横列は、特定の信号サン
プル成分により乗算器により処理のため指定された、Ｍ
ＵＸより供給される係数信号成分を示す。同様に、これ
らの出力信号は、図１の加算器／減算器７０および８０
に供給される。この特定の実施例においては、上記加算
器および減算器７０および８０は、加算と減算の両方を
行い、その結果、係数信号成分と負の係数信号を持つ信
号サンプル成分の積が正しく処理されることに留意され
たい。それ故、乗算器５０および６０が積を計算した
後、結果として得られた信号のいくつかが、この特定の
実施例の式（６）に従って加算されずに減算される。例
えば、加算器／減算器は、２の補数の形で二進法のディ
ジタル信号を記憶し、ビット処理を使用することができ
るように、ディジタル回路を含むことができる。しか
し、本発明の範囲はこれに限定されない。例えば、簡単
な加算器を使用することができ、ビット操作を行うため
に独立した回路を使用することができる。
うタイミングの利点を活用するために、図２の実施例の
一部分により示すように、ＭＵＸ２３０に供給される複
素数値の信号サンプルは、ＲＡＭ２１０、２２０、２１
５および２２５に書き込まれる。各ＲＡＭに記憶された
信号サンプルは、その後、図１の実施例１００のよう
な、フィルタ・ブロック用のＭＵＸ２４０に供給され
る。すでに説明したように、複素数値の信号サンプルに
対する信号サンプル速度は図３の実施例の速度の半分で
あるので、信号サンプルが分数値の間隔を持っていても
信号サンプルの実数値および虚数値の成分を読みだした
り、書き込んだりする時間は十分にある。それ故、複素
数値の信号サンプルの信号サンプル周期中に、例えば、
この特定の実施例の場合には、８回の多重動作を行うこ
とができる。最初に、図１の実施例１００に対して、Ｍ
ＵＸ２３０およびＭＵＸ２４０を通して、複素数値の信
号サンプルが使用できるようになる。例えば、最初に、
例えば、実数値の成分Ｘr（ｎ−０．５）のような信号
サンプル成分が、ＭＵＸ２４０を通して乗算器５０およ
び６０に供給され、その後、信号サンプル速度の８倍で
あるＭＡＣユニットの次のクロック・サイクル中に、例
えば、虚数値の信号サンプル成分Ｘi（ｎ−０．５）の
ような他の信号サンプル成分が、ＭＵＸ２４０を通し
て、乗算器５０および６０に供給される。この複素数値
の信号サンプルの実数値および虚数値の信号成分は、そ
の後ＲＡＭに書き込むことができ、選択したメモリ位置
に記憶されている信号サンプルの実数値および虚数値の
信号サンプルは、その後ＲＡＭから読み出すことがで
き、この場合もＭＵＸ２４０を通して図１の実施例１０
０に供給される。これらの信号成分は、ＲＡＭに記憶さ
れている間に確実に遅れを生じる。例えば、図４に示す
ように、Ｘr（ｎ−１．５）およびＸi（ｎ−１．５）に
対する信号成分はＲＡＭから読み出すことができる。そ
れ故、次のクロック・サイクル中に、例えば、実数値の
成分Ｘr（ｎ−１．５）を乗算器５０および６０に供給
することができ、さらに他のクロック・サイクル中に、
例えば、虚数値の成分Ｘi（ｎ−１．５）を供給するこ
とができる。その後、このプロセスを信号サンプル成分
Ｘr（ｎ）、Ｘi（ｎ）、Ｘr（ｎ−１）およびＸi（ｎ−
１）に対して反復して行うことができる。信号サンプル
に関連してすでに説明したように、成分Ｘr（ｎ）およ
びＸi（ｎ）は、ＭＵＸ２３０および２４０を通して使
用することができるようになり、ＲＡＭに記憶され、そ
の後成分Ｘr（ｎ−１）およびＸi（ｎ−１）がＲＡＭか
ら読み出さる。図５は、図１および図２の実施例の信号
サンプル周期中の成分信号サンプルの多重化の一つの可
能なシーケンスである。それ故、図５は、この特定の実
施例の一つの信号サンプル周期と同期している８のクロ
ック・サイクル中に、ＭＵＸ２４０を通して、乗算器５
０および６０に供給された信号サンプル成分である。図
４は、遅延信号サンプル速度成分に対するＲＡＭ２１
０、２２０、２１５および２２５の可能なメモリ・マッ
プである。同様に、この実施例の場合には、ＲＡＭ１２
０およびＲＡＭ１３０は、それぞれ正しい積の信号が必
ず乗算器５０および６０により発生するように、ＭＵＸ
３０および４０を通して供給される、複素数値の係数信
号の実数値および虚数値の成分を含む。例えば、図６
は、ＭＵＸ２４０を通して供給される種々の実数値およ
び虚数値の信号成分と一緒に処理される、ＭＵＸ３０お
よび４０を通して供給される実数値および虚数値の係数
信号を示す表である。一番上の横列は、図５の信号サン
プル成分に対応し、次の二つの横列は、特定の信号サン
プル成分により乗算器により処理のため指定された、Ｍ
ＵＸより供給される係数信号成分を示す。同様に、これ
らの出力信号は、図１の加算器／減算器７０および８０
に供給される。この特定の実施例においては、上記加算
器および減算器７０および８０は、加算と減算の両方を
行い、その結果、係数信号成分と負の係数信号を持つ信
号サンプル成分の積が正しく処理されることに留意され
たい。それ故、乗算器５０および６０が積を計算した
後、結果として得られた信号のいくつかが、この特定の
実施例の式（６）に従って加算されずに減算される。例
えば、加算器／減算器は、２の補数の形で二進法のディ
ジタル信号を記憶し、ビット処理を使用することができ
るように、ディジタル回路を含むことができる。しか
し、本発明の範囲はこれに限定されない。例えば、簡単
な加算器を使用することができ、ビット操作を行うため
に独立した回路を使用することができる。
【００２６】図４、図５および図６は、もちろん、単に
特定の実施例の動作を説明するためのものである。本発
明のイコライザ・フィルタ配列は、これらの図に示す動
作に限定されない。図１および図２の実施例は、構成ブ
ロックのアーキテクチャを追加したり、修正したりしな
いで、実数値の信号サンプルを処理することができる。
しかし、実数値の信号サンプルが処理される動作モード
の場合、メモリの信号サンプルの位置および信号サンプ
ルおよび係数信号の多重化は、図４、図５および図６に
示すようには行われないことを理解されたい。この場
合、この特定の実施例の動作の上記のプロセスは、図３
のところで説明した方法に類似している。例えば、信号
サンプルは、この特定の実施例の場合には、図１の信号
パスＸr（ｎ）に沿って、１０ＭＨｚの速度でＭＵＸ２
３０に供給される。同様に、実数値の信号サンプルが正
しい方法で必ず処理されるように、例えば、ＭＵＸ３
０、４０、２３０および２４０に供給されるような制御
信号を使用することができる。
特定の実施例の動作を説明するためのものである。本発
明のイコライザ・フィルタ配列は、これらの図に示す動
作に限定されない。図１および図２の実施例は、構成ブ
ロックのアーキテクチャを追加したり、修正したりしな
いで、実数値の信号サンプルを処理することができる。
しかし、実数値の信号サンプルが処理される動作モード
の場合、メモリの信号サンプルの位置および信号サンプ
ルおよび係数信号の多重化は、図４、図５および図６に
示すようには行われないことを理解されたい。この場
合、この特定の実施例の動作の上記のプロセスは、図３
のところで説明した方法に類似している。例えば、信号
サンプルは、この特定の実施例の場合には、図１の信号
パスＸr（ｎ）に沿って、１０ＭＨｚの速度でＭＵＸ２
３０に供給される。同様に、実数値の信号サンプルが正
しい方法で必ず処理されるように、例えば、ＭＵＸ３
０、４０、２３０および２４０に供給されるような制御
信号を使用することができる。
【００２７】図１に示すように、加算器／減算器７０お
よび８０が発生した出力信号を、遅延ユニット９０およ
び１１０のような遅延ユニットに供給することができ、
それにより次のクロック・サイクル中に、乗算器５０お
よび６０により発生した出力信号を、ＭＵＸ１０および
２０を通して、加算器／減算器７０および８０が発生し
た出力信号に加算したり、減算したりすることができ
る。もちろん、通常、式（６）のような上記式に従っ
て、適当な瞬間に減算が必ず行われるように、制御信号
を供給することができる。それ故、このようにして、多
重フィルタ・ブロックを使用する上記の実施例の場合に
は、ＭＡＣユニットの８のクロック・サイクル経過後、
または一つの信号サンプル周期経過後に、遅延ユニット
９０および１１０は、次のフィルタ・ブロックに出力信
号を供給することができる。それ故、図３のところで説
明したように、図１の実施例の一部分に対して、複数の
フィルタ・ブロックを平行して動作することができる。
この場合、ＲＡＭからは同じ信号サンプル成分が受信さ
れるが、イコライザ・フィルタ配列を実行するために各
フィルタ・ブロックのところで異なる係数信号が供給さ
れる。同様に、ＭＵＸ３０および４０が使用される。何
故なら、この実施例の場合には、ＭＡＣユニット１４０
および１５０のような各ＭＡＣユニットは、Ｃ0、Ｃ1、
Ｃ2およびＣ3にような係数に対する実数値および虚数値
両方の成分を必要とするからである。このことは、例え
ば、図６の表に表示されている。しかし、メモリを保存
するために、各ＲＡＭユニットは四つの係数に対して実
数値または虚数値の成分だけを記憶する。もちろん、他
の方法としては、各ＲＡＭは、この場合もまたＭＵＸ３
０および４０を使用して、四つの係数に対する両方の成
分を記憶することができる。
よび８０が発生した出力信号を、遅延ユニット９０およ
び１１０のような遅延ユニットに供給することができ、
それにより次のクロック・サイクル中に、乗算器５０お
よび６０により発生した出力信号を、ＭＵＸ１０および
２０を通して、加算器／減算器７０および８０が発生し
た出力信号に加算したり、減算したりすることができ
る。もちろん、通常、式（６）のような上記式に従っ
て、適当な瞬間に減算が必ず行われるように、制御信号
を供給することができる。それ故、このようにして、多
重フィルタ・ブロックを使用する上記の実施例の場合に
は、ＭＡＣユニットの８のクロック・サイクル経過後、
または一つの信号サンプル周期経過後に、遅延ユニット
９０および１１０は、次のフィルタ・ブロックに出力信
号を供給することができる。それ故、図３のところで説
明したように、図１の実施例の一部分に対して、複数の
フィルタ・ブロックを平行して動作することができる。
この場合、ＲＡＭからは同じ信号サンプル成分が受信さ
れるが、イコライザ・フィルタ配列を実行するために各
フィルタ・ブロックのところで異なる係数信号が供給さ
れる。同様に、ＭＵＸ３０および４０が使用される。何
故なら、この実施例の場合には、ＭＡＣユニット１４０
および１５０のような各ＭＡＣユニットは、Ｃ0、Ｃ1、
Ｃ2およびＣ3にような係数に対する実数値および虚数値
両方の成分を必要とするからである。このことは、例え
ば、図６の表に表示されている。しかし、メモリを保存
するために、各ＲＡＭユニットは四つの係数に対して実
数値または虚数値の成分だけを記憶する。もちろん、他
の方法としては、各ＲＡＭは、この場合もまたＭＵＸ３
０および４０を使用して、四つの係数に対する両方の成
分を記憶することができる。
【００２８】例えば、図１の実施例１００のような本発
明によるイコライザ・フィルタ配列は、下記の方法によ
り動作させることができる。すでに説明したように、現
在および選択的に遅延した実数値および虚数値の信号サ
ンプル成分は、図１のＭＡＣユニット１４０および１５
０のような、二つの多重蓄積ユニットの各乗算器に供給
することができる。それ故、すでに説明し図に示すよう
に、これらの信号サンプル成分を、例えば、ＭＵＸ２４
０を通して、乗算器５０および６０に供給することがで
きる。同様に、選択した複素数値の係数信号成分を各乗
算器に供給することができる。それ故、また図１に示す
ように、選択した複素数値の係数信号成分を、ＭＵＸ３
０および４０を通して乗算器５０および６０にそれぞれ
供給することができる。この特定の実施例の場合には、
複素数値の係数信号成分はＲＡＭ１２０および１３０に
記憶される。同様に、二つの多重蓄積ユニットは、３０
および４０のような二つの乗算器により相互に接続して
いる。さらに、上記乗算器はそれぞれ、出力信号を５０
および６０のような各乗算器の一方だけに供給するよう
に接続している。さらに、すでに説明したように、動作
中、信号サンプル成分はシリアルに供給される。例え
ば、上記実施例の場合には、本発明の範囲はこれに限定
されるものではないが、最初に、現在の実数値の信号サ
ンプル成分が供給され、次に選択的に遅延した実数値の
信号サンプル成分が、そしてその後で選択的に遅延した
虚数値の信号サンプルが供給される。しかし、他の方法
としては、これら信号サンプル成分をシリアルに供給せ
ずに、任意の順番で供給することもできる。同様に、上
記実施例の場合には、ＭＵＸ２４０を通して供給される
ような信号サンプル成分は、ほとんど同時に両方の多重
蓄積ユニットに供給される。しかし、本発明の範囲はこ
れに限定されない。同様に、二つの多重蓄積ユニット
は、イコライザ・フィルタの所定の数のタップを実行す
るような方法で動作し、その結果、二つの多重蓄積ユニ
ットの一方が実数値の出力信号を発生し、他方の多重蓄
積ユニットが虚数値の出力信号を発生する。例えば、図
１の実施例のところですでに説明したように、多重蓄積
ユニットは、所定の信号サンプル速度の実質的に８倍以
上のクロック周波数で動作する。それ故、この特定の実
施例の場合には、実施例１００はイコライザ・フィルタ
の四つの複合タップを実行することができる。しかし、
この場合も、本発明の範囲はこれに限定されない。
明によるイコライザ・フィルタ配列は、下記の方法によ
り動作させることができる。すでに説明したように、現
在および選択的に遅延した実数値および虚数値の信号サ
ンプル成分は、図１のＭＡＣユニット１４０および１５
０のような、二つの多重蓄積ユニットの各乗算器に供給
することができる。それ故、すでに説明し図に示すよう
に、これらの信号サンプル成分を、例えば、ＭＵＸ２４
０を通して、乗算器５０および６０に供給することがで
きる。同様に、選択した複素数値の係数信号成分を各乗
算器に供給することができる。それ故、また図１に示す
ように、選択した複素数値の係数信号成分を、ＭＵＸ３
０および４０を通して乗算器５０および６０にそれぞれ
供給することができる。この特定の実施例の場合には、
複素数値の係数信号成分はＲＡＭ１２０および１３０に
記憶される。同様に、二つの多重蓄積ユニットは、３０
および４０のような二つの乗算器により相互に接続して
いる。さらに、上記乗算器はそれぞれ、出力信号を５０
および６０のような各乗算器の一方だけに供給するよう
に接続している。さらに、すでに説明したように、動作
中、信号サンプル成分はシリアルに供給される。例え
ば、上記実施例の場合には、本発明の範囲はこれに限定
されるものではないが、最初に、現在の実数値の信号サ
ンプル成分が供給され、次に選択的に遅延した実数値の
信号サンプル成分が、そしてその後で選択的に遅延した
虚数値の信号サンプルが供給される。しかし、他の方法
としては、これら信号サンプル成分をシリアルに供給せ
ずに、任意の順番で供給することもできる。同様に、上
記実施例の場合には、ＭＵＸ２４０を通して供給される
ような信号サンプル成分は、ほとんど同時に両方の多重
蓄積ユニットに供給される。しかし、本発明の範囲はこ
れに限定されない。同様に、二つの多重蓄積ユニット
は、イコライザ・フィルタの所定の数のタップを実行す
るような方法で動作し、その結果、二つの多重蓄積ユニ
ットの一方が実数値の出力信号を発生し、他方の多重蓄
積ユニットが虚数値の出力信号を発生する。例えば、図
１の実施例のところですでに説明したように、多重蓄積
ユニットは、所定の信号サンプル速度の実質的に８倍以
上のクロック周波数で動作する。それ故、この特定の実
施例の場合には、実施例１００はイコライザ・フィルタ
の四つの複合タップを実行することができる。しかし、
この場合も、本発明の範囲はこれに限定されない。
【００２９】本発明のいくつかの特徴だけを図示し、説
明してきたが、当業者なら多くの修正、置換え、変更ま
たは同等のものを考案することができるだろう。それ
故、本発明の真の精神に含まれる上記のすべての修正お
よび変更は、添付の特許請求の範囲によりカバーされる
ことを理解されたい。
明してきたが、当業者なら多くの修正、置換え、変更ま
たは同等のものを考案することができるだろう。それ
故、本発明の真の精神に含まれる上記のすべての修正お
よび変更は、添付の特許請求の範囲によりカバーされる
ことを理解されたい。
【図１】本発明のイコライザ・フィルタ配列の一実施例
の一部分の略図である。
の一部分の略図である。
【図２】図１の実施例の一部分と一緒に使用するため
の、ランダム・アクセス・メモリ（ＲＡＭ）アーキテク
チャの一実施例の略図である。
の、ランダム・アクセス・メモリ（ＲＡＭ）アーキテク
チャの一実施例の略図である。
【図３】実数値の信号サンプルを処理するためのイコラ
イザ・フィルタ配列およびランダム・アクセス・メモリ
（ＲＡＭ）アーキテクチャの実行を示す略図である。
イザ・フィルタ配列およびランダム・アクセス・メモリ
（ＲＡＭ）アーキテクチャの実行を示す略図である。
【図４】図２の実施例のＲＡＭの信号サンプル成分のメ
モリ上の位置を示す略図である。
モリ上の位置を示す略図である。
【図５】図１の実施例の部分の所与のの信号サンプル周
期間の、信号サンプル成分の多重化のタイミングを示す
タイミング・チャートである。
期間の、信号サンプル成分の多重化のタイミングを示す
タイミング・チャートである。
【図６】図１の実施例の部分の所与の信号サンプル周期
間の、信号サンプル成分に関する選択した係数信号のタ
イミングを示す表である。
間の、信号サンプル成分に関する選択した係数信号のタ
イミングを示す表である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年４月１６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】イコライザ・フィルタ配列の一実施例の一部分
の略図である。
の略図である。
【図２】図１の実施例の一部分と一緒に使用するため
の、ランダム・アクセス・メモリ（ＲＡＭ）アーキテク
チャの一実施例の略図である。
の、ランダム・アクセス・メモリ（ＲＡＭ）アーキテク
チャの一実施例の略図である。
【図３】実数値の信号サンプルを処理するためのイコラ
イザ・フィルタ配列およびランダム・アクセス・メモリ
（ＲＡＭ）アーキテクチャの実行を示す略図である。
イザ・フィルタ配列およびランダム・アクセス・メモリ
（ＲＡＭ）アーキテクチャの実行を示す略図である。
【図４】図２の実施例のＲＡＭの信号サンプル成分のメ
モリ上の位置を示す略図である。
モリ上の位置を示す略図である。
【図５】図１の実施例の部分の所与のの信号サンプル周
期間の、信号サンプル成分の多重化のタイミングを示す
タイミング・チャートである。
期間の、信号サンプル成分の多重化のタイミングを示す
タイミング・チャートである。
【図６】図１の実施例の部分の所与の信号サンプル周期
間の、信号サンプル成分に関する選択した係数信号のタ
イミングを示す図表である。
間の、信号サンプル成分に関する選択した係数信号のタ
イミングを示す図表である。
フロントページの続き (72)発明者 カラヴァイ ジャナードハン ラグハナス アメリカ合衆国 07928 ニュージャーシ ィ，カザム，リヴァー ロード 420−ア パートメント ４
Claims (18)
- 【請求項１】 複数のメモリ・ブロック（１２０、１３
０）および複数のフィルタ・ブロック（１４０、１５
０）からなるイコライザ・フィルタ配列（１００）であ
って、 複数のメモリ・ブロックおよびフィルタ・ブロックのそ
れぞれが、入力信号サンプルを処理できるように上記イ
コライザ・フィルタ配列で接続しており、上記入力信号
サンプルが複素数値の信号サンプルおよび実数値の信号
サンプルから本質的になるグループから選択された信号
サンプルを含むイコライザ・フィルタ配列。 - 【請求項２】 請求項１に記載のフィルタ配列（１０
０）において、上記のフィルタ・ブロックが、二つの相
互に接続している多重蓄積ユニット（１４０、１５０）
からなることを特徴とするフィルタ配列。 - 【請求項３】 請求項２に記載のフィルタ配列（１０
０）において、上記二つの相互に接続している各多重蓄
積ユニット（１４０、１５０）が、多重蓄積ユニット
（１４０、１５０）がメモリ・ブロック（１２０、１３
０）に記憶された乗算器信号を共有することができるよ
うに、多重蓄積ユニット（１４０、１５０）を相互に接
続しているマルチプレクサ（ＭＵＸ）（３０、４０）を
含むフィルタ配列。 - 【請求項４】 請求項２に記載のフィルタ配列におい
て、上記イコライザ・フィルタ配列が、実質的に所定の
信号サンプル速度でイコライザ・フィルタ出力信号を供
給することができ、 上記のフィルタ・ブロック（１４０、１５０）の相互に
接続している多重蓄積ユニット（１４０、１５０）が、
上記実質的に所定の信号サンプル速度より速いクロック
周波数で動作するように構成されているフィルタ配列。 - 【請求項５】 請求項４に記載のフィルタ配列におい
て、クロック周波数が、信号サンプル速度のほぼ整数倍
であるフィルタ配列。 - 【請求項６】 請求項１に記載のフィルタ配列におい
て、上記メモリ・ブロック（１２０、１３０）が、ラン
ダム・アクセス・メモリ（ＲＡＭ）ユニット（１２０、
１３０）からなる請求項フィルタ配列。 - 【請求項７】 複数のメモリ・ブロック（１２０、１３
０）、および複数のフィルタ・ブロック（１４０、１５
０）を含むイコライザ・フィルタ配列（１００）からな
る集積回路であって、 複数のメモリ・ブロック（１２０、１３０）およびフィ
ルタ・ブロック（１４０、１５０）のそれぞれが、入力
信号サンプルを処理できるように、上記イコライザ・フ
ィルタ配列（１００）で接続しており、上記入力信号サ
ンプルが、複素数値の信号サンプルおよび実数値の信号
サンプルから本質的になるグループから選択された信号
サンプルを含む集積回路。 - 【請求項８】 請求項７に記載の集積回路において、上
記のフィルタ・ブロックが、二つの相互に接続している
多重蓄積ユニット（１４０、１５０）からなる集積回
路。 - 【請求項９】 請求項８に記載の集積回路において、上
記二つの相互に接続している各多重蓄積ユニット（１４
０、１５０）が、多重蓄積ユニット（１４０、１５０）
がメモリ・ブロック（１２０、１３０）に記憶された乗
算器信号を共有することができるように、多重蓄積ユニ
ット（１４０、１５０）を相互に接続しているマルチプ
レクサ（ＭＵＸ）（３０、４０）を含む集積回路。 - 【請求項１０】 請求項７に記載の集積回路において、
上記イコライザ・フィルタ配列（１００）が、実質的に
所定の信号サンプル速度で、イコライザ・フィルタ出力
信号を供給することができ、上記のフィルタ・ブロック
（１４０、１５０）の相互に接続している多重蓄積ユニ
ット（１４０、１５０）が、上記実質的に所定の信号サ
ンプル速度より速いクロック周波数で動作するように構
成されている集積回路。 - 【請求項１１】 請求項１０に記載の集積回路におい
て、クロック周波数が、信号サンプル速度のほぼ整数倍
である集積回路。 - 【請求項１２】 請求項７に記載の集積回路において、
上記メモリ・ブロック（１２０、１３０）が、ランダム
・アクセス・メモリ（ＲＡＭ）ユニット（１２０、１３
０）からなる集積回路。 - 【請求項１３】 現在および選択的に遅延した実数値お
よび虚数値の信号サンプル成分を二つの多重蓄積ユニッ
ト（１４０、１５０）の各乗算器（５０、６０）へ供給
する段階と、 選択した複素数値の係数信号成分を、上記各乗算器（５
０、６０）に供給する段階と、 その内部で、二つの多重蓄積ユニット（１４０、１５
０）の第１のユニット（１４０）が実数値の出力信号を
発生し、二つの多重蓄積ユニット（１４０、１５０）の
第２のユニット（１５０）が虚数値の出力信号を発生す
る、所定の数のタップを持つイコライザ・フィルタを実
行するために、二つの多重蓄積ユニット（１４０、１５
０）を動作させる段階とを含む、実質的に所定の信号サ
ンプル速度で、複素数値の信号サンプルを処理するため
のイコライザ・フィルタ（１００）の実行方法。 - 【請求項１４】 請求項１３に記載の方法において、異
なる各信号サンプル成分がシリアルに供給される方法。 - 【請求項１５】 請求項１４に記載の方法において、供
給された信号サンプル成分が、実質的に同時に両方の多
重蓄積ユニット（１４０、１５０）に供給される方法。 - 【請求項１６】 請求項１３に記載の方法において、選
択された複素数値の係数信号成分が、二つの相互に接続
しているマルチプレクサ（３０、４０）を通して、上記
各乗算器（５０、６０）に供給され、上記の二つの各多
重蓄積ユニット（３０、４０）が、信号を上記各乗算器
（５０、６０）の一方だけに供給するように接続してい
る方法。 - 【請求項１７】 請求項１３に記載の方法において、二
つの多重蓄積（ＭＡＣ）ユニット（１４０、１５０）を
作動する段階が、実質的に所定の信号サンプル速度より
速いクロック周波数で、二つのＭＡＣユニット（１４
０、１５０）を作動することを特徴とする方法。 - 【請求項１８】 請求項１７に記載の方法において、ク
ロック周波数が、実質的に所定の信号サンプル速度の整
数倍であることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/581634 | 1995-12-28 | ||
| US08/581,634 US5912828A (en) | 1995-12-28 | 1995-12-28 | Equalizer filter configuration for processing real-valued and complex-valued signal samples |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09294054A true JPH09294054A (ja) | 1997-11-11 |
Family
ID=24325954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8350269A Pending JPH09294054A (ja) | 1995-12-28 | 1996-12-27 | 実数値及び複素数値信号サンプルを処理する等価器フィルタ構造 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5912828A (ja) |
| EP (1) | EP0782260A2 (ja) |
| JP (1) | JPH09294054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107615389A (zh) * | 2016-02-25 | 2018-01-19 | 慧与发展有限责任合伙企业 | 执行复数乘法累加运算 |
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| US6313882B1 (en) * | 1998-01-13 | 2001-11-06 | Samsung Electronics Co., Ltd. | TV reception apparatus using same ghost-cancellation circuitry for receiving different types of TV signals |
| US6650264B1 (en) * | 1999-03-10 | 2003-11-18 | Cirrus Logic, Inc. | Quadrature sampling architecture and method for analog-to-digital converters |
| SE521766C2 (sv) | 1999-04-16 | 2003-12-02 | Ericsson Telefon Ab L M | Metod och anordning för att undertrycka störningar |
| TW501344B (en) * | 2001-03-06 | 2002-09-01 | Nat Science Council | Complex-valued multiplier-and-accumulator |
| KR100499517B1 (ko) * | 2003-08-29 | 2005-07-05 | 엘지전자 주식회사 | Ｌｍｓ 적응 필터 |
| KR100617141B1 (ko) * | 2004-01-09 | 2006-08-31 | 엘지전자 주식회사 | 디지털 필터 |
| US20060029126A1 (en) * | 2004-04-15 | 2006-02-09 | Mediatek Inc. | Apparatus and method for noise enhancement reduction in an adaptive equalizer |
| US7116705B2 (en) * | 2004-11-08 | 2006-10-03 | Interdigital Technology Corporation | Method and apparatus for reducing the processing rate of a chip-level equalization receiver |
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| US5225836A (en) * | 1988-03-23 | 1993-07-06 | Central Institute For The Deaf | Electronic filters, repeated signal charge conversion apparatus, hearing aids and methods |
| JP2703010B2 (ja) * | 1988-12-23 | 1998-01-26 | 株式会社日立製作所 | ニユーラルネツト信号処理プロセツサ |
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| US5315619A (en) * | 1992-05-15 | 1994-05-24 | Rca Thomson Licensing Corporation | Carrier recovery processor for a QAM television signal |
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-
1995
- 1995-12-28 US US08/581,634 patent/US5912828A/en not_active Expired - Lifetime
-
1996
- 1996-12-27 JP JP8350269A patent/JPH09294054A/ja active Pending
- 1996-12-30 EP EP96309561A patent/EP0782260A2/en not_active Withdrawn
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|---|---|---|---|---|
| CN107615389A (zh) * | 2016-02-25 | 2018-01-19 | 慧与发展有限责任合伙企业 | 执行复数乘法累加运算 |
| US11507761B2 (en) | 2016-02-25 | 2022-11-22 | Hewlett Packard Enterprise Development Lp | Performing complex multiply-accumulate operations |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0782260A2 (en) | 1997-07-02 |
| US5912828A (en) | 1999-06-15 |
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