KR100274282B1 - 에코 제거 시스템 - Google Patents

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KR100274282B1
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요트.게.아. 롤페즈
코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

전송 채널 내에 발생하는 포스트-에코 성분 및 프리-에코 성분상에 고스트 또는 에코 제거 절차를 효과적으로 수행하는 텔레비젼 수신기에 사용하기 적합한 회로구조이며, 장치는 IIR 필터 및 FIR 필터를 형성하기 위하여 그 필터 섹션의 그룹을 분배하도록 프로그램 제어 하에 구성될 수 있는 필터 회로 구조를 특징으로 한다. 필터 구조는 다중-회로 구성에 사용하기 적합하며, 효율을 높이고, 이용가능 회로구조의 사용을 극대화하기 위한 군집 알고리즘과 함께 사용될 수 있다.

Description

에코 제거 시스템
제1도는 FIR 및 IIR 필터 모두를 활용하는 에코 제거 서브시스템(echo cancellation subsystem)의 블럭도.
제2도는 에코 제거 서브시스템을 구비하는 컬러 텔레비젼 수신기의 블럭도.
제3도는 본 발명을 포함하는 에코 제거 서브시스템의 실시예의 블럭도.
제4도는 제3도에 도시된 에코 제거 필터의 회로 구조의 블럭도.
제5도는 제4도에 도시된 최종 가산기 회로의 블럭도.
제6도는 제4도에 도시된 인터페이스 및 포괄 레지스터(interface and global register) 회로의 블럭도.
제7도는 제4도에 도시된 포괄 지연 회로(global delay circuit)의 블럭도.
제8도는 제4도에 도시된 선택 회로(select circuit)의 블럭도.
제9도는 제4도에 도시된 필터 스테이지(filter stage)이 블럭도.
제10도는 제9도에 도시된 필터 스테이지의 탭 중 하나의 블럭도.
제11도는 두 회로 블럭을 사용하여 제 4 도에 도시된 필터 회로의 실시예의 블럭도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : A/D 변환기 15 : FIR 필터
20 : IIR 필터 25 : 프로세서
30 : 버퍼 100 : 에코 제거 서브시스템
140 : RF 튜너 142 : 음성 프로세서(sound processor)
143 : 칼라 디코더 144 : 수직, 수평 편향 및 고전압 회로
145 : 칼라 화상관 200 : 필터 회로
400 : 최종 가산기 회로 500 : 포괄 지연 회로
511 : FIR 지연 라인 600 : 섹션 구성 레지스터
700 : 입력 선택 회로 704 : 국부지연 라인
800 : 필터 스테이지 813,814 : 게이트
900 : 인터페이스 회로
본 발명은 고스트 제거 기준(GCR) 신호(ghost cancellation reference signal)를 포함하는 정보 신호가 적어도 하나의 에코 성분을 정보 신호에 부가하는 왜곡 특성(distortion characteristic)을 가지고 있는 전송 경로(transmission path)로부터 수신되는 에코 제거 시스템에 관한 것이다.
1979 년 IEEE 는 텔레비젼 에코(또는 "고스트(ghost)") 제거 분야에 근본적인 기준이 되는 논문을 발표했다. 상기 논문은 Walter Ciciora, Gray Sgrignoli 및 Williom Thomas 에 의해 쓰여져 "Tutoria On Ghost Cancellation In Television Systems" 로 제목이 붙여졌으며, 여기에 참고적으로 기술되었다.
Ciciora 논문은 고스트 제거(ghost cancellation)에 적용할 수 있는 기본적인 원리와 장치 및 알고리즘을 설명하긴 했지만, 해당 기술의 상태는 단지 최근에서야 상기의 기본 개념을 실행하고 개발하기 위한 실제적인 방법을 제공하는 단계로 개선되고 있다.
유럽 특허출원 EP-A-O, 417,861 (PHA 21.520)은 제어 워드 및 계수의 프로그램된 시퀀스를 활용하는 복합 디지탈 처리 동작(complex digital processing operations) 및 다양한 필터를 수행하도록 프로그램 될 수 있는 신호 프로세서 구조(signal processor architecture)의 한 예를 제공한다. 공개되지 않은 유럽특허출원 EP-A-O,450,720(PHJ 90.006)은 본 발명을 효과적으로 실행할 수 있는 에코 제거 장치를 설명한다.
에코 제거 처리에 대해 두 가지의 주요한 단계 있으며, 우선(만약 있다면, 에코 아티팩트(echo artifacts)를 포함하는) 통신 채널의 특성은 수신기에서 결정되어져야 한다. 일단 채널 특성이 추정되어지면, 필터는 에코 제거를 수행하기 위해 역 채널(inverse channel)을 실행한다. 상기 채녈 특성은 오히려 각각이 다르게 처리되는 에코의 한 타입 이상을 포함할 수 있기 때문에, 무엇보다도 실시간 통신 시스템(real time communications system)에 효과적인 요구 속도를 갖는 유도된 채널 특성에 대한 소정의 필터 구성을 프로그램 가능하게 최적화할 수 있도록 하는 능력을 제공할 필요성이 회로 구조에 요구된다. 그러므로, 본 발명의 목적은 프로그램 제어 하에서 필터 어레이 구성을 신속하게 하는데 적합한 회로 구조를 제공하는 것이다.
수신된 비디오 신호는 최초 전송 신호의 슈퍼임포즈 카피(superimposed copies)로 구성된 에코를 포함하며, 이러한 에코는 다른 지연시간 및 진폭을 가진다. 가장강한 신호 성분은 최초 전송된, 또는 "주(main)" 신호 성분을 나타낸다. 시간 영역으로 보면, 주 신호 성분(main signal component) 전에 발생하는 카피 성분(any copy component)은 "프리-에코(pre-echo)" 성분으로 부르며, 주신호 성분 후에 발생하는 카피 성분은 "포스트-에코(post-echo)" 성분으로 부른다.
무한 임펄스 응답(infinite impulse response) (IIR) 필터는 본래 인과적(causal)이기 때문에 프리-에코를 제거하는데 사용될 수 없다. 하지만 IIR 필터는 효과적으로 포스트-에코를 제거하는데 이용된다.
유한 임펄스 응답(finite impulse response) (FIR) 필터는 인과적(causal) 및 비-인과적(non-causal) 양쪽 모두가 될 수 있다. 비-인과성은 프리-에코를 제거하게 한다. 하지만 FIR 필터가 무한한 길이를 갖지 않는 한 이상적으로 실행할 수 없다. 때문에 실제적인(즉, 유한길이) FIR 필터는 단지 프리-에코를 억압할 수 있을 뿐이며 완전히 제거하지는 못한다. 하지만 FIR 필터가 길면 길수록 프리-에코를 보다 잘 억압할 수 있다. 그러므로, 실제 에코 제거 회로는 프리-에코를 억압하는 FIR 필터에 이어 남아 있는 포스트-에코를 억압하는 IIR 필터를 포함한다. 때문에 본 발명의 또 다른 목적은 포스트-에코 및 프리-에코 둘 모두를 효과적으로 제거하기 위한 IIR 및 FIR 모두를 포함하는 에코 제거 회로를 제공하는 것이다.
실례로 NTSC 채널과 같은 표준 텔레비젼 채널의 대역폭은 대략 4.2 MHz 이다. 때문에 어떠한 디지탈 처리도 나이퀴스트 샘플링 기준(Nyquist sampling criterion)과 합치되도록 8.4NHz 또는 그 이상으로 처리되어져야 한다. 종종 복합 기저대역 NTSC 신호의 처리는 칼라 부반송파(color subcarrier) 주파수의 4배인 14.32 MHz 비율로 실행된다. 대부분에서의 모든 에코는 시간 영역에 있어서 주 신호 성분과 관련하여 -3.5μs 에서 + 45μs 까지의 범위에서 발생한다. 그래서, 프리-에코의 3차 제거에서, FIR 필터는 약 10.5μs 걸리며, IIR 필터는 약 45μs 걸린다. 실례로 14.32 MHz 샘플율에서 상기는 150 탭을 가지는 FIR 필터 및 645 탭의 IIR 필터를 요구할 것이다. 이러한 것들은 크고 값비싼 필터들이 된다. 다행스럽게도, 분산된 에코 성분들은 "군집(cluster)"하는 경향이 있으며, 이러한 특성은 모든 탭에서 필터를 필요로하지는 않는 필터("스파스 (sparse)" 필터로 알려짐)의 사용 및 디자인을 허용한다. 에코들은 흩어지기 때문에, 몇몇의 탭들이 에코를 제거하는데 필요하게 된다. RF 영역에서 위상 변위(phase shift)를 갖는 에코 및 샘플 주기와 정확히 일치하지 않는 에코 또한 효과적으로 제거되도록 하는데 다중탭들이 필요하게 된다. 분산된 에코가 군집하게 되는 경향의 이점을 이용함으로써,각 에코는 일군의 필터 탭들에 의해 제거되어 질 수 있다. 그러므로, 본 발명의 또 다른 목적은 스파스 필터(sparse filters)의 실행에 적합한 구조를 제공하는 것이다.
본 발명은 텔레비젼 수신기의 부분으로서, 또는 이에 관련한 에코(고스트)제거 회로로 사용하기에 적합한 회로 구조를 포함한다.
본 발명의 회로구조의 한 특징은 프로그램 제어 하에서 배정된 다수의 프로 그램 가능 지연 라인 및 다수의 필터 탭으로 이루어져 있다.
상기 회로 구조의 또 다른 특징은 탭들이 에코를 실제적으로 제거하기 위해 에코 성분과 일치하도록 적절하게 군집하여 위치될 수 있다.
본 발명의 회로 구조의 또 다른 특징은 FIR 및 IIR 필터 양쪽 모두가 형성될 수 있으며, 신축적인(flexible) FIR/IIR 경계가 프로그램 제어 하에 형성될 수 있다는 것이다.
본 발명의 회로 구조의 또 다른 특징은 상기 구조의 구성 요소가 항상 최적으로 이용될 수 있도록 FIR/IIR 경계가 실시간으로 변경될 수 있다는 것이다.
본 발명의 또 다른 특징은 이중 입력 및 출력 버스들이 제공되어 다양한 필터 섹션(various filter sections)를 FIR 또는 IIR 기능으로 지정될 수 있도록 하는 것이다.
그리고 본 발명의 회로 구조의 또 다른 특징은 공통 지연 라인(common delay line)이 된다.
본 발명의 회로 구조의 또 다른 특징은 필터 처리에 있어 비트 정확성을 높이기 위해 계수의 계산에 있어서 스케일링 알고리즘(scaling algorithm)을 수행하기 위한 수단을 제공한다는 것이다.
또한 본 발명은 본 발명 회로 구조를 활용하는 스파스 필터의 사용에 적절한 군집 필터(clustered filter)에 대한 계수를 선택하기 위한 방법을 포함한다.
본 발명의 상기 및 다른 목적과 관점은 이후에 설명될 실시예에 관련되여 더욱 명확하고 명료해질 것이다.
지상 텔레비젼 방송에 관련된 복합 상황 때문에, 에코 현상과 관련된 특성은 주 신호 성분, 다수의 프리-에코 신호 성분 및 다수의 포스트-에코 신호 성분으로 이루어질 수 있다. 에코 신호 성분 변화의 수와 종류는 통신 채널내의 변화에 달려있어, 이를 예측하기가 쉽지 않기 때문에, 효과적인 에코 제거 서브시스템은 본질적으로 적용될 수 있어야 하며, 에코 패턴의 특이한 요구성에 합치하도록 그 자체를 주기적으로 구성할 수 있어야 한다.
제 1 도는 FIR 및 IIR 필터 모두를 포함하는 에코 제거 서브시스템의 블럭도 를 도시한다. FIR 필터(15)는 프리-에코 신호 성분 및 인접한 포스트-에코 성분을 제거하는데 사용되며, IIR 필터(20)는 포스트-에코 신호 성분을 제거하는데 사용된다. 비디오 신호는 A/D 변환기에 수신되어 디지탈화되며, 주기적으로 보내진(실례로 수직 귀선소거 기간(vertical blanking interval) 동안 고스트 제거 기준 신호(GCR)가 추출되어, 버퍼(30)와 적절한 역 채널 계수를 필터(15 및 20)에 제공하기 위해 설계된 알고리즘을 사용하는 프로세서(25)에 의해 처리되어진다. 공개되지 않은 미합중국 특허 US-A-5,047,859 (PHA 21.622)는 적합한 계수를 계산하기 위한 적절한 방법 및 장치를 설명하며, 여기에 참고로 부가하여 진다.
프로세서(25)는 또한 에코 신호 현상의 군집 성질을 더욱 효과적으로 합치하도록 필터 회로(15 및 20)의 탭을 구성하는데 이용된다.
필요 필터 계수의 계산 및 채널 특성의 분석이 본 발명을 포함하는 장치가 작동하는 매 시간, 수신될 채널이 변화되는 매 시간에, 비디오 신호의 다수의 필드로부터의 GCR 신호가 수신되어 평균화된 후에 주기적으로 일어난다. 실예로 상기는 매 여덟 필드일 수 있다. 채널 계수가 계산된 후에 한 무리의 계수가 에코 신호의 계수를 나타내도록 선택된다. 적절한 군집 알고리즘이 하기에 설명될 것이다.
채널 특성이 분석되는 매시간 마다 프리 및 포스트-에코 성분 각각의 수가 결정되며, 본 발명에 따라, 제거 시스템 필터 회로의 필터 섹션 수단(filter section resources)이 서브시스템 구조를 FIR 및 IIR 필터의 필요한 수로 조절하는 구성 데이타를 제공함에 의해 능률 및 최대의 제거에 대하여 극대화된다.
구성 데이타 및 계수가 결정된 후에 이들은 필터 회로로 보내진다(하기에 보다 상세히 설명됨).
에코 제거 서브시스템(100)을 포함하는 칼라 텔레비젼 수신기의 블럭도가 제 2 도에 도시되어 있다. 입력(139)으로부터의 CATV 신호상의 안테나는 RF 튜너(140)에 인가되며, 계속해서 IR(141) 단계로 인가된다. 단계(141)는 음성 신호(sound signals)를 음성 프로세서(142)에 인가하고, CVBS (비디오) 신호를 에코 제거 서브시스템(100)에 인가한다. 에코 제거 서브시스템은 필터된 CVBS 신호를 칼라 디코더(143)와 수직, 수평 편향 및 고 전압 회로(144)에 인가한다. 상기 디코더(143) 및 상기 회로(144)의 출력은 칼라 화상관(145)으로 연결된다.
제 3 도는 제 2 도에 도시된 에코 제거 서브시스템(100)의 적절한 실시예에 대한 블럭도이다. 제 3 도에 따라, 주기적 GCR 신호를 포함하는 칼라 기저대역 비디오 신호는 제 2 도에 도시된 RF/IF 복조 단계(140 및 141)로부터 버퍼(151)로 제공된다. 비디오 신호로부터의 동기 신호는 잘 알려진 방법으로서, 클램프 및 LPF 회로(153 및 154)에서 나온 클램프 및 저역 필터된 아날로그 비디오 신호를 수신하는 A/D 변환기 (10)에 샘플링 클럭 신호를 제공하기 위한 PLL(158)에 의해 처리되어진다. 적절한 집적 회로의 형태로서, 본 발명에 따른 구조를 가지는 에코 제거 필터 회로(200)는 FIR 및 IIR 필터부를 제공한다. 필터 회로(200)는 주기적으로 마이크로프로세서 또는 디지탈 신호 프로세서(DSP)일 수 있는 프로세서(25)에 의해 계산된 계수가 재반복하여 주어지게 된다. 상기 계수를 끌어내기 위해 사용되는 알고리즘은 프로세서(25)의 부분이 될수 있는 메모리에 저장된다. 상기 프로세서는 또한 하기에 더욱 자세히 설명되어질 필터 회로(200)의 기능을 구성하고 실행하는 제어 워드를 제공한다. 더욱이 프로세서(25)는 그 입력이 버퍼 회로(151)에 연결되는, 동기 회로(160)로부터의 동기 데이타(홀수/짝수) 및 PLL(158)으로부터의 클럭 신호를 수신한다. 메모리(155)는 상기 계수를 계산하는 동안 GCR 을 저장한다. 메모리(155)가 필터 회로(200)의 출력에 나타나고 있지만 처리되지 않은 형태의 GCR 은 필터 회로(200)를 주기적으로 바이패스 함으로써 상기 프로세서(25)로 이용가능케 되어진다. 상기 필터 회로 출력에 메모리(155)를 두는 것은 상기 GCR의 처리된 버젼을 마찬가지로 프로세서(25)에 접근하도록 한다. 필터 회로(200)의 출력은 D/A 변환기(35) 및 LPF/버퍼(156)에 제공된다.
제 4 도는 본 발명의 한 실시예에 따른 집적 회로 구조를 구비하는 필터 회로(200)의 블럭도이다. 상기 필터 회로(200)는 0-8 섹션으로 나타나는 9 개의 필터 섹션을 구비한다. 각 필터 섹션은 섹션 구성 레지스터(600), 다수의 탭(예, 20)을 구비하는 필터 스테이지(800)(filter stage) 및 입력 선택 회로(700)를 구비한다. 인터페이스 회로(900)는 계수 데이타 및 구성 데이타를 포함하는 프로세서(25)로부터 데이타를 수신하며, 상기 필터 회로(200)의 나머지에 제어 워드 및 계수를 제공한다. 최종 가산기 회로(400)는 인터페이스 회로(900)에 의해 제공된 제어 워드의 제어하에, 필터 회로(200)에 대해 회로 입력, 출력, 합계 및 스케일링 기능을 제공한다. 포괄 지연 회로(500)는 하기에 더욱 상세하게 설명되듯이, 상기 FIR 및 IIR 입력에 대해 고정된 지연을 제공한다.
필터 회로(200)는 프로세서(25) 제어하에 두 방법 중의 한가지로 동작한다. 그 제 1 방법은 프로세서(25)에 의해 추출된 계수 및 구성 데이타가 필터 회로(200)에 두어지게 되는 동안에 구성 방법이며, 제 2 방법은 에코 제거가 일어나는 정상 동작 방법인 필터 방법이다.
실례로 텔레비젼 수신기에 있어서, 본 발명을 포함하는 장치가 작동되어, 채널 선택기가 활성화될 때, 그리고 주기적으로(즉, 매 여덟 필드) 상기 장치의 동작중에, 메모리 (155) (제 3 도)에서의 평균화 GCR 신호는 프로세서(25)에 의해 처리된다. 계수는 다른 것들 사이에서, 어떤 필터부가 FIR 필터를 형성하도록 구성될 것인지, 어떤 필터부가 IIR 필터를 형성하도록 구성될 것인지를 결정하는 구성 데이타와 함께 프로세서(25)에 의해 계산된다. 채널 왜곡에 의해 발생된 프리 및 포스트-에코 성분과 일치하게 하기 위하여 제한된 수의 탭 각각의 배치에 작용하도록 필터 단계(200)의 각각에 대한 시간 지연의 세팅은 추출된 제어 데이타에 의해 제어된다. 구성 방법중에, 구성 데이타 및 계수는 필터 단계에 두어진다. 일단 상기가 끝나게 되면, 상기 필터회로는 필터 방법으로 전환된다.
계수는 물론 구성 데이타도 두개의 버스로 프로세서(25)에 의해 인터페이스회로(900)로 제공되는데; 번지 버스는 A〈2;0〉으로 분류되고, 데이타 버스는 DATA〈7:0〉으로 분류된다. 다수의 다른 입력은 상기 서브시스템에서의 다른 집적회로와 필요한 통신을 제공하기 위해 상기 인터페이스 회로(900)에 제공된다. 이러한 입력의 목적은 다음과 같이 요약된다.
상기 READ 입력은 상기 마이크로프로세서 사이클이 판독인지 또는 기록인지를 설명한다.
상기 CS 및 CHIP-No. 입력은 다중-회로 구성에 있어 하나의 필터 회로(200)를 선택하도록 A〈2:0〉의 한 비트상의 신호와 결합하는데 이용된다. 상기 CHIP-No. 입력은 실예로 제 11 도에 도시된 것처럼, 다중-회로 실행에 있어서 메인(the main)과 캐스테이드 필터 회로(200)사이를 구분 짓는다. 상기 CHIP-No. 입력은 상기 회로의 하나에 대해 확정되며, 나머지에 대해 부정하게 된다. 이러한 입력은 실례로 STROBE 신호의 상승 에지(rising edge) 상에 모두 표본화된다. 특유한 필터 회로(200)는 단지 CS 가 확정되고, A〈2〉가 선택된 필터 회로의 CHIP-No. 에 동일 할때 선택되어진다. 만일 상기의 칩(chip)이 선택된다면, A〈1:0〉는 인터페이스 회로(900)의 내부 레지스터가 판독되거나 기록된다는 것을 설명한다.
RESET 신호는 상기 클럭 발생기 및 상기 칩의 내부 상태를 리셋한다. 모든 필터부 구성 레지스터(600)는 알려진 상태로 리셋되며, 입력 클럭 발생기는 리셋되어, 착수하기 전에 제 1 CLK 을 기다린다. 처리 중에 모든 마이크로프로세서 요구는 억제되며, 무시된다.
상기 STROBE 신호는 RESET 을 제외한 인터페이스 회로(900)로 모든 신호 입력을 클럭한다. 상기 클럭의 활성 에지(active edge)는 실례로 상승 에지(riging edge)이다.
필터회로(200)의 구성 및 동작은 이제 다음의 예에서 설명될 것이데, 여기에서 세개의 섹션(6-8)은 FIR 필터을 형성하기 위해 구성되며, 여섯 개의 섹션(0-5)은 IIR 필터를 형성하기 위해 구성된다.
[필터 모드]
제 5 도에 도시된 것처럼, A/D 변환기(10)로부터의 비디오 신호 X 는 9 비트로 표시된 값으로 최종의 가산기 회로(400)의 입력(409)에서 필터 회로에 들어가게 된다. 한 샘플이 클럭(158)(제 3 도)에 의해 발생된 것으로서 각 샘플 클럭 시간에 제공된다. 칩의 실제 용량을 위해, 설명되는 실시예는 비디오 신호 입력을 8 비트 워드로 처리한다. 하지만, 보다 정확히 하면, 9 비트 샘플 입력을 활용할 수 있다. 그렇게 하기 위해, 9 비트 표시된 값을 8 비트 표시된 값으로 변환하도록, 입력 신호 X 는 순환되며, 그 범위는 순환 및 제한 회로(401 및 403)에 제한된다. 상기 8 비트 값은 입력(211)에 제공되며, "a" 로 나타난다. 신호 "a" 는 제 7 도에 더욱 자세히 도시된 것처럼 포괄 지연 라인(500)에 인가된다.
제 7 도에 있어서, FIR 지연 라인(511)은 신호 "a" 를 처리하며, 두개의 출력을 제공하는데, 하나는 지연 없는 신호 "a" 이며, 하나는 64 샘플 시간의 고정된 지연을 가지는 신호 "a" 의 지연된 버젼이다. 제로 지연 출력이 버스(203)의 제 18 비트(203a)상에 나타나며, 지연된 출력이 버스(203)의 마지막 8 비트(203b)상에 나타난다.
제 8 도에 도시된 것처럼, 지연 및 비-지연 FIR 입력 신호는 입력 선택 회로(700)(제 4 도)의 멀티플레서(705)로 제공된다. 하기에 보다 상세히 설명되는 것 처럼, 제어 워드 e 는 인터페이스 회로(900)(제 4 도)에 의해 각 섹션 구성 레지스터(600)(제 4 도)로 제공되어지는 12 제어 비트를 구비한다. 제어 워드 e 의 한 제어 비트는 멀티플렉서(707)의 제 1 입력으로 지연 또는 비지연 신호 a 를 제공하기 위해 멀티플레서(705)로의 두개의 FIR 입력 신호 중 하나를 선택한다. 멀티플렉서(707)로의 제 2 입력은 IIR 신호 출력(하기에 보다 상세히 설명됨)이다.
제 4 도에 도시된 것처럼, 각 입력 선택 회로(700)는 그 각각의 필터 스테이지(800)에 입력 신호 d 를 제공한다. 신호 d 는 제어 워드 e 의 또 다른 제어 비트에 의해 선택되는 멀티플렉서(707)(제 8 도) 출력의 지연 버젼이다. 멀티플렉서(707)의 출력은 제어 워드 e 의 6 제어 비트에 의해 선택된, 0 에서 63 까지 샘플의 추가 지연을 제공하는 국부 지연 라인(704)에 연결된다. 때문에 국부 지연 라인(704)의 출력 신호 d 는 지연 라인(704)(제 8 도)에 의해 제공되는 프로그램 가능 지연 및 포괄 지연 라인(500)(제 4, 7 도)에 의하여 제공되는 고정 지연에 의해 결정되는 총 지연이 제공되어, 순환하고 제한된 샘플 X 이다. 필터 섹션(6, 7 및 8)각각에 대한 효과적인 지연은 다를 수 있다.
상기에 언급된 대로, 본 발명은 FIR 및 IIR 필터 기능 모두를 수행하도록 구성될 수 있다. 필터 섹션의 각 그룹 사이의 경계, 즉 상기예에서 섹션 5 와 섹션 6 사이는 제 9 도에 나타난 것처럼 필터 섹션(6)의 20 필터 스테이지(810)에 제 1 필터 스테이지(탭 0)로의 합계 또는 계수 입력(806)으로서 영 값(zero value)을 선택하여 세트된다. 상기 필터 스테이지(810)는 하기에 설명될 제 10 도에 더욱 자세히 나타나듯이, 제 8 도의 지연(704)으로부터 공급된 샘플 d 를 필터한다. 멀티플렉서(805)는 두개의 입력을 가지고 있다. 그 제 1 입력 (801)은 구성 로드 모드(configuration load mode)동안에 제공된 계수이거나 선행의 필터 섹션으로부터의 캐스케이드 출력(807)이다. 멀티플렉서(805)로의 제 2 입력(811)은 제로 값이다. 멀티플렉서(805)의 출력은 제어 워드 e 의 또다른 제어 비트에 의해 선택된다.
실시예에서, 1 캐스케이드/계수 출력(807)에 제공된 필터 섹션(6)의 출력은 섹션(7)의 캐스케이드/계수 입력(801)에 연결되며, 필터 섹션(7)의 캐스케이드/계수 출력(807)은 섹션 (8)의 캐스케이드/계수 입력(801)에 연결된다.
필터 섹션(6)의 최후의 필터 스테이지의 합계 또는 계수 출력(812)은 캐스케이드/계수 출력(807) 및 게이트(813 및 814)에 제공된다. 게이트(813)는 제어 워드 e 의 또다른 제어 비트에 의해 가능케될 때, 그 출력을 FIR 합산 버스(207)로 통과시킨다. 이렇게 섹션(6, 7 및 8)은 합계가 60 탭(섹션 6, 7 및 8 로부터 각각 20)으로 계속적인 FIR 필터를 형성한다.
제 5 도에 도시된 것처럼, FIR 합산 버스(207)는 최종 가산기(400)의 스케일러(407)에 연결된다. 비디오 신호를 샘플링하는 동안, 공지된 환산 기술로서 계수의 효과적인 비트 정확도를 높일 수가 있다. 제어 워드 g 의 제어하에 스케일러(407)는 각 샘플을 회복하기 위하여 보상 계수(하기에 보다 자세히 설명됨)를 그 적절한 레벨에 제공한다. 스케일러(420)는 제어 워드 g 의 제어하에 IIR 합산 버스 신호 상으로 동일한 기능을 수행한다.
상기 스케일러(407)는 멀티플렉서로 기능을 하는 샘플 배럴 시프트(sample barrel shifter)일 수 있다. 그 셋팅은 능동 계수의 레벨에 의존한다. 스케일러(407)의 출력은 합산기(408)에서, 단일 이득 지연(405)의 출력 및 IIR 합산 버스에 의해 제공된 신호의 스캐일 버젼에 가산될 수 있다. 다음으로 합산기(408)의 출력은 회로(409 및 410) 각각에서 순환되어 제한되며, 필터 회로(200)의 9 비트 출력을 제공하는, Y〈8:0〉, 멀티플렉서(415)로의 한 입력으로 제공된다. 상기 신호를 순환 출력하는데 있어서, 그 결과가 범위 외에 있다면, 이런 조건은 칩 신호 오버플로우 플래그(chip signal overflow flag) OVERFL 을 확인하는 것으로서 나타나게 될 것이다.
제 4 도에 있어서, 필터 섹션 0 에서 5 는 IIR 필터를 형성하기 위해 구성된다. 합산기(408)로부터의 출력 신호(제 5 도)는 포괄 지연 회로(500)(global delay circuit)의 IIR 지연 라인(515)(제 7 도)에 연결된 신호 b 를 형성하기 위해 회로(421 및 422)에서 순환되며, 제한된다. 합산기(408)에 의해 제공되는 신호 b 는 IIR 필터에 대해 필요한 피드백 루프를 제공한다.
제 7 도에 도시된 대로, 지연 라인(515)은 버스(201) 상에 신호 b 의 8 개의 고정된 지연 버젼을 제공하며, 각각은 0 에서 448 까지의 샘플의 다른 지연 시간을 가진다. 상기 IIR 입력을 제공하는 버스(201)는 각 입력 선택 회로(700)의 멀티플렉서(717)(제 8 도)에 연결된다.
실시예에 있어서, 섹션 0 내지 5(제 4 도)는 IIR 필터로 배열된다. 실제로, 이것은 탭의 군집을 일으키며, 여기에서 상기 군집의 분리는 효과적인 지연 값의 차에 의해 결정된다. 지연의 선택은 제어 워드 e 의 3 제어 비트의 제어하에 멀티플렉서(717)에 의해 만들어진다.
제 9 도에 나타난 바처럼, FIR 필터 섹션에 대한 경우에 있어서와 같이, IIR 섹션의 첫 번째, 즉 필터 섹션 0, 는 그 제 1 필터 스테이지(810)(탭 0)로의 합산 또는 계수 입력(806)으로 제로 값을 가져야 한다. 상기 FIR 필터의 필터 섹션 6 과 관련하여 상기에 설명된 바와 같이, 멀티플렉서(805)는 제어워드 e 의 제어 비트에 상응하여, 필터 섹션 0 의 탭 0 필터 스테이지(810)로의 합산 또는 계수 입력으로, 캐스케이드/계수 입력(801)이나 또는 영 값(811)을 선택한다. 필터 섹션(5)의 합산 또는 계수 출력(812)은 캐스케이드 계수 출력(807)과 게이트(813 및 814)에 연결된다. 게이트(814)는 제어 워드 e 의 또 다른 제어 비트에 의해 가능케 될 때, 필터 섹션(5)의 출력을 상기 IIR 합산 버스(205)에 통과시킨다. 필터 섹션 0 의 합산 또는 계수 출력은 이 예에서, 120 탭을 가진 IIR 필터를 형성하는 것 등을 위해 필터 섹션 1 의 합산 또는 계수 입력을 공급한다.
제 5 도에 도시되듯이, 상기 IIR 합산 버스(205)는 최종 가산기(400)의 스케일러(420)에 연결되는데, 여기에서 합산기(408)에서 단일 이득 지연(405)의 출력 및 FIR 스케일러(407)의 출력으로 환산 및 가산된다.
입력 단일 이득 지연(405)(input unity gain delay)는 계수값이 상태를 세팅할 수 있는 지연으로 구성된다. 이런 상태는 소위 상기 FIR에서의 단일 이득 탭으로 고려된다. 상기 단일 이득 탭은 상기 FIR 필터에서 단지 큰 계수를 옮기는 것으로 FIR 합산 버스의 출력에 큰 스케일러 팩터를 사용하게 한다. 멀티플렉서(415)는 제어 워드 g 의 제어 비트의 제어하에, 입력 단일 이득 지연(405)으로부터의 입력 비디오 신호의 비처리된, 하지만 지연된 버젼을 출력한다.
[구성 모드]
제 4 도에 도시되며, 상기에 설명되었듯이, 인터페이스 회로(900)는 최종 가산기(400)는 물론 버스(918) 상의 각 섹션 구성 레지스터(600)에 구성 데이타를 제공한다. 또한 버스(915)상에 필터 스테이지(800)의 각각에 계수 데이타를 제공한다. 제 6 도는 8 비트 계수 데이타, 12 비트 구성 데이타 및 4 비트 번지 데이타를 제공하는 다수의 레지스터로 구성되는 인터페이스 회로(900)의 보다 상세한 버젼을 도시한다.
프로그래머의 견지에서, 필터 회로(200)에 두 레벨의 레지스터들이 있다. 제 1 레벨은 각각 레지스터 번지 0, 1 및 2 를 가지는 세개의 레지스터(902, 904 및 906)로 이루어진다. 제 4 레지스터(908)는 또한 설명된 실시예에 제공되어 지는데, 현재는 사용되지 않는다. 인터페이스 회로(900)의 A〈2:0〉 단자에 제공된 번지는 데이타 단자 DATA 〈7:0〉 상에 제공된 데이타가 이러한 레지스터의 어느 것에 기록되는지를 설명한다. 제 11 도에 도시된 것과 같은 다중-회로 시스템에서, 한 비트 (A〈2〉)는 상기 필터 회로(200)를 선택하며, 나머지 비트를 (A〈1:0〉)은 상기 레지스터(902, 904, 906 또는 908)를 선택한다. 모든 레지스터(902 ~ 908)는 칩인터페이스 CIF 에 연결된다.
필터 회로(200)에서 레지스터의 제 2 레벨은 다음을 구비한다:
(a) 상기 필터 섹션 각각의 탭들(810)(제 10 도) 각각에 존재하는 레지스터(815) 각각을 구비하는 제 1 그룹의 레지스터. 실제 각 레지스터(815)는 각 탭(하기에 보다 상세히 설명됨)에 적재될 계수를 저장하기 위하여 다수의 보유 레지스터(holding registers)(실제로 180)를 구비한다;
(b) 상기 인터페이스 회로(900)의 부분인 단일 포괄 구성 레지스터(910) (제 6 도), 상기 레지스터는 제어 워드 h 및 g 를 형성하는 구성 데이타를 저장한다;
(c) 각 필터 섹션에 하나인, 제어 워드 e 를 형성하는 구성 데이타를 저장하는 9 섹션 구성 레지스터(600)를 구비하는 제 2 그룹 레지스터.
표 1 는 레지스터 902 내지 908 에 대하여 번지지정 및 비트 배정을 설명한다. 레지스터(902 내지 908) 각각은 8 비트 데이타를 저장한다.
레지스터(902)는 버스(915)상에 계수 입력(815)으로 필터 스테이지(800)(제 4 도)의 각각에 제공된 8 비트의 계수 데이타를 보유한다. 계수 데이타는 그 DATA 〈7:0〉에서, 프로세서(25)로부터 인터페이스 회로(900)로 이용되도록 보내진다. 상기 프로세서(25)에 의해 A〈2:0〉에서 제공된 번지는 상기 계수 데이타에 대하여 목적지로서 레지스터(902)를 선택한다.
구성 데이타는 상기 DATA 〈7:0〉 단자를 통하여 프로세서(25)로부터 8 비트 레지스터(904) 및 레지스터(906)로 제공된다. 레지스터(904)는 8 비트 구성 데이타를 보유하며, 레지스터(906)는 4 비트 구성 데이타 및, 제 2 그룹의 섹션 계수 레지스터(600) 또는 포괄 레지스터(910)중에 어느것이 표 2 에 설명된 12 비트 구성 데이타를 수신할 것인지를 선택하는 추가의 4 번지 비트를 보유한다.
포괄 레지스터(910)는 제어 워드 g 및 h 를 제공한다. 제어 워드 g 는 최종 가산기(400)를 구성하도록 제어 비트를 제공한다. "md" 및 "ld-coef" 신호를 구비하는 제어 워드 h 는 필터 탭(810) (제 10 도와 관련하여 하기에 설명됨) 각각에 제공된다. 제어 워드 g 및 h 는 하기의 표 3 에 설명 되듯이 필터 회로 기능을 제어한다.
구성 레지스터(600)각각은 분리 제어 워드 e(separate control word e)를 그 각각의 필터 섹션(800)에 제공하며, 그에 의해 표 4 에 나타난 것과 같이 필터 섹션 각각에 특정하는 파라메터 값 및 동작 모드를 세팅한다.
필터 회로(200)의 구성 모드는 상기 회로(실례로 텔레비젼 수신기)를 구비하는 장치가 동작될 때 활성화된다. 그것은 또한 상기 수신기가 다른 채널로 돌려지는 때마다 또는 평균 GCR 신호의 처리기(25)에서 주기적 처리가 채널 특성에 변화를 검파할 때 활성화된다. 구성 모드가 얼마나 자주 활성화 되는지는 프로세서가 채널 특성을 결정할 수 있으며, 필요 구성 데이타 및 계수를 계산할 수 있는 속도에 직접적으로 관련된다. 필터 회로(200)에서 구체화된 것처럼 본 발명의 한 잇점은 프로세서(25)에 의해 결정되는 채널 특성의 변화에 아주 빨리 대응할 수 있다는 것이다.
상기 수신기가 처음 동작될 때, 수신 신호의 다수의 필드 상에 운반된 GCR 신호는 프로세서(25)에 의해 평균화 되어져 전송된 GCR 기억 버젼에 비교된다. 해당 기술에 숙련된 사람에게 익히 알려진 기술을 사용하는 프로세서(25)는 사용되는 GCR 신호 형태에 의해 요구되는 평균 GCR 신호를 처리하여 조절한다. 상기 채널 특성은 수신 신호에 있는 프리-에코 성분 및 포스트-에코 성분의 적절한 때에 위치를 결정하기 위하여, 여기 또는 당 기술 분야에 알려진 다른 것들에 관련하여 설명된 것들과 같이 시간 영역 분석 알고리즘을 사용하여 결정된다. 이러한 정보는 FIR 및 IIR 기능으로 필터 회로(200)에서의 필터 섹션들의 배치를 결정한다. 상기 처리기(25)는 또한 이상적인 역 채널 특성을 발생시키기에 필요한 계수를 계산한다.
각 필터 섹션에서 이용할 수 있는 필터 스테이지의 수가 제한되기 때문에, 상기 처리기는 적시에 군집하는 에코 성분 경향의 잇점을 효과적으로 취함으로써 제한된 수의 필터 스테이지를 배분하는 군집 절차를 수행해야 한다. 상기 절차는 하기에 설명되는 것과 같은 소정의 군집 알로리즘을 사용할 수 있다. 또한 사용될 수 있는 다른 군집 알로리즘은 당 기술에 숙련된 사람들에게는 공지되있다. 상기 군집 알로리즘은 한 군의 계산된 계수를 발생시키며, 군집한 에코 성분과 일치하게 하기 위하여 필터 스테이지(810)를 선택하도록, 필터 회로(200)에서 수행되는, 필요 시간 지연을 선택한다. 군집 절차후에, FIR/IIR 경계, (계수를 계산하는데 있어 프로세서 (25)에 의해 사용되어지면) 스캐일링 파라메타 및 지연 파라메타를 세트하는데 요구되는 필요 제어 워드를 포함하는 일련의 구성 데이타는 상기 설명된 예에 관련하여 표에 제공된 정보를 사용하도록 요구되므로 그것을 구성하기 위해 필터 회로(200)에 적재된다. 계수는 다음과 같이 필터 회로(200) 내에 적재된다:
1. 구성 데이타 워드는 그 인에이블 캐스케이드(Enable Cascade) 비트(표 4)를 셋팅하는 셕션 구성 레지스터(600)각각에 기록된다. 섹션 구성 레지스터(600) 모두는 레지스터 906(표 2)의 비트상에 15 번지를 제공함에 의해 번지 지정된다. 그에 의해 각 섹션 구성 레지스터(600)의 내용은 각 필터 스테이지(800)의 멀티플렉서(805)로 합산 선택 신호로서 셋 비트, 즉 제어 워드 e 의 11 비트(표 4)를 제공하며, 이에 의해 "cas in/coef in" 입력을 모든 필터 탭(즉, 180 탭)의 파이프라인(pipeline)을 형성하기 위해 각 필터 스테이지(800)의 제 1 필터 탭(810) "Σin/coef in" 입력에 연결한다.
2. 구성 데이타 워드는 그 로드 계수 모드(Load Coefficient Mode) 비트(표 3)를 셋팅하는 포괄 구성 레지스터(910)에 기록된다. 상기 포괄 구성 레지스터는 레지스터(906)(표 2)의 비트 〈7:4〉 상에 14 번지를 제공함으로써 번지 지정된다. 그에 의해 포괄 구성 레지스터(910)의 내용은 각 필터 탭(810)으로 제어 워드 h 의 md(계수 모드)비트를 제공한다. 제 10 도에서와 같이, 설정될 때, md 비트는 각 멀티플렉서(819)에 제공된 입력을 선택한다. 상기의 선택은 하나의 입력으로 필터 모드 동안에 d 에 의해 제공된 비디오 샘플을 가지며, 또 다른 입력으로 구성 모드에서 md 비트에 의해 선택된 입력 저장된 영 값을 가지는 멀티플렉서 (816)에서 만들어진다. 상기 md 비트는 또한 합산 레지스터(82)로의 클럭 입력으로, 필터 모드 동안 158 로부터 클럭 신호를 선택하며, 구성 모드 동안 "coef clk" 신호를 선택하는 멀티플렉서(818)에 연결된다. 상기 coef clk 신호는 하기에 설명되듯이 파이프라인 필터 스테이지로 계수를 토글(toggle)하는데 사용되며, (계수 데이타를 제공하는) 레지스터(902)로의 기록 신호 및 인터페이스 회로(900)로 제공된 STROBE 신호를 "ANDing" 함으로써 추출된다.
3. 계수는 계속해서 레지스터(902)에 기록되며 연속적으로 파이프라인 필터 탭(810)으로 공급된다. 실례로, 새로운 계수는 상기 계수 레지스터(902)가 기록될 때 필터 탭 0(즉, 필터 섹션 0 에서 탭 0)으로 이동되며, 모든 다른 계수가 위쪽으로 이동된다. 계수의 이동은 coef clk 신호에 의해 클럭되는 각 필터 탭에서 레지스터(820)를 사용함으로 이루어진다. 모든 계수가 적재된후, 각 필터 탭(810)의 보유 레지스터(815)는 각 필터 스테이지의 멀티플렉서(819)내에 적재될 계수를 저장한다. 180 계수 보유 레지스터(815)의 파이프라인은 내부 번지 선택이 필요없다. 레지스터(902)로의 되풀이되는 기록은 모든 계수가 초기값이 될 때까지 데이타가 파이프라인을 따라서 이동하게 한다.
4. 구성 데이타 워드는 그 로드 계수 스트로브(Load Coefficient Strobe)비트(표 3)를 셋팅하는 포괄 구성 레지스터(910)에 기록된다. 상기 포괄 구성 레지스터는 레지스터(906) (표 2)의 비트〈7:4〉상에 14 번지를 제공함에 의해 번지 지정된다. 그에의해 포괄 구성 레지스터(910)에 내용은 각 필터탭(810)으로 제어 워드 h 의 ld-coef (계수 스트로브) 비트를 제공한다. 제 10 도에 나타나듯이, 세트될 때 상기 ld-coef 비트는 레지스터(815)를 토글하며, 그에 의해 각 멀티플렉서(819)에 저장된 계수를 제공한다. 가산기(817)는 멀티플렉서(819)의 출력을 신호의 Σin/coef 에 가산하며, 그 합산을 합산 레지스터(820)에 합산한다.
5. 구성 데이타 워드는 로로 계수 스트로브 비트를 리세팅하는 포괄 구성 레지스터(910)에 기록된다.
6. 구성 데이타 워드는 로드 계수 모드 비트를 리세팅하는 포괄 구성 레지스터(910)에 기록된다.
7. 모든 필터 섹션 구성 레지스터는 단계 1 에서 설명된 것처럼, 소정의 구성 및 파라메타에 세트하기 위하여 구성 데이타를 다시 적재한다.
제 11 도는 180 대신에 보다 많은 필터 탭, 즉 360 개를 제공하는 결과적인 능력과 개선된 에코 제거 및 IIR/FIR 배치에 대한 결과적인 확장 능력을 가진 보다 큰 필터 회로(300)를 만들어 내기 위하여 직렬로("cascaded) 연결된 두개의 필터 회로(301, 302) (필터 회로(200)와 같음)의 사용을 설명한다. 상기 다중-회로 실시예의 주 회로(301)는 A/D 변환기(10)로부터의 출력을 그 X〈8:0〉 입력으로 가진다. 제 2 회로(302)는 주 회로(301)의 단일 비트 CASCADE-X〈0〉 출력 및 필터 출력 Y〈8:0〉의 8 비트(Y〈8:1〉)를 그 X〈8:0〉 입력으로 가진다. 상기 CASCADE-X〈0〉 출력은 다중-회로 실행의 캐스케이드 칩으로 순환 정보를 전달하도록 사용된다.
상기 CASCADE X〈0〉 출력은 주 회로(301)의 최종 가산기(400)(제 5 도)의 논리 회로(425)에 의해 제공된다. 회로(425)는 순환 회로(409, 421)의 출력을 입력으로 가진다. 논리 회로의 기능은 제 2 회로(302)를 전송될 데이타를 순환 출력할 필요성의 여부를 결정한다. 상기는 다음의 진리표에 따라 수행되는데, 1 은 각 순환 회로에서 순환(rounding)이 발생했다는 것을 가리키며, 0 은 순환이 필요없었다는 것을 나타낸다.
제 2 회로(302)의 CASCADE DATA〈17:0〉 양 방향 단자는 주 회로(301)의 CASCADE DATA〈17:0〉 양 방향 단자로 피드백 입력을 제공하며, 주 회로(301)의 전체 9 비트 Y〈8:0〉 출력은 다중-회로의 필터 회로 출력을 제공한다.
[군집 알로리즘(Clustering Algorithm)]
N-탭 완전 FIR 필터(N-taps full FIR filter)는 다음의 전달 함수를 가진다.
상기 언급된 것처럼, 본 발명의 회로 구조는 영이 아닌 계수 및 이러한 배율기가 단지 에코가 있는 곳에서만 필요하게 된다는 사실을 이용함에 의해 더욱 효과적으로 사용될 수 있다. 상기는 Cf(0) ("tap zero")에 관련하여 임의로 위치될 수 있는 탭들의 군집으로 구성되는 필터를 시사한다. 상기는 프로그램가능 지연 라인을 가진 선행한 각 군집 탭들에 의해 이루어질 수 있다. 상기에 설명된 본 발명의 구조는 필수 지연을 제공하기 위한 수단을 제공한다.
주어진 C 군집 M 탭을 각각(C and M being integers), 군집 FIR 필터의 전달 함수는,
이며, 여기에서 Δp 는 p 번째 지연 라인에 의해 이루어진 지연이고, CIc(p,q)는 p-번째 군집에 q 번째 계수이다. 대안적으로, 식(1)은 다음과 같이 쓸 수 있다.
식(3)으로부터, 중복하는 군집이 없을 때(즉, 각각의 a, b 에 대해서, │Δa-Δb│〉=M), 각 계수 C2c(j)는 단일 계수 CIc(p.q)에 해당한다. 하지만 중복될 때에는, 계수 C2c(j)는 몇몇의 계수 CIc(p.q)의 합이 될수 있다. 군집 필터는 완전형 필터(CM〈N) 보다 적은 탭을 가지게 되기 때문에, 상기는 후자에 근사하게 된다. 최고의 근사치를 찾는 것이 다음과 같이 형식화 될수 있는 최적의 과제이다.
부여된 값 : Cf[0..N-1] = 완전형 필터(full filter)에 대한 계수.
원하는 값 : Δ1..C및 CIc(1..C, 0.. M-1)=군집 필터(clustered filter)에 대한 계수 및 지연 값이며, 식(4)는,
최저치이다. 여기서 e(a, b)는 a 및 b 의 에러 함수이다. 실례로, e=(a-b)2일때, 식(3)은 Gf및 C2c간의 평균 제곱 에러(Mean Square Error)를 제공한다.
수학적으로 (4)식을 푸는 것은 상당히 어렵다. 실시간(real tine)시스템에 필요치 않는 실제적인 계산 노력을 요구하게 될 것이다. 본 발명은 수학적 풀이보다 오히려 실용적인 것을 제공하여, 간단산 계산과 훌륭한 수행을 하는 잇점을 겸하게 된다. 식(4)을 풀이하는 것은 C 유효 군집 각각에 대한 최상의 위치를 찾는다는 것을 의미한다. 상기는 Δ1..C의 최적값을 찾는 것으로 변형한다.
총 N개 탭 상에 M 탭의 C 군집(N〉CM)을 위치시키기 위한 다음의 식(5)방법이 있다.
비디오에 대한 소정의 제거 범위가 오히려 커지도록 N 을 필요로 하므로, 가능한 풀이의 수는 방대하다. 이를테면, N=512, C=15, M=8 일 때, 식(5)에서의 치환이 Δ1..15의 8*1026다른 세팅이 있다는 것을 보여준다.
하기에, 프로세서(25)에서 수행될 수 있는 최적의 지연 세팅에 근접하는 방법을 설명한다. 이것은 빠르며 좋은 결과를 가져다준다. 상기 방법은 의사-프로그래밍 언어(pseudo-programming language)를 사용하여 간략한 형태로 설명된다. 기본적인 동작은 Cf에서 피크를 찾아서, 상기 피크 주위에 Clc 에 유효 군집을 중앙에 둔다.
(M is even)
BEGIN
For j:=1 TO C DO {각 군집 j(j=1..C)에 대해 시작}
BEGIN
ipeak:= index(max{│Cf[i]│}): {피크의 인덱스가 Cf, ipeak에서 피크를 찾음}
Δj: ipeak-M/2; {피크 주위에 군집 j 를 중앙에 둠}
IF{Δj〈0) THEN Δj=0; {군집 j 가 아래의 어레이 경계를 초과하면,
경계에 둔다}
IF{Δj〉N-M) THEN Δj=N-M {군집 j 가 위의 어레이 경계를 초과하면,
경계에 둔다}
C1c[j,0..M-1]=Cf[Δj..Δj+M-1]:{Cf로부터 C1c 로 계수를 카피}
Cf[Δj..Δj+M-1]=0; {이용된 바로서 Cf에 계수 마크}
END
END
본 발명의 전술된 공개 및 기술은 설명적이고 실례가 되며, 그에 의해 설계 및 구성의 변화가 가능하며, 그러므로 본 발명의 정신에 벗어남이 없이 부가된 청구항의 범위내에 알고리즘이 만들어질 수 있다.

Claims (4)

  1. (정정) 고스트 제거 기준 신호를 구비하는 텔레비젼 신호를, 적어도 하나의 에코 성분을 상기 텔레비젼 신호에 부가하는 왜곡 특성을 갖는 전송 경로로부터 수신하기 위한 디지탈 신호 처리 장치에 있어서: 상기 고스트 제거 기준 신호를 주기적으로 분석하기 위한 수단으로서, 상기 적어도 하나의 에코 성분과 관련한 다수의 제어 신호들 및 상기 전송 경로의 역 왜곡 특성을 규정하는 다수의 필터 계수들을 계산하기 위한 상기 수단(25); 및 상기 분석 수단(25)에 결합되어, 상기 제어 신호들에 응답하여, 상기 적어도 하나의 에코 성분을 실질적으로 함께 제거하도록 FIR 필터(15) 및 IIR 필터(20)로 형성될 수 있게 되는 다수의 필터부들(Sect0...Sect8)을 구비하는, 디지탈 신호 처리 장치.
  2. 제1항에 있어서, 상기 디지탈 신호 처리 장치는 상기 텔레비젼 신호의 다수의 신호 샘플들을 수신하도록 결합된 미처리된 샘플 입력(209), 제 1 (ΣIIR) 및 제 2 (ΣFIR) 처리된 샘플 입력들, 및 제 1 (a) 및 제 2 (b) 샘플 출력들을 구비하는 가산 수단(400)을 더 구비하며,상기 필터부들(Sect0...Sect8)은: 상기 제 1 (a) 및 제 2 (b) 샘플 출력들에 제어 가능하게 결합(705, 717)되어, 제 2 제어 신호(e)의 제어 하에 상기 제 1 (a) 및 제 2 (b) 샘플 출력들 중 한 출력을 필터부 입력 샘플들(d)로서 선택하기 위한 수단(707); 상기 선택 수단(707)에 결합되어, 상기 필터부 입력 샘플들(d)에 지연을 제공하기 위한 지연 수단(704); 및 다수의 탭들, 상기 지연 수단(704)에 결합되어 상기 지연된 필터부 입력 샘플들(d)을 수신하기 위한 제 1 필터 입력(d), 제 1 스테이지 출력(807), 제 1 제어 신호(e)의 제어 하에 상기 제 1 처리된 샘플 입력(ΣIIR)에 제어 가능하게 결합(814)된 제 2 스테이지 출력(205), 제 2 제어 신호(e)의 제어 하에 상기 제 2 처리된 샘플 입력(ΣIIR)에 제어 가능하게 결합된 제 3 스테이지 출력(207), 및 인접하는 필터 스테이지(800)의 제 1 스테이지 출력(807)에 제어 가능하게 결합(805)된 제 2 필터 입력(801)을 포함하는 필터 스테이지(800)를 구비하는 디지탈 신호 처리 장치.
  3. 제1항에 있어서, 상기 가산 수단(400)은 상기 디지탈 신호 처리 장치(301)를 또 다른 디지탈 신호 처리 장치(302)에 결합하기 위한 수단(425)을 구비하는, 디지탈 신호 처리 장치.
  4. 고스트 제거 기준 신호(ghost cancellation reference signal)를 각각 구비하는 다수의 프레임들을 구비하는 텔레비젼 신호를, 제 1 및 제 2 형태의 에코 성분들을 상기 텔레비젼 신호에 부가하는 왜곡 특성(distortion characteristic)을 갖는 전송 경로로부터 수신하기 위한 텔레비젼 수상기에 있어서: 상기 텔레비젼 신호를 수신하기 위한 수단(10); 상기 고스트 제거 기준 신호를 주기적으로 분석하기 위한 수단으로서, 상기 제 1 및 제 2 에코 성분들과 관련한 다수의 제어 신호들 및 상기 전송 경로의 역 왜곡 특성(inverse distortion characteristic)을 규정하는 다수의 필터 계수들을 계산하기 위한 상기 수단(25); 및 상기 제어 신호들에 응답하여, 상기 제 1 및 제 2 형태의 에코 성분들을 실질적으로 함께 제거하도록 FIR 필터(15) 및 IIR 필터(20)로 형성될 수 있게 되는 다수의 필터부들(Sect0...Sect8)을 구비하는, 텔레비젼 수상기.
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