JP2590910B2 - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
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- JP2590910B2 JP2590910B2 JP62199323A JP19932387A JP2590910B2 JP 2590910 B2 JP2590910 B2 JP 2590910B2 JP 62199323 A JP62199323 A JP 62199323A JP 19932387 A JP19932387 A JP 19932387A JP 2590910 B2 JP2590910 B2 JP 2590910B2
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- digital filter
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル映像信号の圧縮処理等に用いら
れるディジタルフィルタに関する。
れるディジタルフィルタに関する。
本発明はディジタルフィルタに関し、係数乗算器の入
力側に選択器を設け、複数の入力信号を順序所定のタイ
ミングで選択することにより、それぞれ異なる特性のフ
ィルタを単一の回路で得られるようにしたものである。
力側に選択器を設け、複数の入力信号を順序所定のタイ
ミングで選択することにより、それぞれ異なる特性のフ
ィルタを単一の回路で得られるようにしたものである。
例えばサンプリング周波数13.5MHzのディジタル映像
信号を、サンプリング周波数10.125MHzに圧縮（4:3）す
る場合に、この圧縮を良好に行う目的でディジタルフィ
ルタが用いられる。
信号を、サンプリング周波数10.125MHzに圧縮（4:3）す
る場合に、この圧縮を良好に行う目的でディジタルフィ
ルタが用いられる。
すなわち第３図において、同図Ａに示すような入力デ
ィジタル信号から同図Ｂに示すような4:3に圧縮された
出力ディジタル信号を得る場合には、例えば同図Ｃに示
すような27タップのインパルス応答をたたみ込むことに
よって良好な圧縮を行うことができる。なお実際には、
入力信号はＡの位相にしか存在せずまた必要な出力信号
はＢの位相でのみ得られれば良いことから、たたみ込み
の演算は出力信号の位相に応じて同図Ｄ〜Ｆに示すイン
パルス応答についてのみ行えばよい。
ィジタル信号から同図Ｂに示すような4:3に圧縮された
出力ディジタル信号を得る場合には、例えば同図Ｃに示
すような27タップのインパルス応答をたたみ込むことに
よって良好な圧縮を行うことができる。なお実際には、
入力信号はＡの位相にしか存在せずまた必要な出力信号
はＢの位相でのみ得られれば良いことから、たたみ込み
の演算は出力信号の位相に応じて同図Ｄ〜Ｆに示すイン
パルス応答についてのみ行えばよい。
そこで第４図に示すような装置が考えられる。図にお
いて入力端子（41）に供給されたディジタル映像信号
は、乗算器（42a）〜（42i）を通じて加算器（43a）〜
（43i）に供給される。この加算器（43a）〜（43h）の
出力がそれぞれ入力信号の１サンプル周期の遅延回路
（44a）〜（44h）を通じて次段の加算器（43b）〜（43
i）に供給され、加算器（43i）の出力が遅延回路（44
i）を通じて出力端子（45）に取出される。
いて入力端子（41）に供給されたディジタル映像信号
は、乗算器（42a）〜（42i）を通じて加算器（43a）〜
（43i）に供給される。この加算器（43a）〜（43h）の
出力がそれぞれ入力信号の１サンプル周期の遅延回路
（44a）〜（44h）を通じて次段の加算器（43b）〜（43
i）に供給され、加算器（43i）の出力が遅延回路（44
i）を通じて出力端子（45）に取出される。
そしてさらに上述の乗算器（42a）〜（42i）に対し
て、例えばリードオンリーメモリ（ROM）（46）からの
入力信号の１サンプル周期ごとに図中に示すようなイン
パルス係数a0〜a13が巡回して供給される。
て、例えばリードオンリーメモリ（ROM）（46）からの
入力信号の１サンプル周期ごとに図中に示すようなイン
パルス係数a0〜a13が巡回して供給される。
これによって出力端子（45）には、順次上述のＤ〜Ｆ
のインパルス応答がたたみ込まれた出力信号が取出され
る。なおこの出力信号は入力信号のサンプル周期ごとに
３信号が連続して出力されると共に、４番目のサンプル
期間には“0"が出力される。そこでこの信号を通常の映
像信号として用いる場合には出力端子（45）の後段に時
間軸補正回路を設けて信号の時間軸を均等にする。
のインパルス応答がたたみ込まれた出力信号が取出され
る。なおこの出力信号は入力信号のサンプル周期ごとに
３信号が連続して出力されると共に、４番目のサンプル
期間には“0"が出力される。そこでこの信号を通常の映
像信号として用いる場合には出力端子（45）の後段に時
間軸補正回路を設けて信号の時間軸を均等にする。
ところが上述の装置において、４番目のサンプル期間
には“0"が出力されるために、各演算回路（乗算器，加
算器）は４サンプル期間に１回 （全体の1/4の期間）は全く無駄な動作を行っているこ
とになる。しかしながら従来の装置ではこの無駄をはぶ
くことができなかった。なお従来はこの分の演算回路等
を削減する検討がなされているが、そのためには入力信
号の時間軸を調整するなど、かえって構成が複雑になっ
てしまうおそれがある。
には“0"が出力されるために、各演算回路（乗算器，加
算器）は４サンプル期間に１回 （全体の1/4の期間）は全く無駄な動作を行っているこ
とになる。しかしながら従来の装置ではこの無駄をはぶ
くことができなかった。なお従来はこの分の演算回路等
を削減する検討がなされているが、そのためには入力信
号の時間軸を調整するなど、かえって構成が複雑になっ
てしまうおそれがある。
また上述の4:3の圧縮を輝度信号について行った場合
に、色信号は13.5MHzから3.375MHzに4:1の圧縮を行うこ
とができる。その場合に従来は上述の装置を２系統設け
て行っており、構成が極めて複雑になっていた。
に、色信号は13.5MHzから3.375MHzに4:1の圧縮を行うこ
とができる。その場合に従来は上述の装置を２系統設け
て行っており、構成が極めて複雑になっていた。
本発明は、入力信号が各段の乗算器（6a）〜（6i）に
供給されてそれぞれ所定の係数（ROM（10））と乗算さ
れ、この乗算値が順次遅延手段（回路（8a）〜（8i）を
介して加算（7a）〜（7i）されることにより輝度信号
（端子（１））とクロマ信号（端子（2a）（2b）のデー
タをそれぞれ圧縮するようにしたディジタルフィルタに
おいて、上記乗算器の入力側にそれぞれ上記輝度信号と
クロマ信号のデータを選択する選択器（5a）〜（5i）を
設け、上記輝度信号の圧縮によって生じるデータの空白
のタイミングで上記クロマ信号のデータを選択すると共
に上記係数を任意に切り換えることによって、上記輝度
信号とクロマ信号のデータごとに異なる特性で圧縮され
たデータを得る（出力端子（９））ことができるように
したディジタルフィルタである。
供給されてそれぞれ所定の係数（ROM（10））と乗算さ
れ、この乗算値が順次遅延手段（回路（8a）〜（8i）を
介して加算（7a）〜（7i）されることにより輝度信号
（端子（１））とクロマ信号（端子（2a）（2b）のデー
タをそれぞれ圧縮するようにしたディジタルフィルタに
おいて、上記乗算器の入力側にそれぞれ上記輝度信号と
クロマ信号のデータを選択する選択器（5a）〜（5i）を
設け、上記輝度信号の圧縮によって生じるデータの空白
のタイミングで上記クロマ信号のデータを選択すると共
に上記係数を任意に切り換えることによって、上記輝度
信号とクロマ信号のデータごとに異なる特性で圧縮され
たデータを得る（出力端子（９））ことができるように
したディジタルフィルタである。
これによれば、複数の入力信号が順次所定のタイミン
グで選択されることによって入力信号ごとに異なる特性
を得ることができ、それによって演算回路等の動作の無
駄のない、良好なディジタルフィルタを形成することが
できる。
グで選択されることによって入力信号ごとに異なる特性
を得ることができ、それによって演算回路等の動作の無
駄のない、良好なディジタルフィルタを形成することが
できる。
第１図において、（１）は輝度信号Ｙの入力端子、
（2a）（2b）は色信号例えばCN、CWの入力端子であっ
て、それぞれサンプリング周波数13.5MHzのディジタル
信号が供給されると共に、入力端子（2a）（2b）からの
信号CN,CWは圧縮後の要求に応じて１水平期間ごとに反
転されるスイッチ（３）に供給されて線順次信号とされ
る。さらにこの線順次の色信号Ｃが、所望の出力位相と
演算回路等の空き位相とを合せるための、それぞれ入力
信号の１サンプル周期の遅延回路（4a）（4b）に供給さ
れる。
（2a）（2b）は色信号例えばCN、CWの入力端子であっ
て、それぞれサンプリング周波数13.5MHzのディジタル
信号が供給されると共に、入力端子（2a）（2b）からの
信号CN,CWは圧縮後の要求に応じて１水平期間ごとに反
転されるスイッチ（３）に供給されて線順次信号とされ
る。さらにこの線順次の色信号Ｃが、所望の出力位相と
演算回路等の空き位相とを合せるための、それぞれ入力
信号の１サンプル周期の遅延回路（4a）（4b）に供給さ
れる。
この入力端子（１）からの輝度信号Ｙと遅延回路（4
b）からの色信号Ｃがそれぞれ選択器（5a）〜（5i）に
供給され、この選択器（5a）〜（5i）で選択された信号
が乗算器（6a）〜（6i）を通じて加算器（7a）〜（7i）
に供給される。この加算器（7a）〜（7h）の出力がそれ
ぞれ入力信号の１サンプル周期の遅延回路（8a）〜（8
h）を通じて次段の加算器（7b）〜（7i）に供給され、
加算器（7i）の出力が遅延回路（8i）を通じて出力端子
（９）に取出される。
b）からの色信号Ｃがそれぞれ選択器（5a）〜（5i）に
供給され、この選択器（5a）〜（5i）で選択された信号
が乗算器（6a）〜（6i）を通じて加算器（7a）〜（7i）
に供給される。この加算器（7a）〜（7h）の出力がそれ
ぞれ入力信号の１サンプル周期の遅延回路（8a）〜（8
h）を通じて次段の加算器（7b）〜（7i）に供給され、
加算器（7i）の出力が遅延回路（8i）を通じて出力端子
（９）に取出される。
そしてさらに上述の乗算器（6a）〜（6i）に対して、
例えばリードオンリーメモリ（ROM）（10）から入力信
号の１サンプル周期ごとに図中に示すようなインパルス
係数a0〜a13及びb0〜b13が巡回して供給されると共に、
ROM（10）からの信号が選択器（5a）〜（5i）に供給さ
れて、それぞれ輝度信号Ｙ側及び色信号Ｃ側に切換えら
れる。
例えばリードオンリーメモリ（ROM）（10）から入力信
号の１サンプル周期ごとに図中に示すようなインパルス
係数a0〜a13及びb0〜b13が巡回して供給されると共に、
ROM（10）からの信号が選択器（5a）〜（5i）に供給さ
れて、それぞれ輝度信号Ｙ側及び色信号Ｃ側に切換えら
れる。
従ってこの装置において、乗算器（6a）〜（6i）から
はそれぞれ第２図に示すような乗算値が各サンプル周期
t0,t1……ごとに出力され、これらの値が加算器（7a）
〜（7i）、遅延回路（8a）〜（8i）からなるパイプライ
ン加算器に供給されることによって、出力端子（９）に
は図中に破線で示す乗算値の加算信号が取出される。
はそれぞれ第２図に示すような乗算値が各サンプル周期
t0,t1……ごとに出力され、これらの値が加算器（7a）
〜（7i）、遅延回路（8a）〜（8i）からなるパイプライ
ン加算器に供給されることによって、出力端子（９）に
は図中に破線で示す乗算値の加算信号が取出される。
そしてこの場合に出力信号は入力信号のサンプル周期
ごとに３つの輝度信号φF,φE,φＤが取出されると共
に、４番目のサンプル期間には色信号Ｃに所定のインパ
ルス応答がたたみ込まれた信号φＣが出力される。なお
この場合に色信号は入力側で２サンプル期間遅延されて
いることから、信号の位相は輝度信号φＥに一致してい
るものであり、従ってこの色信号Ｃにたたみ込まれるイ
ンパルス係数は、輝度信号φＥと同じタップのb12,b9,b
6,b3,b0,b3,b6,b9,b12である。
ごとに３つの輝度信号φF,φE,φＤが取出されると共
に、４番目のサンプル期間には色信号Ｃに所定のインパ
ルス応答がたたみ込まれた信号φＣが出力される。なお
この場合に色信号は入力側で２サンプル期間遅延されて
いることから、信号の位相は輝度信号φＥに一致してい
るものであり、従ってこの色信号Ｃにたたみ込まれるイ
ンパルス係数は、輝度信号φＥと同じタップのb12,b9,b
6,b3,b0,b3,b6,b9,b12である。
こうしてこの装置によれば、複数の入力信号が順次所
定のタイミングで選択されることによって入力信号ごと
に異なる特性を得ることができ、それによって演算回路
等の動作の無駄のない、良好なディジタルフィルタを形
成することができる。
定のタイミングで選択されることによって入力信号ごと
に異なる特性を得ることができ、それによって演算回路
等の動作の無駄のない、良好なディジタルフィルタを形
成することができる。
なお上述の装置において、出力端子（９）に取出され
る信号は輝度信号と線順次の色信号が時分割多重化され
たものであり、この信号を例えばディジタルVTRにて直
接記録することができる。またこの信号を通常の映像信
号として用いる場合には、スイッチング等によって色信
号を分離すると共に、輝度信号は時間軸補正回路にて信
号の時間軸の均等化及び色信号との位相合せを行って使
用することができる。
る信号は輝度信号と線順次の色信号が時分割多重化され
たものであり、この信号を例えばディジタルVTRにて直
接記録することができる。またこの信号を通常の映像信
号として用いる場合には、スイッチング等によって色信
号を分離すると共に、輝度信号は時間軸補正回路にて信
号の時間軸の均等化及び色信号との位相合せを行って使
用することができる。
また上述の装置で色信号はCN,CWに限らず、Ｒ−Y/B−
ＹあるいはI,Q信号であってもよい。
ＹあるいはI,Q信号であってもよい。
さらに上述の例は4:3及び4:1の圧縮を行う場合につい
て述べたが、これらは他の圧縮比に応用することもで
き、またその場合に選択器（5a）〜（5i）の入力は３以
上の多入力とすることもできる。
て述べたが、これらは他の圧縮比に応用することもで
き、またその場合に選択器（5a）〜（5i）の入力は３以
上の多入力とすることもできる。
またフィルタの次数も上述の例に限られるものではな
く、さらに色信号φＣの位相も任意に定めるととがで
き、その場合に遅延回路（4a）（4b）の数等を任意に定
めることができる。
く、さらに色信号φＣの位相も任意に定めるととがで
き、その場合に遅延回路（4a）（4b）の数等を任意に定
めることができる。
また上述の例ではフィルタのインパルス係数を対称と
した場合について示したが、これは他の形式のフィルタ
に対しても同様に実施することができる。
した場合について示したが、これは他の形式のフィルタ
に対しても同様に実施することができる。
この発明によれば、複数の入力信号が順次所定のタイ
ミングで選択されることによって入力信号ごとに異なる
特性を得ることができ、それによって演算回路等の動作
の無駄のない、良好なディジタルフィルタを形成するこ
とができるようになった。
ミングで選択されることによって入力信号ごとに異なる
特性を得ることができ、それによって演算回路等の動作
の無駄のない、良好なディジタルフィルタを形成するこ
とができるようになった。
第１図は本発明の一例の構成図、第２図はその説明のた
めの図、第３図，第４図は従来の技術の説明のための図
である。 （１），（2a）（2b）は入力端子、（３）はスイッチ、
（4a）（4b）（8a）〜（8i）は遅延回路、（5a）〜（5
i）は選択器、（6a）〜（6i）は乗算器、（7a）〜（7
i）は加算器、（９）は出力端子、（10）はリードオン
リーメモリである。
めの図、第３図，第４図は従来の技術の説明のための図
である。 （１），（2a）（2b）は入力端子、（３）はスイッチ、
（4a）（4b）（8a）〜（8i）は遅延回路、（5a）〜（5
i）は選択器、（6a）〜（6i）は乗算器、（7a）〜（7
i）は加算器、（９）は出力端子、（10）はリードオン
リーメモリである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 9/78 Ｈ０４Ｎ 9/78 Ａ (56)参考文献 特開 昭60−242717（ＪＰ，Ａ) 特開 昭62−210716（ＪＰ，Ａ) 特開 昭64−47113（ＪＰ，Ａ) 三谷「ディジタルフィルタデザイン ［ディジタル信号処理シリーズ３］」 （昭62−４−20）昭晃堂Ｐ．94−95
Claims (1)
- 【請求項１】入力信号が各段の乗算器に供給されてそれ
ぞれ所定の係数と乗算され、 この乗算値が順次遅延手段を介して加算されることによ
り輝度信号とクロマ信号のデータをそれぞれ圧縮するよ
うにしたディジタルフィルタにおいて、 上記乗算器の入力側にそれぞれ上記輝度信号とクロマ信
号のデータを選択する選択器を設け、 上記輝度信号の圧縮によって生じるデータの空白のタイ
ミングで上記クロマ信号のデータを選択すると共に上記
係数を任意に切り換えることによって、 上記輝度信号とクロマ信号のデータごとに異なる特性で
圧縮されたデータを得ることができるようにしたディジ
タルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199323A JP2590910B2 (ja) | 1987-08-10 | 1987-08-10 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62199323A JP2590910B2 (ja) | 1987-08-10 | 1987-08-10 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442909A JPS6442909A (en) | 1989-02-15 |
| JP2590910B2 true JP2590910B2 (ja) | 1997-03-19 |
Family
ID=16405885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62199323A Expired - Fee Related JP2590910B2 (ja) | 1987-08-10 | 1987-08-10 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590910B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05283978A (ja) * | 1992-03-31 | 1993-10-29 | Sony Corp | サンプリングレート変換装置 |
| JP2002166739A (ja) * | 2000-11-29 | 2002-06-11 | Nippon Sharyo Seizo Kaisha Ltd | 無人搬送車のスリップの検知および解消装置 |
| JP4547123B2 (ja) * | 2002-08-28 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | オーディオ・インターフェイス回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2580102B2 (ja) * | 1984-05-17 | 1997-02-12 | ソニー株式会社 | Ｆｉｒ型ディジタルフィルタ |
-
1987
- 1987-08-10 JP JP62199323A patent/JP2590910B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 三谷「ディジタルフィルタデザイン［ディジタル信号処理シリーズ３］」（昭６２−４−２０）昭晃堂Ｐ．９４−９５ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442909A (en) | 1989-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |