JPH057127A

JPH057127A - 可変遅延回路

Info

Publication number: JPH057127A
Application number: JP3154753A
Authority: JP
Inventors: Naoyasu Seki; 直康関
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1991-06-26
Filing date: 1991-06-26
Publication date: 1993-01-14

Abstract

(57)【要約】【目的】任意に遅延量を選択可能な可変遅延回路にお
いて、遅延素子数を減少させＩＣ化したときのチップ面
積を小さくする。【構成】複数の遅延素子の遅延量を基本遅延量をｄと
したときにｄ×２ⁿ（ｎ＝０、１、２、３…）とする。
この結果、例えば遅延量は１ｄ、２ｄ、４ｄ、８ｄ…と
なり、これらを直並列に全組合せでスイッチング素子に
より結合する。この結果、スイッチング素子の選択によ
って、より少ない遅延素子によりｄ刻みで広範囲の遅延
量を選択することができる。この可変遅延回路はＦＩＲ
フィルタ及びテレビ受信装置のゴーストキャンセラなど
を利用され素子数の極めて小さい小型の装置を提供す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は可変遅延回路、特に複数
の予め定められた所定遅延量を有する遅延素子を用いて
所望の遅延量を作り出す可変遅延回路及びこの可変遅延
回路を用いて乗算器と組み合せることによって得られた
ＦＩＲフィルタそして可変遅延回路をデジタルフィルタ
と組み合せて用いたゴーストキャンセラの改良に関す
る。

【０００２】

【従来の技術】電気的な信号処理において、遅延回路が
広範囲に用いられており、特にデジタル画像処理その他
においては広い適応領域を有する。これらの遅延回路は
その遅延量を任意に選択可能であることが好ましく、可
変遅延回路として実用化され、特に所定のあるいは任意
に選択された乗算係数をもった乗算器と組み合せること
によってＦＩＲフィルタを構成することができ、またこ
のような可変遅延回路の具体的な応用例としては、テレ
ビ受信信号内のゴーストを除去するためのゴーストキャ
ンセラが周知であり、ゴースト遅れ時間を可変遅延回路
によって作り出し、ゴーストの逆極性信号をテレビ受信
信号に加えることによって所望のゴーストキャンセラが
構成可能である。

【０００３】周知のように、遅延素子としては従来より
ディレーラインなどが広く用いられていたが、近年にお
いては、このような可変遅延回路を複数の遅延素子とこ
れらの遅延素子を任意に選択するトランスファゲートな
どのスイッチング素子群とを組み合せてＩＣ化した可変
遅延素子が広範囲に用いられるようになっており、ＩＣ
化によるコスト低減と相まってその利用範囲が拡大して
いる。

【０００４】

【発明が解決しようとする課題】しかしながら、従来に
おいて、このようにＩＣ化された遅延素子は所望の遅延
量（遅延時間）を作り出すために、比較的大面積の半導
体領域を必要とし、この結果可変遅延回路における遅延
量を幅広くかつ細かく設定可能とするためには必然的に
ＩＣ面積が大きくなり、同一のウェハから採れるＩＣチ
ップの数が減少し、歩留り低下あるは価格上昇などの問
題が生じるという課題があった。

【０００５】図３には従来における可変遅延回路を用い
たＦＩＲフィルタの一例が示されている。従来におい
て、各遅延素子１０はそれぞれ一定の基本遅延量ｄを有
しており、通常これらの遅延素子１０は直列に配置さ
れ、各遅延素子１０の後段にそれぞれ所定の乗算係数を
有する乗算器１１が接続され、さらに全乗算器１１の出
力を順次加算器１２によって加算することによって所望
のＦＩＲフィルタが構成されている。このような従来の
ＦＩＲフィルタにおいては、入力端子１３から所定の入
力信号が供給され、前記直列接続された各遅延素子１０
の遅延量とこれに対応して予め設定されている乗算係数
により所定のＦＩＲ伝達関数に基づいた演算が行われ、
出力端子１４から濾波出力が得られる。

【０００６】従って、従来の図３に示した遅延回路ある
いはそれを用いたＦＩＲフィルタでは広範囲にかつ細か
く遅延量を設定するためには遅延素子１０を直列に多数
個接続する必要があり、この結果ゲート数が著しく増大
し、またＩＣ化したときの必要面積を大きくしなければ
ならないという問題が生じていた。

【０００７】また、前述したＦＩＲフィルタに用いた場
合においては、実際上、各遅延素子１０の後段に接続さ
れる乗算器１１はそれらの乗算係数が「０」の場合が多
く、このためにＩＣチップの面積を有効に利用できず、
いたずらに大型化してしまうという問題も生じていた。

【０００８】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は、小型簡単な構造によって広範囲
の可変遅延量を得ることができ、ＩＣ化する場合におい
てもチップ面積を増大させることなく歩留り及びコスト
を著しく改善可能な可変遅延回路そしてこの可変遅延回
路を用いたＦＩＲフィルタ及びゴーストキャンセラを提
供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明においては、複数の遅延素子はそれぞれ遅延
量が基本遅延量をｄとした場合ｄ×２ⁿ（ｎ＝０、１、
２、３…）とし、これらの遅延素子をトランスファゲー
トなどのスイッチング素子群によって全ての直並列組合
せに接続し、任意の遅延量設定を可能としたことを特徴
とする。

【００１０】

【作用】従って、本発明によれば、最低個数の遅延素子
で広範囲に選択可能な遅延量を設定できるので、ＩＣ化
した場合においても小さいチップ面積で十分に所望の遅
延量を選択できるという利点がある。

【００１１】また、本発明によれば、このような可変遅
延回路を用いることによって、小型小面積のＦＩＲフィ
ルタそしてテレビ受信信号のゴーストキャンセラを得る
ことができ、特に乗算器を遅延回路の後段に一括した素
子として配置することにより、ＩＣ化したときのチップ
面積を著しく減少可能である。

【００１２】

【実施例】以下図面に基づいて本発明の好適な実施例を
説明する。

【００１３】図１には本発明に好適な４素子可変遅延回
路が示されており、実施例において４個の遅延素子２
１、２２、２３、２４が設けられている。実施例におい
て、基本遅延量をｄとすると、遅延素子２１はこの基本
遅延量ｄに設定されている。そして、他の遅延素子２
２、２３、２４はそれぞれ順次前述した基本遅延量ｄに
対して２ⁿ（ｎ＝１、２、３…）となるようにそれぞれ
の遅延量が設定されている。すなわち、遅延素子２２は
２×ｄ、遅延素子２３は４×ｄそして遅延素子２４は８
×ｄの遅延量を有する。

【００１４】従って、これらの遅延素子を任意に組み合
わせることが可能であるならば、遅延量は０〜１５ｄま
での範囲でｄ刻みに与えられることとなる。

【００１５】図１において、このような任意の組合せを
可能とするためにトランスファゲートなどからなるＩＣ
化されたスイッチング素子群が設けられ、図１におい
て、１４個のスイッチング素子３０が用いられている。
ＩＣ化された可変遅延回路はこれらのトランスファゲー
トスイッチング素子３０の各制御入力を遅延設定端子と
して外部に引き出し、この遅延設定端子に所定の制御信
号を供給することによって、前記４個の遅延素子２１、
２２、２３、２４を任意に組合せ接続し、所望の遅延量
を設定することができる。

【００１６】このような可変遅延回路の入力端子３１に
は任意の入力信号が供給され、また実施例において出力
端子３２の前段には乗算器３３が接続され、この乗算器
３３の乗算係数を予め所定値に設定することにより、本
発明に係る可変遅延回路を遅延増幅器あるいは遅延リミ
タとして用いることが可能となる。前述した従来の図３
と比較して明らかなように、図１の実施例では、確かに
スイッチング素子３０の個数が増加するが、このスイッ
チング素子３０自体は前述したようにトランスファゲー
トとしてＩＣ内に一体形成可能であり、このようなトラ
ンスファゲートは周知のように極めて小面積で製作可能
であり、一方において大チップ面積を必要とする遅延素
子２１、２２、２３、２４はわずかに本実施例において
も４個のみで済み、全体としてＩＣチップ面積を著しく
縮小した可変遅延回路を提供可能である。

【００１７】また、図１に示した可変遅延素子は必要に
応じてＦＩＲフィルタとして用いることができ、このと
きには遅延量及び乗算係数を所望のフィルタ特性に合せ
て予め設定すれば良く、また図１の１個で示した乗算器
３３を複数に分割して所定位置に分散させることも可能
である。

【００１８】さらに、本発明において、前述した遅延回
路はテレビ受信信号のゴーストキャンセラとしても利用
可能であり、図２にはこのようなゴーストキャンセラの
一例が示されている。

【００１９】周知の如くテレビ受像機にて受信された例
えばＮＴＳＣ方式の標準受信信号はチユーナ、フロント
エンド及びイコライザなどを通って所定の信号処理が施
された後、端子４０から本実施例におけるゴーストキャ
ンセラに入力される。本実施例におけるノイズキャンセ
ラは複数の可変遅延回路４１−１、４１−２…４１−ｍ
を含み、これら各可変遅延回路４１は前述した図１の回
路構成と同一である。従って、このような複数のＩＣ化
された可変遅延回路４１を用いて、それらの遅延設定端
子に制御信号を供給することによって、テレビ受信信号
に含まれるゴースト毎の遅延時間をそれぞれ与えること
が可能となる。実際上、テレビ受信信号に含まれるゴー
ストは通常の場合複数種存在し、これに合せて図２にお
いても複数の遅延可変回路４１が設けられ、これによっ
て各ゴースト毎に所望の逆極性ノイズ打消し信号を作り
出すことが可能となり、実施例においてこのような複数
の遅延回路４１は１０〜１６個程度設けることが好まし
い。

【００２０】前述した各可変遅延回路４１の後段にはそ
れぞれデジタルフィルタ実施例においてはＦＩＲフィル
タ４２−１〜４２−ｍが接続されており、実施例におい
てそれぞれ各フィルタ４２は７〜１６タップのフィルタ
からなる。従って、このＦＩＲフィルタのフィルタ特性
を各ゴースト毎に選択すれば、極めて除去特性の良好な
装置を得ることができ、また実施例において前記ＦＩＲ
フィルタ４２自体も前述した本発明に係る可変遅延回路
を利用することも可能である。

【００２１】各ＦＩＲフィルタ４２の出力は加算器４３
にて順次加算され入力信号と加算された後出力端子４４
から周知の色分離回路に供給される。

【００２２】従って、本発明によれば、テレビ受像機内
のゴーストキャンセラを簡単かつ小型の回路構造にて提
供することができ、これまで高級機種にしか用いられな
かったゴーストキャンセラを安価に供給することが可能
となる。

【００２３】

【発明の効果】以上説明したように、本発明によれば、
少ない数の遅延素子を有効に用いて広範囲の遅延量を設
定可能な可変遅延回路を提供することができ、またこれ
を用いたＦＩＲフィルタあるいはゴーストキャンセラと
しても極めて有用である。

【００２４】また、本発明によれば、このような可変遅
延回路をＩＣ化するときのチップ面積を著しく減少さ
せ、小型かつ低価格の素子を提供できるという利点があ
る。

【図面の簡単な説明】

【図１】本発明に係る可変遅延回路の好適な実施例を示
すブロック回路図。

【図２】図１に示した可変遅延回路を用いたテレビ受信
信号用のゴーストキャンセラの一実施例を示すブロック
図。

【図３】従来における遅延回路を用いてＦＩＲフィルタ
の概略構成を示すブロック図。

【符号の説明】

２１、２２、２３、２４遅延素子３０スイッチング素子３３乗算器４１可変遅延回路４２ＦＩＲフィルタ

Claims

【特許請求の範囲】

【請求項１】基本遅延量をｄとし、それぞれの遅延量
がｄ×２ⁿ（ｎは０、１、２、３…）に設定されたｎ＋
１個の遅延素子と、これらの各遅延素子を結合し、必要
に応じて所定の組合せで遅延時間を選択することのでき
るスイッチング素子群と、を含み、スイッチング素子群
の選択によって所望の遅延量を得ることのできる可変遅
延回路。
【請求項２】遅延素子として、請求項１記載の可変遅
延回路を用いたＦＩＲフィルタ。
【請求項３】請求項１記載の可変遅延回路を複数並列
接続し、各可変遅延回路の出力にはそれぞれデジタルフ
ィルタが接続され、前記可変遅延回路の共通入力端子に
テレビ受信信号が供給され、前記複数の可変遅延回路の
遅延時間をテレビ受信信号のゴースト遅れ時間に設定
し、各デジタルフィルタの乗数をゴーストの強さに設定
することによってテレビ受信信号のゴーストを除去する
ゴーストキャンセラ。