JP2904792B2 - １次元ディジタルフィルタ - Google Patents
１次元ディジタルフィルタInfo
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- JP2904792B2 JP2904792B2 JP63232961A JP23296188A JP2904792B2 JP 2904792 B2 JP2904792 B2 JP 2904792B2 JP 63232961 A JP63232961 A JP 63232961A JP 23296188 A JP23296188 A JP 23296188A JP 2904792 B2 JP2904792 B2 JP 2904792B2
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Description
【発明の詳細な説明】 〔概要〕 FIR（有限インパルス応答）型フィルタ等の１次元デ
ィジタルフィルタに関し， 高速動作が可能であると共に，タップ長の変更が容易
な汎用性を実現することを目的とし， Ｎ（Ｎは２以上の整数）タップの１次元ディジタルフ
ィルタであって，タップ係数列と入力信号系列とがそれ
ぞれ順次に入力されて両者の積和を演算するＮ個の積回
路と,N個の積和回路にタップ係数列をそれぞれ供給する
係数供給回路とを具備し，タップ係数列はＮ個のタップ
係数を１サイクルとして循環しており，各積和回路に供
給されるタップ係数列はそれぞれタップ係数が一つずつ
ずれたものであり，各積和回路は１サイクル毎に積和を
演算してその積和値を出力し，これらＮ個の積和回路か
らそれぞれ出力される積和値によって出力信号系列が作
られるように構成される。
ィジタルフィルタに関し， 高速動作が可能であると共に，タップ長の変更が容易
な汎用性を実現することを目的とし， Ｎ（Ｎは２以上の整数）タップの１次元ディジタルフ
ィルタであって，タップ係数列と入力信号系列とがそれ
ぞれ順次に入力されて両者の積和を演算するＮ個の積回
路と,N個の積和回路にタップ係数列をそれぞれ供給する
係数供給回路とを具備し，タップ係数列はＮ個のタップ
係数を１サイクルとして循環しており，各積和回路に供
給されるタップ係数列はそれぞれタップ係数が一つずつ
ずれたものであり，各積和回路は１サイクル毎に積和を
演算してその積和値を出力し，これらＮ個の積和回路か
らそれぞれ出力される積和値によって出力信号系列が作
られるように構成される。
本発明はFIR（有限インパルス応答）型フィルタ等の
１次元ディジタルフィルタに関する。本発明の１次元デ
ィジタルフィルタは，例えばディジタルカラーTV受像装
置などでビデオ信号帯域を取り扱うFIRフィルタなどに
適用される。
１次元ディジタルフィルタに関する。本発明の１次元デ
ィジタルフィルタは，例えばディジタルカラーTV受像装
置などでビデオ信号帯域を取り扱うFIRフィルタなどに
適用される。
従来のFIRフィルタとしては，例えば第８図に示され
るような汎用コンピュータによる構成方法，あるいは第
９図に示されるような専用ハードウェアによる構成方法
がある。
るような汎用コンピュータによる構成方法，あるいは第
９図に示されるような専用ハードウェアによる構成方法
がある。
第８図の汎用コンピュータによるものは，入力信号xn
に対して第８図のブロック内に記された演算をソフトウ
ェア的に行って出力信号ynを得るものである。
に対して第８図のブロック内に記された演算をソフトウ
ェア的に行って出力信号ynを得るものである。
また第９図の専用ハードウェアによるものは，入力信
号xnを遅延器Z-1で順次に遅延させ，その遅延出力に係
数a0〜amを乗じて積和演算を行うものである。
号xnを遅延器Z-1で順次に遅延させ，その遅延出力に係
数a0〜amを乗じて積和演算を行うものである。
前者の汎用コンピュータによる構成は，フィルタのタ
ップ数の変更が容易であり，汎用性がある。しかし，ビ
デオ信号帯域での実時間処理が要求されるような場合に
は，一般の汎用コンピュータでは処理速度の点から無理
があり，処理速度が超高速なスーパーコンピュータを用
いる必要があるが，これは高価であり，かつ大型化す
る。
ップ数の変更が容易であり，汎用性がある。しかし，ビ
デオ信号帯域での実時間処理が要求されるような場合に
は，一般の汎用コンピュータでは処理速度の点から無理
があり，処理速度が超高速なスーパーコンピュータを用
いる必要があるが，これは高価であり，かつ大型化す
る。
また後者の専用ハードウェアによる構成は，高速動作
可能で実時間処理に適したものであるが，タップ長が長
くなると，部品数および配線量が非常に増大する。また
タップ長を変更したい場合には既存の設計を利用でき
ず，新たに設計し直す必要があり，重複設計となって不
経済である。
可能で実時間処理に適したものであるが，タップ長が長
くなると，部品数および配線量が非常に増大する。また
タップ長を変更したい場合には既存の設計を利用でき
ず，新たに設計し直す必要があり，重複設計となって不
経済である。
このように従来構成のディジタルフィルタは汎用性と
高速性が両立していない。
高速性が両立していない。
したがって本発明の目的は，専用ハードウェア構成に
より高速動作を可能とするとともに，タップ長の変更を
容易に行える汎用性も持たせる，すなわち汎用性と高速
性を両立できる１次元ディジタルフィルタを提供するこ
とにある。
より高速動作を可能とするとともに，タップ長の変更を
容易に行える汎用性も持たせる，すなわち汎用性と高速
性を両立できる１次元ディジタルフィルタを提供するこ
とにある。
第１図は本発明に係る原理ブロック図である。
本発明に係るＮタップの１次元ディジタルフィルタ
は，タップ係数列Ｃと入力信号系列Ｘとがそれぞれ順次
に入力されて両者の積和を演算するＮ個の積和回路311
〜31Nと,N個の積和回路311〜31Nにタップ係数列Ｃをそ
れぞれ供給する係数供給回路32とを具備し，各積和回路
311〜31Nに供給されるタップ係数列ＣはＮ個のタップ係
数c1〜CNを１サイクルとして循環しているとともに、そ
れぞれタップ係数が一つずつずれたものであり，各積和
回路311〜31Nは１サイクル毎に積和を演算してその積和
値を出力し，これらＮ個の積和回路311〜31Nからそれぞ
れ出力される積和値によって出力信号系列Ｙが作られる
ように構成される。
は，タップ係数列Ｃと入力信号系列Ｘとがそれぞれ順次
に入力されて両者の積和を演算するＮ個の積和回路311
〜31Nと,N個の積和回路311〜31Nにタップ係数列Ｃをそ
れぞれ供給する係数供給回路32とを具備し，各積和回路
311〜31Nに供給されるタップ係数列ＣはＮ個のタップ係
数c1〜CNを１サイクルとして循環しているとともに、そ
れぞれタップ係数が一つずつずれたものであり，各積和
回路311〜31Nは１サイクル毎に積和を演算してその積和
値を出力し，これらＮ個の積和回路311〜31Nからそれぞ
れ出力される積和値によって出力信号系列Ｙが作られる
ように構成される。
各積和回路311〜31Nは係数c1〜CNが一巡する１サイク
ルの間，各係数ciと入力信号xnとの積を累算して積和値
Σを得る。
ルの間，各係数ciと入力信号xnとの積を累算して積和値
Σを得る。
各積和回路311〜31Nの積和値Σは，各積和回路311〜3
1Nについて係数c1〜CNをが一巡した時点で Σ＝c1 xn＋c2 xn-1＋……＋cN xn-N となる。これはディジタルフィルタの出力信号であるの
で，各積和回路311〜31Nが順番にその積和値を出力して
いけば，フィルタ出力信号系列Ｙを作ることができる。
1Nについて係数c1〜CNをが一巡した時点で Σ＝c1 xn＋c2 xn-1＋……＋cN xn-N となる。これはディジタルフィルタの出力信号であるの
で，各積和回路311〜31Nが順番にその積和値を出力して
いけば，フィルタ出力信号系列Ｙを作ることができる。
以下，図面を参照しつつ本発明の実施例を説明する。
第２図は本発明に係る一実施例としての１次元ディジタ
ルフィルタを示すものである。この実施例装置は本発明
をタップ可変長型汎用FIRフィルタ装置に適用したもの
であり,8タップ基板を適宜に増設して縦段接続すること
によって８タップ単位にタップ長を増加することができ
るように構成されるものである。
第２図は本発明に係る一実施例としての１次元ディジタ
ルフィルタを示すものである。この実施例装置は本発明
をタップ可変長型汎用FIRフィルタ装置に適用したもの
であり,8タップ基板を適宜に増設して縦段接続すること
によって８タップ単位にタップ長を増加することができ
るように構成されるものである。
第２図において，本フィルタ装置は大略的にはマザー
ボード20とフィルタ本体21とに分けられる。マザーボー
ド20は，外部回路とのインタフェースを行う入出力イン
タフェース1,コントロール回路2,可変長カウンタ3,スタ
ート／出力制御回路4,係数用メモリ５等を含み構成さ
れ，係数データの設定，タップ長の設定，スタート・出
力制御信号の作成などの機能を持つ。
ボード20とフィルタ本体21とに分けられる。マザーボー
ド20は，外部回路とのインタフェースを行う入出力イン
タフェース1,コントロール回路2,可変長カウンタ3,スタ
ート／出力制御回路4,係数用メモリ５等を含み構成さ
れ，係数データの設定，タップ長の設定，スタート・出
力制御信号の作成などの機能を持つ。
一方，フィルタ本体21は縦断接続された複数枚の８タ
ップ基板61〜6nによって構成されており，タップ長の変
更はこの８タップ基板の縦段接続枚数を増減することに
よって８タップ単位に簡単に実施できる。
ップ基板61〜6nによって構成されており，タップ長の変
更はこの８タップ基板の縦段接続枚数を増減することに
よって８タップ単位に簡単に実施できる。
８タップ基板61〜6nの詳細な構成が第３図に示され
る。第３図図示の如く,8タップ基板６はそれぞれ８個の
累算器71〜78と係数遅延器81〜88とで構成されている。
係数遅延器81〜88は縦段接続されており，係数用メモリ
５から入力される係数Ciを１クロックタイミング分ずつ
遅延させるようになっている。
る。第３図図示の如く,8タップ基板６はそれぞれ８個の
累算器71〜78と係数遅延器81〜88とで構成されている。
係数遅延器81〜88は縦段接続されており，係数用メモリ
５から入力される係数Ciを１クロックタイミング分ずつ
遅延させるようになっている。
累積器71〜78には前段係数遅延器の係数出力と入力信
号xnとがそれぞれ入力端子a,bに入力されており，各累
算器71〜78はこれら入力信号ｘの系列と係数Ｃの系列と
の積和を演算して出力端子Ｑに出力する。またこの累算
器71〜78はスタート／出力制御回路４からスタート制御
信号SstをST端子に受信することによって累積内容がリ
セットされて積和の演算を開始し，出力制御信号SocをO
C端子に受信することによって積和の結果を出力端子Ｑ
から出力するように構成されている。
号xnとがそれぞれ入力端子a,bに入力されており，各累
算器71〜78はこれら入力信号ｘの系列と係数Ｃの系列と
の積和を演算して出力端子Ｑに出力する。またこの累算
器71〜78はスタート／出力制御回路４からスタート制御
信号SstをST端子に受信することによって累積内容がリ
セットされて積和の演算を開始し，出力制御信号SocをO
C端子に受信することによって積和の結果を出力端子Ｑ
から出力するように構成されている。
この累積器71〜78の概略的な構成が第４図に示され
る。図示の如く，入力信号xnと入力係数Ciとの積を計算
する乗算器711,これらの積を累算する加算器712とレジ
スタ713,および出力保持用のレジスタ714等を含み構成
されている。
る。図示の如く，入力信号xnと入力係数Ciとの積を計算
する乗算器711,これらの積を累算する加算器712とレジ
スタ713,および出力保持用のレジスタ714等を含み構成
されている。
この実施例装置の動作が以下に説明される。ここでは
説明を簡単にするため,8タップ基板６が一枚の場合，す
なわちFIRフィルタのタップ数が８個であるとした場合
を例として説明する。
説明を簡単にするため,8タップ基板６が一枚の場合，す
なわちFIRフィルタのタップ数が８個であるとした場合
を例として説明する。
第５図はこの８タップの場合について入力信号xn，出
力信号ynおよび累算器の積和値Σの関係を示す図であ
る。係数用メモリ５はコントロール回路２によって８個
の係数C7〜C0が設定され，可変長カウンタ３からのアド
レス入力によってこの係数C7〜C0を順次に出力し，この
係数C7〜C0を１サイクルとしてこのサイクルを繰り返し
循環させる。
力信号ynおよび累算器の積和値Σの関係を示す図であ
る。係数用メモリ５はコントロール回路２によって８個
の係数C7〜C0が設定され，可変長カウンタ３からのアド
レス入力によってこの係数C7〜C0を順次に出力し，この
係数C7〜C0を１サイクルとしてこのサイクルを繰り返し
循環させる。
係数遅延器71〜78にはこの係数C7〜C0がクロックタイ
ミング毎に順次入力されて第３図中を右側に順次にシフ
トしていく。各係数遅延器81〜88の係数出力は後段の累
算器71〜78の入力端子ａにそれぞれ入力される。一方,8
個の累算器71〜78の入力端子ｂには入力信号xnが同時に
入力されており，各累算器71〜78は入力された係数Ｃと
入力信号xnとの積を求め，この積をクロックタイミング
毎に累算している。
ミング毎に順次入力されて第３図中を右側に順次にシフ
トしていく。各係数遅延器81〜88の係数出力は後段の累
算器71〜78の入力端子ａにそれぞれ入力される。一方,8
個の累算器71〜78の入力端子ｂには入力信号xnが同時に
入力されており，各累算器71〜78は入力された係数Ｃと
入力信号xnとの積を求め，この積をクロックタイミング
毎に累算している。
第５図を参照して，まず累算器71の積和演算について
説明する。最初のクロックタイミングで入力信号x0が入
力されるとC7 x0が求められ，次にクロックタイミング
で入力信号x1が入力されるとC6 x1が計算されて前のC7
x0に加算される。以下同様にして累算が続けられ，入
力信号x7が入力されると，合計の累算値Σ1は， Σ1＝C7 x0＋C6 x1＋C5 x2＋C4 x3＋C3 x4＋C2 x
5＋C1 x6＋C0 x7 となる。これはFIRディジタルフィルタの出力 yn＝C0 xn＋C1 xn-1＋……＋Ci xn-1 であるので，この時点で出力制御信号Socを累算器71に
送出してその累算値をフィルタの出力信号y7として出力
する。そして出力信号y7の出力後はスタート制御信号Ss
tを累算器71に送出してその累積値Σ1をクリアするとと
もに次のサイクルの積和演算をスタートさせる。
説明する。最初のクロックタイミングで入力信号x0が入
力されるとC7 x0が求められ，次にクロックタイミング
で入力信号x1が入力されるとC6 x1が計算されて前のC7
x0に加算される。以下同様にして累算が続けられ，入
力信号x7が入力されると，合計の累算値Σ1は， Σ1＝C7 x0＋C6 x1＋C5 x2＋C4 x3＋C3 x4＋C2 x
5＋C1 x6＋C0 x7 となる。これはFIRディジタルフィルタの出力 yn＝C0 xn＋C1 xn-1＋……＋Ci xn-1 であるので，この時点で出力制御信号Socを累算器71に
送出してその累算値をフィルタの出力信号y7として出力
する。そして出力信号y7の出力後はスタート制御信号Ss
tを累算器71に送出してその累積値Σ1をクリアするとと
もに次のサイクルの積和演算をスタートさせる。
同様に累算器72においても入力信号xnの入力の度に積
和演算が行われており，入力信号x8の入力時にはその累
算値Σ2は， Σ2＝C7 x1＋C6 x2＋C5 xx＋C4 x4＋C3 x5＋C2 x
6＋C1 x7＋C0 x8 となる。従ってこの累積値Σ2を出力信号y8として出力
する。以下，同様にして累算器73〜78から順次にその累
算値Σ3〜Σ8がフィルタ出力信号y9〜y14として出力さ
れ，入力信号x15が入力されると，再び累算器71に戻っ
てその累算値Σ1がフィルタ出力信号y15として出力され
る。以下，この動作を繰り返す。
和演算が行われており，入力信号x8の入力時にはその累
算値Σ2は， Σ2＝C7 x1＋C6 x2＋C5 xx＋C4 x4＋C3 x5＋C2 x
6＋C1 x7＋C0 x8 となる。従ってこの累積値Σ2を出力信号y8として出力
する。以下，同様にして累算器73〜78から順次にその累
算値Σ3〜Σ8がフィルタ出力信号y9〜y14として出力さ
れ，入力信号x15が入力されると，再び累算器71に戻っ
てその累算値Σ1がフィルタ出力信号y15として出力され
る。以下，この動作を繰り返す。
この実施例装置でタップ数を変更する場合には，同じ
構成の８タップ基板６の縦段接続枚数を増減し，それに
応じてコントロール回路２によって係数用メモリ５に設
定される係数Ｃを変更し，また可変長カウンタ３の設定
タップ長データを変更する。この可変長カウンタ３のデ
ータ変更によってスタート／出力制御回路４のスタート
制御信号Sstおよび出力信号Socも，変更されたタップ数
に応じたタイミングで出力される。
構成の８タップ基板６の縦段接続枚数を増減し，それに
応じてコントロール回路２によって係数用メモリ５に設
定される係数Ｃを変更し，また可変長カウンタ３の設定
タップ長データを変更する。この可変長カウンタ３のデ
ータ変更によってスタート／出力制御回路４のスタート
制御信号Sstおよび出力信号Socも，変更されたタップ数
に応じたタイミングで出力される。
以上の構成によれば，必要な部品数はほぼ半分にする
ことができ，また配線量も半分以下に削減することがで
きる。
ことができ，また配線量も半分以下に削減することがで
きる。
本発明を例えばNTSC方式カラーテレビ信号の伝送中に
発生するクロマ歪すなわち相対振幅歪，相対遅延時間歪
を補正する目的に使用する場合について説明すると，こ
の場合には分解能９ビット以上，タップ数60以上のFIR
フィルタが必要となる。そこで余裕をとって64タップと
した場合のクロマ等化補正システム構成が第６図に示さ
れる。
発生するクロマ歪すなわち相対振幅歪，相対遅延時間歪
を補正する目的に使用する場合について説明すると，こ
の場合には分解能９ビット以上，タップ数60以上のFIR
フィルタが必要となる。そこで余裕をとって64タップと
した場合のクロマ等化補正システム構成が第６図に示さ
れる。
このシステムに上述の実施例のタップ可変長汎用FIR
フィルタを利用するには，第７図に示されるように，フ
ィルタ本体21の８タップ基板６の枚数を８枚としてタッ
プ拡張用のスロットに各基板を挿入し，マザーボード20
のタップ長設定を64とする。これによりタップ長を64に
拡張したFIRフィルタを簡単に構成できる。なお，このF
IRフィルタの前後にはA/D変換器11とD/A変換器12を設け
ることになる。
フィルタを利用するには，第７図に示されるように，フ
ィルタ本体21の８タップ基板６の枚数を８枚としてタッ
プ拡張用のスロットに各基板を挿入し，マザーボード20
のタップ長設定を64とする。これによりタップ長を64に
拡張したFIRフィルタを簡単に構成できる。なお，このF
IRフィルタの前後にはA/D変換器11とD/A変換器12を設け
ることになる。
本発明の実施にあたっては種々の変形形態が可能であ
る。例えば上述の実施例ではFIRフィルタに本発明を適
用した場合について説明したが，これに限らず,IIRある
いは巡回型ディジタルフィルタに本発明を適用すること
も勿論可能である。また応用範囲も音声信号処理は勿
論，上述のビデオ信号の実時間処理に対しても速度的に
十分に使用できるものである。
る。例えば上述の実施例ではFIRフィルタに本発明を適
用した場合について説明したが，これに限らず,IIRある
いは巡回型ディジタルフィルタに本発明を適用すること
も勿論可能である。また応用範囲も音声信号処理は勿
論，上述のビデオ信号の実時間処理に対しても速度的に
十分に使用できるものである。
本発明によれば，専用ハードウェア構成により高速動
作が可能であり，また基板の縦段接続枚数を変えるだけ
でタップ数を自由かつ容易に変更することができる汎用
性のある１次元ディジタルフィルタを実現できる。
作が可能であり，また基板の縦段接続枚数を変えるだけ
でタップ数を自由かつ容易に変更することができる汎用
性のある１次元ディジタルフィルタを実現できる。
第１図は本発明に係る原理ブロック図， 第２図は本発明の一実施例としての１次元ディジタルフ
ィルタの構成を示すブロック図， 第３図は実施例装置における８タップ基板の構成を示す
ブロック図， 第４図は実施例装置における累算器の概略構成を示すブ
ロック図， 第５図は実施例装置の動作を説明するための入出力信号
と累算値の関係を示す図， 第６図はクロマ歪等化補正システム構成を示す図， 第７図は第６図の補正システム構成に本発明によるタッ
プ可変長汎用FIRフィルタを適用したシステム構成を示
す図， 第８図は汎用コンピュータによりFIRフィルタを実現し
た場合の従来例を示す図，および， 第９図は専用ハードウェアによりFIRフィルタを実現し
た場合の従来例を示すブロック図である。 図において， １……入出力インタフェース ２……コントロール回路 ３……可変長カウンタ ４……スタート／出力制御回路 ５……係数用メモリ 61〜6n……８タップ基板 71〜78……累算器 81〜88……係数遅延器
ィルタの構成を示すブロック図， 第３図は実施例装置における８タップ基板の構成を示す
ブロック図， 第４図は実施例装置における累算器の概略構成を示すブ
ロック図， 第５図は実施例装置の動作を説明するための入出力信号
と累算値の関係を示す図， 第６図はクロマ歪等化補正システム構成を示す図， 第７図は第６図の補正システム構成に本発明によるタッ
プ可変長汎用FIRフィルタを適用したシステム構成を示
す図， 第８図は汎用コンピュータによりFIRフィルタを実現し
た場合の従来例を示す図，および， 第９図は専用ハードウェアによりFIRフィルタを実現し
た場合の従来例を示すブロック図である。 図において， １……入出力インタフェース ２……コントロール回路 ３……可変長カウンタ ４……スタート／出力制御回路 ５……係数用メモリ 61〜6n……８タップ基板 71〜78……累算器 81〜88……係数遅延器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−217816（ＪＰ，Ａ) 特開 昭59−22166（ＪＰ，Ａ) 特公 昭55−37885（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.6，ＤＢ名) H03H 17/00 - 17/08
Claims (1)
- 【請求項１】Ｎ（Ｎは２以上の整数）タップの１次元デ
ィジタルフィルタであって， タップ係数列（Ｃ）と入力信号系列（Ｘ）とがそれぞれ
順次に入力されて両者の積和を演算するＮ個の積和回路
（311〜31N）と， 該Ｎ個の積和回路に該タップ係数列をそれぞれ供給する
係数供給回路（32）と， を具備し， 該各積和回路に供給されるタップ係数列はＮ個のタップ
係数（c1〜cN）を１サイクルとして循環しているととも
に，それぞれタップ係数が一つずつずれたものであり， 各積和回路は１サイクル毎に積和を演算してその積和値
を出力し， これらＮ個の積和回路からそれぞれ出力される積和値に
よって出力信号系列（Ｙ）が作られるように構成された
１次元ディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232961A JP2904792B2 (ja) | 1988-09-16 | 1988-09-16 | １次元ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232961A JP2904792B2 (ja) | 1988-09-16 | 1988-09-16 | １次元ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0279615A JPH0279615A (ja) | 1990-03-20 |
| JP2904792B2 true JP2904792B2 (ja) | 1999-06-14 |
Family
ID=16947585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232961A Expired - Lifetime JP2904792B2 (ja) | 1988-09-16 | 1988-09-16 | １次元ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904792B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4217787B2 (ja) * | 2005-06-15 | 2009-02-04 | 国立大学法人東京工業大学 | 信号処理方法及び信号処理装置 |
-
1988
- 1988-09-16 JP JP63232961A patent/JP2904792B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0279615A (ja) | 1990-03-20 |
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