JPH0279615A - １次元ディジタルフィルタ - Google Patents
１次元ディジタルフィルタInfo
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- JPH0279615A JPH0279615A JP63232961A JP23296188A JPH0279615A JP H0279615 A JPH0279615 A JP H0279615A JP 63232961 A JP63232961 A JP 63232961A JP 23296188 A JP23296188 A JP 23296188A JP H0279615 A JPH0279615 A JP H0279615A
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- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 11
- 230000015654 memory Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 3
- 230000001186 cumulative effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＦＩＲ（有限インパルス応答）型フィルタ等の１次元デ
ィジタルフィルタに関し。
ィジタルフィルタに関し。
高速動作が回部であると共に、タップ長の変更が容易な
汎用性を実現することを目的とし。
汎用性を実現することを目的とし。
Ｎ （Ｎは２以上の整数）タップの１次元ディジタルフ
ィルタであって、タップ係数列と入力信号系列とがそれ
ぞれ順次に入力されて両者の積和を演算するＮ個の積和
回路と、Ｎ個の積和回路にタップ係数列をそれぞれ供給
する係数供給回路とを具備し、タップ係数列はＮ個のタ
ップ係数を１サイクルとして循環しており、各積和回路
に供給されるタップ係数列はそれぞれタップ係数が一つ
ず・つずれたものであり、各積和回路はｌサイクル毎に
積和を演算してその積和値を出力し、これらＮ個の積和
回路からそれぞれ出力される積和値によって出力信号系
列が作られるように構成される。
ィルタであって、タップ係数列と入力信号系列とがそれ
ぞれ順次に入力されて両者の積和を演算するＮ個の積和
回路と、Ｎ個の積和回路にタップ係数列をそれぞれ供給
する係数供給回路とを具備し、タップ係数列はＮ個のタ
ップ係数を１サイクルとして循環しており、各積和回路
に供給されるタップ係数列はそれぞれタップ係数が一つ
ず・つずれたものであり、各積和回路はｌサイクル毎に
積和を演算してその積和値を出力し、これらＮ個の積和
回路からそれぞれ出力される積和値によって出力信号系
列が作られるように構成される。
本発明はＦＩＲ（有限インパルス応答）型フィルタ等の
１次元ディジタルフィルタに関する。本発明の１次元デ
ィジタルフィルタは２例えばディジタルカラーＴＶ受像
装置などでビデオ信号帯域を覗り扱うＦＩＲフィルタな
どに通用される。
１次元ディジタルフィルタに関する。本発明の１次元デ
ィジタルフィルタは２例えばディジタルカラーＴＶ受像
装置などでビデオ信号帯域を覗り扱うＦＩＲフィルタな
どに通用される。
従来のＦＩＲフィルタとしては１例えば第８図に示され
るような汎用コンピュータによる構成方法、あるいは第
９図に示されるような専用ハードウェアによる構成方法
がある。
るような汎用コンピュータによる構成方法、あるいは第
９図に示されるような専用ハードウェアによる構成方法
がある。
第８図の汎用コンピュータによるものは、入力信号ｘｎ
に対して第８図のブロック内に記された演算をソフトウ
ェア的に行って出力信号ｙｎを得るものである。
に対して第８図のブロック内に記された演算をソフトウ
ェア的に行って出力信号ｙｎを得るものである。
また第９図の専用ハードウェアによるものは。
入力信号ｘｎを遅延器Ｚ−１で順次に遅延させ、その遅
延出力に係数ａ。−ａｍを乗じて積和演算を行うもので
ある。
延出力に係数ａ。−ａｍを乗じて積和演算を行うもので
ある。
前者の汎用コンピュータによる構成は、フィルタのタッ
プ数の変更が容易であり、汎用性がある。
プ数の変更が容易であり、汎用性がある。
しかし、ビデオ信号帯域での実時間処理が要求されるよ
うな場合には、一般の汎用コンピュータでは処理速度の
点から無理があり、処理速度が超高速なスーパーコンピ
ュータを用いる必要があるが。
うな場合には、一般の汎用コンピュータでは処理速度の
点から無理があり、処理速度が超高速なスーパーコンピ
ュータを用いる必要があるが。
これは高価であり、かつ大型化する。
また後者の専用ハードウェアによる構成は、高速動作可
能で実時間処理に通したものであるが。
能で実時間処理に通したものであるが。
タップ長が長くなると２部品数および配線量が非掌に増
大する。またタップ長を変更したい場合には既存の設計
を利用できず、新たに設計し直す必要があり９重複設計
となって不経済である。
大する。またタップ長を変更したい場合には既存の設計
を利用できず、新たに設計し直す必要があり９重複設計
となって不経済である。
このように従来構成のディジタルフィルタは汎用性と＾
速性が両立してル）ない。
速性が両立してル）ない。
したがって本発明の目的は、専用ハードウェア構成によ
り高速動作を可能とするとともに、タップにの変更を容
易に行える汎用性も持たせる。すなわち汎用性と１ｆ６
速性を両立できる１次元ディジタルフィルタを提供する
ことにある。
り高速動作を可能とするとともに、タップにの変更を容
易に行える汎用性も持たせる。すなわち汎用性と１ｆ６
速性を両立できる１次元ディジタルフィルタを提供する
ことにある。
〔３題を解決するための手段〕
第１図は本発明に係る原理ブロック図である。
本発明に係るＮタップの１次元ディジタルフィルタは、
タップ係数列Ｃと入力信号系列Ｘとがそれぞれ順次に入
力されて両者の積和を演算するＮ個の積和回路３１１〜
３１圓と、Ｎ個の積和回路３１１〜３１ｍにタップ係数
列Ｃをそれぞれ供給する係数供給回路３２とを具備し、
タップ係数列ＣはＮ個のタップ係数０１〜ｃｍを１サイ
クルとして循環しており、各積和回路３１１〜３１Ｍに
供給されるタップ係数列Ｃはそれぞれタップ係数が一つ
ずつずれたものであり、各積和回路３１１〜３１％はｌ
サイクル毎に積和を演算してその積和値を出力し、これ
らＮ個の積和回路３１ｓ〜３１Ｎからそれぞれ出力され
る積和値によって出力信号系列Ｙが作られるように構成
される。
タップ係数列Ｃと入力信号系列Ｘとがそれぞれ順次に入
力されて両者の積和を演算するＮ個の積和回路３１１〜
３１圓と、Ｎ個の積和回路３１１〜３１ｍにタップ係数
列Ｃをそれぞれ供給する係数供給回路３２とを具備し、
タップ係数列ＣはＮ個のタップ係数０１〜ｃｍを１サイ
クルとして循環しており、各積和回路３１１〜３１Ｍに
供給されるタップ係数列Ｃはそれぞれタップ係数が一つ
ずつずれたものであり、各積和回路３１１〜３１％はｌ
サイクル毎に積和を演算してその積和値を出力し、これ
らＮ個の積和回路３１ｓ〜３１Ｎからそれぞれ出力され
る積和値によって出力信号系列Ｙが作られるように構成
される。
各積和回路３１＋〜３１ｍは係数０１〜Ｃｎが一巡する
ｌサイクルの間、各係数Ｃｉと入力信号）ｃｎとの積を
累算して積和値Σを得る。
ｌサイクルの間、各係数Ｃｉと入力信号）ｃｎとの積を
累算して積和値Σを得る。
各積和回路３１１〜３１関の積和値Σは、各積和回路３
１１〜３１Ｎについて係数０１〜ＣＭが一巡した時点で Σ＝ＣＩ Ｘｙｌ ＋ Ｃ２Ｘｙｌ−１＋−十ＣＭ
Ｘｙｌ−Ｎとなる。これはディジタルフィルタの出力信
号であるので、各積和回路３１．〜３１ｗがｊＩｆｆ番
にその積和値を出力していけば、フィルタ出力信号系列
Ｙを作ることができる。
１１〜３１Ｎについて係数０１〜ＣＭが一巡した時点で Σ＝ＣＩ Ｘｙｌ ＋ Ｃ２Ｘｙｌ−１＋−十ＣＭ
Ｘｙｌ−Ｎとなる。これはディジタルフィルタの出力信
号であるので、各積和回路３１．〜３１ｗがｊＩｆｆ番
にその積和値を出力していけば、フィルタ出力信号系列
Ｙを作ることができる。
以下１図面を参照しつつ本発明の詳細な説明する。第２
図は本発明に係る一実施例としての１次元ディジタルフ
ィルタを示すものである。この実施例装置は本発明をタ
ップ可変長型汎用ＦＩＲフィルタ装置に通用したもので
あり、８タ７ブ基板を適宜に増設して縦段接続すること
によって８タップ単位にタップ長を増加することができ
るように構成されるものである。
図は本発明に係る一実施例としての１次元ディジタルフ
ィルタを示すものである。この実施例装置は本発明をタ
ップ可変長型汎用ＦＩＲフィルタ装置に通用したもので
あり、８タ７ブ基板を適宜に増設して縦段接続すること
によって８タップ単位にタップ長を増加することができ
るように構成されるものである。
第２図において１本フィルタ装置は大略的にはマザーボ
ード２０とフィルタ本体２１とに分けられる。マザーボ
ード２０は、外部回路とのインタフェースを行う入出力
インタフェース１．コントロール回路２．可変長カウン
タ３．スタート／出力制御回路４．係数用メモリ５等を
含み構成され。
ード２０とフィルタ本体２１とに分けられる。マザーボ
ード２０は、外部回路とのインタフェースを行う入出力
インタフェース１．コントロール回路２．可変長カウン
タ３．スタート／出力制御回路４．係数用メモリ５等を
含み構成され。
係数データの設定、タップ長の設定、スタート・出力制
御信号の作成などの機能を持つ。
御信号の作成などの機能を持つ。
一方、フィルタ本体２１は縦段接続された複数枚の８タ
ップ基板６．〜６ｎによって構成されており、タップ長
の変更はこの８タツプ基板の縦段接続枚数を増減するこ
とによって８タップ単位に簡単に実施できる。
ップ基板６．〜６ｎによって構成されており、タップ長
の変更はこの８タツプ基板の縦段接続枚数を増減するこ
とによって８タップ単位に簡単に実施できる。
８タツプ基撮６１〜６ｎの詳細な構成が第３図に示され
る。第３図図示の如く、８タツプ基板６はそれぞれ８個
の累算器７１〜７８と係数遅延器８１〜８８とで構成さ
れている。係数遅延ｒｊｉ８１〜８８は縦段接続されて
おり、係数用メモリ５から人力される係数ＣＩをｌクロ
ックタイミング分ずつ遅延させるようになっている。
る。第３図図示の如く、８タツプ基板６はそれぞれ８個
の累算器７１〜７８と係数遅延器８１〜８８とで構成さ
れている。係数遅延ｒｊｉ８１〜８８は縦段接続されて
おり、係数用メモリ５から人力される係数ＣＩをｌクロ
ックタイミング分ずつ遅延させるようになっている。
累算器７１〜７８には前段係数遅延器の係数出力と入力
信号Ｘｎとがそれぞれ入力端子ａ、ｂに入力されており
、各累算器７１〜７８はこれら入力信号Ｘの系列と係数
Ｃの系列との積和を演算して出力端子Ｑに出力する。ま
たこの累算器７１〜７８はスタート／出力制御回路４か
らスタート制御信号ＳｓｔをＳ′ｒ端子に受信すること
によって蓄積内容がリセットされて積和の演算を開始し
、出力制御信号ＳｏｃをＯＣ端子に受信することによっ
て積和の結果を出力端子Ｑから出力するように構成され
ている。
信号Ｘｎとがそれぞれ入力端子ａ、ｂに入力されており
、各累算器７１〜７８はこれら入力信号Ｘの系列と係数
Ｃの系列との積和を演算して出力端子Ｑに出力する。ま
たこの累算器７１〜７８はスタート／出力制御回路４か
らスタート制御信号ＳｓｔをＳ′ｒ端子に受信すること
によって蓄積内容がリセットされて積和の演算を開始し
、出力制御信号ＳｏｃをＯＣ端子に受信することによっ
て積和の結果を出力端子Ｑから出力するように構成され
ている。
この累算器７１〜７８の概略的な構成が第４図に示され
る０図示の如ぐ、入力信号Ｘｎと入力係数ＣＩとの積を
計算する乗算器７１１．これらの積を累算する加算Ｆ３
７１２とレジスタ７１３．および出力保持用のレジスタ
７１４等を含み構成されている。
る０図示の如ぐ、入力信号Ｘｎと入力係数ＣＩとの積を
計算する乗算器７１１．これらの積を累算する加算Ｆ３
７１２とレジスタ７１３．および出力保持用のレジスタ
７１４等を含み構成されている。
この実施例装置の動作が以下に説明される。ここでは説
明を簡単にするため、８タツプ基板６が一枚の場合、す
なわちＦＩＲフィルタのタップ数が８個であるとした場
合を例として説明する。
明を簡単にするため、８タツプ基板６が一枚の場合、す
なわちＦＩＲフィルタのタップ数が８個であるとした場
合を例として説明する。
第５図はこの８タツプの場合について入力信号ｘｎ＋
出力信号ｙｎおよび累算器の積和値Σの関係を示す図で
ある。係数用メモリ５はコントロール回ｌ／３２によっ
て８個の係数Ｃ７〜ｃｏが設定され、可変長カウンタ３
からのアドレス入力によってこの係数０７〜ｃｏを順次
に出力し、この係数０７〜ＣＯを１サイクルとしてこの
サイクルを繰り返し循環的させる。
出力信号ｙｎおよび累算器の積和値Σの関係を示す図で
ある。係数用メモリ５はコントロール回ｌ／３２によっ
て８個の係数Ｃ７〜ｃｏが設定され、可変長カウンタ３
からのアドレス入力によってこの係数０７〜ｃｏを順次
に出力し、この係数０７〜ＣＯを１サイクルとしてこの
サイクルを繰り返し循環的させる。
係数遅延器７１〜７８にはこの係数０７〜Ｃ０がクロッ
クタイミング毎に順次に入力されて第３図中を右側に順
次にシフトしていく。各係数遅延器８１〜８８の係数出
力は後段の累算器７１〜７８０入力端子ａにそれぞれ入
力される。一方、８個の累算器７１〜７８の入力端子す
には入力信号Ｘｎが同時に入力されており、各累算ｒＡ
７１〜７８は入力された係数Ｃと入力信号ｘｎとの積を
求め、この積をクロックタイミング毎に累算していく。
クタイミング毎に順次に入力されて第３図中を右側に順
次にシフトしていく。各係数遅延器８１〜８８の係数出
力は後段の累算器７１〜７８０入力端子ａにそれぞれ入
力される。一方、８個の累算器７１〜７８の入力端子す
には入力信号Ｘｎが同時に入力されており、各累算ｒＡ
７１〜７８は入力された係数Ｃと入力信号ｘｎとの積を
求め、この積をクロックタイミング毎に累算していく。
第５図を参照して、まず累算器７１の積和演算について
説明する。最初のクロックタイミングで人力信号ｘｇが
人力されるとＣ７ｘＱが求められ。
説明する。最初のクロックタイミングで人力信号ｘｇが
人力されるとＣ７ｘＱが求められ。
次にクロックタイミングで入力信号ｘ１が入力されると
ｃａｘｔが計算されて前のＣ１ｘｏに加算される。以下
同様にして累算が続けられ、入力信号ｘ７が人力される
と１合計の累算値Σ１は。
ｃａｘｔが計算されて前のＣ１ｘｏに加算される。以下
同様にして累算が続けられ、入力信号ｘ７が人力される
と１合計の累算値Σ１は。
Σ １ ＝ Ｃ７Ｋｇ ＋ Ｃ６Ｘ １
＋Ｃ５Ｘ２ ＋ｃ ４ Ｘ ３＋ Ｃ３Ｘ４
＋Ｃ２Ｘ５ ＋ＣＩ Ｘ６ ＋ｃＱ Ｘ７となる。これ
はＦ夏Ｒディジタルフィルタの出力ｙｎ ＝ Ｃｏ Ｘ
ｎ ＋ ＣＩ Ｘｎ−ｔ ＋−゛−＋ ＣＩ Ｘｎ−１
であるので、この時点で出力制御信号Ｓｏｃを累算器７
１に送出してその累算値をフィルタの出力信号ｙ７とし
て出力する。そして出力信号Ｆ？の出力後はスタート制
御信号Ｓｓｔを累算器７１に送出してその累積値Σｌを
クリアするとともに次のサイクルの積和演算をスタート
させる。
＋Ｃ５Ｘ２ ＋ｃ ４ Ｘ ３＋ Ｃ３Ｘ４
＋Ｃ２Ｘ５ ＋ＣＩ Ｘ６ ＋ｃＱ Ｘ７となる。これ
はＦ夏Ｒディジタルフィルタの出力ｙｎ ＝ Ｃｏ Ｘ
ｎ ＋ ＣＩ Ｘｎ−ｔ ＋−゛−＋ ＣＩ Ｘｎ−１
であるので、この時点で出力制御信号Ｓｏｃを累算器７
１に送出してその累算値をフィルタの出力信号ｙ７とし
て出力する。そして出力信号Ｆ？の出力後はスタート制
御信号Ｓｓｔを累算器７１に送出してその累積値Σｌを
クリアするとともに次のサイクルの積和演算をスタート
させる。
同様に累算器７２においても入力信号Ｘｎの入力の度に
積和演算が行われており、入力信号ｘ８の入力時にはそ
の累算値Σ２は。
積和演算が行われており、入力信号ｘ８の入力時にはそ
の累算値Σ２は。
Σ２ ＝Ｃ７ｘｌ ＋Ｃ６ｘ２ ＋Ｃ５Ｘ３ ＋Ｃ４Ｘ
４＋Ｃ３Ｘ５ ＋ｃ２Ｘ１３−＋−Ｃ１Ｘ７ ＋ｃＯｘ
Ｂとなる。従ってこの累積値Σ２を出力信号Ｆａとして
出力する。以下、同様にして累算器７３〜７８から順次
にその累算値Σ３〜Σ８がフィルタ出力信号ｙ９〜ｙ１
４として出力され、入力信号Ｘ１５が入力されると、再
び累算器７１に戻ってその累積値Σ１がフィルタ出力信
号ｙ１ｓとして出力される。以下、この動作を繰り返す
。
４＋Ｃ３Ｘ５ ＋ｃ２Ｘ１３−＋−Ｃ１Ｘ７ ＋ｃＯｘ
Ｂとなる。従ってこの累積値Σ２を出力信号Ｆａとして
出力する。以下、同様にして累算器７３〜７８から順次
にその累算値Σ３〜Σ８がフィルタ出力信号ｙ９〜ｙ１
４として出力され、入力信号Ｘ１５が入力されると、再
び累算器７１に戻ってその累積値Σ１がフィルタ出力信
号ｙ１ｓとして出力される。以下、この動作を繰り返す
。
この実施例装置でタップ数を変更する場合には。
同じ構成の８タツプ基板６の縦段接続枚数を増減し、そ
れに応じてコントロール回路２によって係数用メモリ５
に設定される係数Ｃを変更し、また可変長カウンタ３の
設定タップ長データを変更する。この−Ｊ変長カウンタ
３のデータ変更によってスタート／出力制御回路４のス
タート制御信号ＳｓＬおよび出力制御信号Ｓｏｃも、変
更されたタップ数に応じたタイミングで出力される。
れに応じてコントロール回路２によって係数用メモリ５
に設定される係数Ｃを変更し、また可変長カウンタ３の
設定タップ長データを変更する。この−Ｊ変長カウンタ
３のデータ変更によってスタート／出力制御回路４のス
タート制御信号ＳｓＬおよび出力制御信号Ｓｏｃも、変
更されたタップ数に応じたタイミングで出力される。
以上の構成によれば、必要な部品数はほぼ半分にするこ
とができ、また配線量も半分以下に削減することができ
る。
とができ、また配線量も半分以下に削減することができ
る。
本発明を例えばＮＴＳＣ方式カラーテレビ信号の伝送中
に発生ずるクロマ歪すなわち相対振幅歪。
に発生ずるクロマ歪すなわち相対振幅歪。
相対遅延時間歪を補正する目的に使用する場合について
説明すると、この場合には分解能９ビット以上、タップ
数６０以上のＦＩＲフィルタが必要となる。そこで余裕
をとって６４タツプとした場合のクロマ等化補正システ
ム構成が第６図に示される。
説明すると、この場合には分解能９ビット以上、タップ
数６０以上のＦＩＲフィルタが必要となる。そこで余裕
をとって６４タツプとした場合のクロマ等化補正システ
ム構成が第６図に示される。
このシステムに上述の実施例のタップ可変長汎用ＦＩＲ
フィルタを利用するには、第７図に示されるように、フ
ィルタ本体２１の８タツプ基板６の枚数を８枚としてタ
ップ拡張用のスロットに各基板を挿入し、マザーボード
２０のタップ長設定を６４とする。これによりタップ長
を６４に拡張したＦＩＲフィルタを簡単に構成できる。
フィルタを利用するには、第７図に示されるように、フ
ィルタ本体２１の８タツプ基板６の枚数を８枚としてタ
ップ拡張用のスロットに各基板を挿入し、マザーボード
２０のタップ長設定を６４とする。これによりタップ長
を６４に拡張したＦＩＲフィルタを簡単に構成できる。
なお。
このＦＩＲフィルタの前後にはＡ／Ｄ変換器１１とＤ／
Ａ変換器１２を設けることになる。
Ａ変換器１２を設けることになる。
本発明の実施にあたっては種々の変形形態が可能である
０例えば上述の実施例ではＦＩＲフィルタに本発明を通
用した場合について説明したが。
０例えば上述の実施例ではＦＩＲフィルタに本発明を通
用した場合について説明したが。
これに限らず、ＩＩＲあるいは巡回型ディジタルフィル
タに本発明を適用することも勿論可能である。また応Ｗ
範囲も音声信号処理は勿論、上述のビデオ信号ノ′・時
間処理に対しても速度的に十分に使用できるものである
。
タに本発明を適用することも勿論可能である。また応Ｗ
範囲も音声信号処理は勿論、上述のビデオ信号ノ′・時
間処理に対しても速度的に十分に使用できるものである
。
本発明によれば、専用ハードウェア構成により高速動作
が可能であり、また基板の縦段接続枚数を変えるだけで
タップ数を自由かつ容易に変更することができる汎用性
のある１次元ディジタルフィルタを実現できる。
が可能であり、また基板の縦段接続枚数を変えるだけで
タップ数を自由かつ容易に変更することができる汎用性
のある１次元ディジタルフィルタを実現できる。
第１図は本発明に係る原理ブロック図。
第２図は本発明の一実施例としての１次元ディジタルフ
ィルタの構成を示すブロック図。 第３図は実施例装置における８タンプ基板の構成を示す
ブロック図。 第４図は実施例装置における累算器の概略構成を示すブ
ロック図。 第５図は実施例装置の動作を説明するための入出力信号
と累算値の関係を示す図。 第６図はクロマ歪等化補正システム構成を示す図。 第７図は第６図の補正システム構成に本発明によるタッ
プ可変長汎用ＦＩＲフィルタを適用したシステム構成を
示す図。 第８図は汎用コンピュータによりＦＩＲフィルタを実現
した場合の従来例を示す図、および。 第９図は専用ハードウェアによりＦＩＲフィルタを実現
した場合の従来例を示すブロック図である。 図において。 １−人出力インタフェース ２−コントロール回路 ３−可変長カウンタ ４−スタート／出力制御回路 ５−係数用メモリ ６１〜６、−８タツプ基板 ７１〜７８−累算器 ８１〜８８−係数遅延器 ｑ、２ 滞発明ノ乙ｆ至る原ｉ里ブ’ｏｑ７１Ｄ第１図 ８り１７蟇オ反の＃！広ザゴ 第３図 第８図
ィルタの構成を示すブロック図。 第３図は実施例装置における８タンプ基板の構成を示す
ブロック図。 第４図は実施例装置における累算器の概略構成を示すブ
ロック図。 第５図は実施例装置の動作を説明するための入出力信号
と累算値の関係を示す図。 第６図はクロマ歪等化補正システム構成を示す図。 第７図は第６図の補正システム構成に本発明によるタッ
プ可変長汎用ＦＩＲフィルタを適用したシステム構成を
示す図。 第８図は汎用コンピュータによりＦＩＲフィルタを実現
した場合の従来例を示す図、および。 第９図は専用ハードウェアによりＦＩＲフィルタを実現
した場合の従来例を示すブロック図である。 図において。 １−人出力インタフェース ２−コントロール回路 ３−可変長カウンタ ４−スタート／出力制御回路 ５−係数用メモリ ６１〜６、−８タツプ基板 ７１〜７８−累算器 ８１〜８８−係数遅延器 ｑ、２ 滞発明ノ乙ｆ至る原ｉ里ブ’ｏｑ７１Ｄ第１図 ８り１７蟇オ反の＃！広ザゴ 第３図 第８図
Claims (1)
- 【特許請求の範囲】 Ｎ（Ｎは２以上の整数）タップの１次元ディジタルフィ
ルタであって、 タップ係数列（Ｃ）と入力信号系列（Ｘ）とがそれぞれ
順次に入力されて両者の積和を演算するＮ個の積和回路
（３１＿１〜３１＿ｎ）と、該Ｎ個の積和回路（３１＿
１〜３１＿ｎ）にタップ係数列（Ｃ）をそれぞれ供給す
る係数供給回路（３２）と、 を具備し、 該タップ係数列（Ｃ）はＮ個のタップ係数（ｃ＿１〜ｃ
＿ｎ）を１サイクルとして循環しており、各積和回路（
３１＿１〜３１＿ｎ）に供給されるタップ係数列（Ｃ）
はそれぞれタップ係数が一つずつずれたものであり、 各積和回路（３１＿１〜３１＿ｎ）は１サイクル毎に積
和を演算してその積和値を出力し、 これらＮ個の積和回路（３１＿１〜３１＿ｎ）からそれ
ぞれ出力される積和値によって出力信号系列（Ｙ）が作
られるように構成された１次元ディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232961A JP2904792B2 (ja) | 1988-09-16 | 1988-09-16 | １次元ディジタルフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232961A JP2904792B2 (ja) | 1988-09-16 | 1988-09-16 | １次元ディジタルフィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0279615A true JPH0279615A (ja) | 1990-03-20 |
| JP2904792B2 JP2904792B2 (ja) | 1999-06-14 |
Family
ID=16947585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232961A Expired - Lifetime JP2904792B2 (ja) | 1988-09-16 | 1988-09-16 | １次元ディジタルフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904792B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006134733A1 (ja) * | 2005-06-15 | 2006-12-21 | Tokyo Institute Of Technology | 信号処理方法及び信号処理装置 |
-
1988
- 1988-09-16 JP JP63232961A patent/JP2904792B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006134733A1 (ja) * | 2005-06-15 | 2006-12-21 | Tokyo Institute Of Technology | 信号処理方法及び信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2904792B2 (ja) | 1999-06-14 |
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