JP3104982B2 - ディジタル信号プロセッサ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一連の被乗数とそれぞれの係数との積の和
を決定するスカラ積乗算器と、 一連の転送セクションであって、各転送セクションがス
カラ積乗算器の順次の被乗数入力端子に結合された転送
出力端子と、データ入力端子と、データ保存手段と、隣
接する転送セクションにデータを順次のクロックサイク
ルで順次に転送するラテラル転送結合手段を具えた一連
の転送セクションと、これらの転送セクションの少なく
とも一つの転送セクションにおけるデータ入力端子から
対応する被乗数入力端子の一つにデータを転送する転送
パスを制御する転送制御手段（16）とを具えるディジタ
ル信号プロセッサに関するものである。

本発明は複数のディジタルフィルタを具えた時間多重
ビデオ信号を復号する装置にも関するものである。

（従来の技術） １組の係数“h_i"と被乗数“s_i"とのスカラ積、即ち に従う“p"を決定するディジタル信号プロセッサは「In
ternational Solid State Circuts Conference 1989」p
p.164−165及び326のT.YAMAZAKI等の論文「A 1−Gops C
MOS Programable Video Signal Processor」から既知で
ある。これには、種々のスイッチをセットすることによ
り転送セクションを再構成することができるアーキテク
チャが教示されている。このようにデータ入力端子から
被乗数入力端子への通路を変更することにより、ディジ
タル信号プロセッサを種々の処理機能を実行し得るよう
にすることができる。

全ての転送セクションのデータ入力端子のデータを被
乗数入力端子にストレートに供給すると、１つのスカラ
積機能が得られる。１つのデータ入力端子のデータのみ
を被乗数入力端子にストレートに供給すると共に、この
データ入力端子からのデータを順次のクロックサイクル
で隣接転送セクションにも転送し、このセクションから
このデータを被乗数入力端子に供給すると共に次の隣接
セクションに転送し、以下同様にすると、ダイナミック
再構成可能ディジタル信号プロセッサ（DSP）はリニアF
IR（有限インパルス応答）フィルタリクグ： を実行する。ここで、“s_i"（ｉ＝1,2,……）は時間的
に順次のデータ信号値、“h_i"は係数及びP_mはスカラ積
乗算器の順次の出力である。

他の有利な再構成は対称FIRフィルタに関し、この場
合には係数“h"を中心点Ｋ＋1/2を中心として対称、即
ちh_k+1-i＝h_k+i（ｉ＝1,……ｋ）とする。この場合には
上記文献はデータパスの折り返し、即ちデータを１つの
セクションから他のセクションへｋ番目の“折り返し”
セクションまで順方向に転送し、このセクションから後
続のセクションに沿って逆方向に供給する。転送セクシ
ョンに順方向及び逆方向に入力するデータ値はセクショ
ンで加算され、被乗数入力端子に供給され、 なる出力を発生する。ｉ′＝2k−＋１を代入にして第２
項の和を再配列すると、 になり、これは対称係数h_k+1-i＝h_k+iの場合には になり、これはハードウェアで実際に使用する被乗数の
２倍の被乗数を有するFIRフィルタの出力に相当し、デ
ータパスを転送セクションにより再構成するだけで得ら
れる。

他の信号処理機能もデータ転送セクションを再構成す
ることにより実現することができる。

（発明が解決しようとする課題） 多くの信号処理分野、例えばMAC（マルチプルアナロ
グコンポーネント）テレビジョン受信機においては、上
述したタイプのいくつかの処理機能を信号に実行する必
要がある。速度が臨界的でなければ、これは１つの再構
成ディジタル信号プロセッサを用いてタイムスロットシ
ェアリグにより最初に１つの信号を処理し、次に別の信
号を適切に再構成した同一の信号プロセッサで処理する
ことにより実行することができる。しかし、高速応用分
野では、信号プロセッサ内の各演算、再構成及びデータ
の初期化に多大の時間を要する場合にはこのようなタイ
ムシェアリグは使用不可能である。

本発明の目的は、ディジタル信号プロセッサ内の再構
成及びデータの初期化における時間損失を減少させて信
号プロセッサを種々の信号処理に同時に共用し得るよう
にすることにある。

（課題を解決するための手段） この目的のために、本発明は頭書に記載したタイプの
ディジタル信号プロセッサにおいて、前記転送制御手段
が、各転送セクション内の転送パスを、プログラム制御
の下で、各転送セクションごとに独立に、前記順次のク
ロックサイクルで変更し得るように構成され、且つ前記
転送セクションが、別の処理機能のための初期化データ
を該転送セクションを経て転送する間、被乗数入力端子
のデータを維持するサイドレジスタを含んでいることを
特徴とする。

通常のフィルタ処理に対しては、転送セクションの殆
どが同一の機能を実行し、この機能はたまに変更される
だけであるからこのような転送制御手段の存在理由は殆
どない。この手段の有利な効果は異なる機能を実行する
必要があるときに現れる。このような転送制御手段によ
れば、例えば信号プロセッサの一部分のデータの初期化
を他の部分がその前の機能のテールエンド処理を行って
いる間に行なうことができる。これにより、機能変更が
頻繁になるにつれて増大する初期化の処理時間損が減少
する。また、種々の転送パスを同時に必要とする種々の
フィルタを異なるプロセッサを必要とすることなく１つ
のプロセッサの異なる部分で処理することができる。

本発明の一例においては、順方向レジスタ及びサイド
レジスタへのデータ転送を前記転送制御手段の制御の下
で実行させる。サイドレジスタは、被乗数入力端子の１
つの信号を保持すると共に他の処理機能のための初期化
データをセクションを経て予め転送するのに用いること
ができる。

本発明の一例では逆方向レジスタへのデータ転送を前
記転送制御手段の制御の下で実行させる。

本発明の他の例では、各転送セクションは順方向デー
タチェーンからのデータを逆方向データ転送チェーンへ
転送する交差結合を具え、この交差結合に沿う転送を前
記転送制御手段の下で実行させる。

本発明の更に他の例では、前記交差結合は前記転送制
御手段の制御の下で順方向データ転送チェーンから直接
又はその転送が転送制御手段により制御される中心レジ
スタを介して転送するものとする。特に、中心レジスタ
は新しい機能を初期化する間その前の機能のテールエン
ドを保持するのに用いることができる。

本発明の更に他の例では、各別の係数を係数記憶手段
からスカラ積乗算器に、係数の選択を制御する係数選択
プログラムの制御の下で、各被乗数ごとに独立に順次の
クロックサイクルで入力させる。これにより信号プロセ
ッサを信号処理の有用時間の損失を生じることなく種々
のフィルタ特性に切り換えることができる。

以下、図面を参照して本発明の好適実施例を説明す
る。

好適実施例の説明 本発明はダイナミック再構成可能ディジタル信号プロ
セッサ（DSP）及び少なくとも１つのDSPを具えた処理装
置を提供する。ここで第１〜5b図につき説明する実施例
はDSPの実施例及び複数個のDSPを具え、各DSPが種々の
信号処理機能を時間多重信号処理でダイナミックに切り
換えて実行し得るようにしたMACデコーダについて説明
する。

係数及び制御ワードはDSP内のメモリ手段内に、最初
に（例えばパワーアップ時に）、又は周期的に（例えば
MAC方式テレビジョン信号の垂直期間中に）書き込む。

DSPによる信号の処理中に、メモリ手段内のアドレス
位置を各クロックサイクルで、又は一群のサイクルでア
クセスする。各アドレス位置は係数か制御ワードの何れ
かを含み、これらをそれぞれのタップセクションに供給
する。このようにして、DSPにより与えられる機能及びD
SPの特性を各クロックサイクルの頻度でダイナミックに
変化させることができる。これを、ここではDSP及び／
又は処理装置の特性を“オンザ・フライ”（on−the−f
ly）変化させるという。

第１図に示すDSP10の実施例は例えば10ビット幅のデ
ータパスを有する８個の再構成可能タップセクションを
用いる。ここではこれらのタップセクションを全て12で
示してある。しかし、タップセクションの数、及びデー
タポート、バス及びメモリ手段のワード長及びワード構
成は変えることができること明らかである。

各タップセクションは第１データ入力端子（1a−1
h）、その下の隣接タップセクションに結合された第２
データ入力端子（2a−2h）、及びその上の隣接タップセ
クションに結合された第３データ入力端子（3a−3h）を
有する。

後に詳述するように、DSP10のコントローラ16内に、
バス25を経てタップセクションに供給すべき多ビット係
数及び制御ワードを記憶するメモリ手段を設ける。所望
の処理機能を実行するようDSP10を構成するのに必要な
各タップセクションに対する係数及び制御ワードをメモ
リ手段から読み出し、クロックサイクルで各タップセク
ションに供給する。

パイプラインアーキテクチャを用いてDSP10を高速
度、例えば40MHz以上のクロックレートで動作させるこ
とができる。パイプラインアーキテクチャでは、前の処
理の残りの部分が回路内の他の場所でまだ実行されてい
る間に新しい処理を同一のマシーンサイクル中に開始す
る。

各タップセクション12は「NEW」（新）「CENTER」
（中心）、「SIDE」（サイド）及び「OLD」（旧）と記
した４個のデータレジスタ40,42,44及び46を具える。３
個のマルチプレクサ48,50及び52により各タップ12内及
び従ってDSP内のデータパスの再構成に柔軟性を与え
る。

第2a図はコントローラ16のブロック図である。コント
ローラ16は例えば９個の16×16デュアルポートRAMから
成るメモリ手段54を具える。RAM54a〜54cは制御ワード
を記憶する。これらの制御ワードはコントローラ16から
の出力としてバス23aにより出力される。RAM54a〜54cは
相まって16個の48ビットワードを保持する。各48ビット
ワードは８個の６ビット制御ワードに分割され、各制御
ワードはバス25の各別のラインを経て各別のタップセク
ション（SEC−０〜SEC−７）に供給させる。RAM54d〜54
hは係数を記憶する。これら係数はコントローラ16から
の出力としてバス23bにより出力される。RAM54d〜54hは
16個の80ビットワードを保持する。各80ビットワードは
８個の10ビット係数に分割され、各係数はバス25の各別
のラインを経て各別のタップセクション（SEC−０〜SEC
−７）に供給される。RAM54sは16個の３ビットスケール
ファクタを記憶し、これらファクタをバス21を経てスケ
ール及びクリップ手段14に供給する。16個のスケールフ
ァクタ、係数及び制御ワードの各々はRAMブロック54内
のアドレス可能位置に存在する。あるアドレス位置が係
数選択ポート（COEF.SEL）20に供給されると、関連する
RAM内のこのアドレス位置の行に記憶されている係数が
読み出され、バス25の各別のラインを経て各別のタップ
セクションに供給される。あるアドレス位置が制御選択
ポート（CTL.SEL）22に供給されると、関連するRAM内の
このアドレス位置の行に記憶されている制御ワードがバ
ス25の各別のラインを経て各別のタップセクションに転
送される。同様に、RAM54s内のスケールファクタはスケ
ール及びクリップ手段に読み込まれる。

処理シーケンス 各タップセクション12の動作は６個の制御信号により
制御される。これら制御信号の各々はコントローラ16か
ら各タップセクションに供給される６ビット制御ワード
の１ビットで表わされる。

６個の制御信号は次の通りである。

シフト禁止（CHIFT INH）：この信号は全４個のデータ
レジスタに対するホールド制御信号である。この信号が
エネーブルされると、これらデータレジスタはクロック
信号の次の立上り縁で、選択された入力データをロード
しないで、保持状態になる。従って、現サイクル中にシ
フト禁止をエネーブルすることによりDSP中のデータの
流れを次のサイクル中禁止することができる。新しいデ
ータサンプルを全てのクロックサイクルで使用し得ない
場合にシフト禁止をエネーブルにすることができる。

ホールドサイド：この信号はサイドデータレジスタ44の
ホールド制御信号であり、このレジスタの入力端子はマ
ルチプレクサ48で選択された並列入力端子49bからのデ
ータストリーム又は隣接セクション49aからの入力を受
信し、出力端子は加算器47の２つの入力端子の一方に接
続する。通常の動作では、この信号はエネーブルされな
い。しかし、データストリームの最終サンプルがデータ
パイプラインに入力した後にこのホールドサイド信号を
エネーブルすることにより、データパイプラインを最初
に排出させる必要なしに、且つ旧データレジスタ46から
到来する“旧”データストリームとマルチプレクサ48か
ら到来する“新”データストリームとの相互作用の必要
なしにデータストリームをオンザフライ変化させること
ができる。ホールドサイド信号がDSPの１つのタップセ
クションでエネーブルされている間は、“新”データス
トリームのエレメントを他のタップセクションを経て、
シフトさせることができるが、これらタップセクション
の出力はあたかも“旧”データストリームの最終サンプ
ルが無限にくり返されているようになる。制御メモリを
効率良く使用するためには、ホールドサイド信号を
“旧”データストリームの最終サンプルに続いてタップ
からタップへと伝播させることができる。これにより使
用する制御ワードの数を最少にすることができる。この
目的のために、ホールドサイド信号をDSP10の第１タッ
プセクションに対してのみエネーブルし、後続のタップ
セクションは適切な転送回路を用いて最終サンプルの遅
延コピーを受信するようにする。遅延コピーの伝播はCS
EL信号がエネーブルされたタップセクションで停止され
るた共に転送（TRASF）信号がエネーブルされたときク
リアされる。

ホールドセンタ（HOLD CENTER）：この信号は、タップ
セクションを初期化するとき又はデータストリームをDS
P10への入力信号の変化と関連して変化させる、即ちオ
ンザフライ変化させるときに使用されるセンタデータレ
ジスタ42に対するホールド制御信号である。DSP10を対
称フィルタとして動作するよう構成する必要がある場合
には、“新”データストリームの第１サンプル値が各タ
ップセクションを通過するときフィルタの各タップセク
ションに対するホールドセンタ信号を、処理すべき入力
信号の第１サンプル値がこのタップセクションに入力す
るサイクルでエネーブルすることによりこの第１サンプ
ル値をセンタデータレジスタ42に保存させる。第１デー
タサンプルがフィルタのセンタタップセクションに到達
するサイクルで、このセンタセクションの下流の全ての
タップセクション（即ち、各セクションの旧データレジ
スタ46内に存在する）を、このサイクル中に全タップセ
クションに対する転送信号をエネーブルすることにより
第１データ値のコピーで同時に初期化することができ
る。このときフィルタはあたかも第１データサンプルに
等しい一定波形を処理しているように動作し、スタート
アップランジェントによるリンギング等が避けられる。
このホールドセンタ信号はホールドサイド信号につき上
述したように後続のタップセクションに自動的に伝播さ
せることができる。この場合にはホールドセンタ信号は
第１“新”データサンプルがデータパイプラインに入力
するとき第１タップセクションでエネーブルされる。

転送（TRASF）：この信号は上述のような伝播を実行す
る場合に旧データレジスタに対する入力を選択すると共
にホールドサイド及びホールドセンタの伝播されたコピ
ーをクリアさせるのに用いる。対称フィルタとして構成
されたDSP10の常規動作状態では転送信号はエネーブル
されず、旧データレジスタ46に上方セクションから入力
端子46aを経てデータがロードされる。転送信号がエネ
ーブルされると、旧データレジスタ46が中心データレジ
スタ42からロードされる。

PSEL:この信号は並列データ入力の選択をエネーブルす
るものである。この信号がエネーブルされると、マルチ
プレクサ48への入力が下方のタップセクションから入力
端子2aを経て供給されるのではなく並列データ入力端子
1aから供給される。PSEL信号は水平フィルタとして構成
されたDSPの第１タップセクションに対してエネーブル
され、またこの第１タップセクションを用いて適当に重
み付けした入力を加算回路網18に直接供給する場合にエ
ネーブルされる。

CSEL:この信号は当該タップセクションを対称フィルタ
の中心タップとして構成させるものである。この信号が
エネーブルされると、マルチプレクサ50が零入力50aを
選択し、旧データレジスタ46の出力が零になり、サイド
データレジスタ40の内容が乗算器58への入力になる。新
データレジスタ40の内容はマルチプレクサ52を経て下方
のタップセクションへ供給される。対称水平フィルタと
して構成されたDSPの中心タップセクション、非対称フ
ィルタとして構成されたDSP10の任意のタップセクショ
ン、又は垂直フィルタの一部として用いるDSPの任意の
タップセクションに対するCSEL信号をエネーブルさせる
ことができる。任意のタップセクションにおけるCSEL信
号のエネーブル化は上述の伝播が実行されている場合に
ホールドサイド及びホールドセンタ信号の自動伝播を阻
止する。

処理シーケンス中に、DSP10の各タップセクションに
おいてサイドレジスタ44と旧レジスタ46の内容の和が加
算器47に得られ、次いでこれにコントローラ16から与え
られる係数が乗算される。必要に応じ、異なる係数を各
サイクルで選択することができる。係数RAMのアドレス
は所定のサイクルにおいてDSP10の全タップセクション
に対し同一であり、従って全てのタップセクションはこ
のRAMアドレスｎに位置するｎ番目の係数で乗算を実行
する。更に、（RAM54s内の）同一RAMアドレスに記憶さ
れているスケールファクタが選択され、スケール及びク
リップ手段14に供給される。１つのタップセクションを
使用しない、又はこのセクションを所定のサイクルでの
和に寄与させてはならない場合には、RAM54の適切なア
ドレスに零係数を記憶してこのタップセクションを和か
ら除去する必要がある。

第１図に示すDSPの実施例の加算回路網18は、例えば
８個の21ビットの２の補数入力を加算して出力端子18a
に24ビットの２の補数を発生するパイプラインウォーレ
スツリーとして実現する。本例では加算器47からの値及
び係数をそれぞれ11ビット及び10ビットの２の補数値と
して乗算器58で処理する。これがためタップセクション
の積出力58aは精度の損失のない21ビットの２の補数の
整数又は分数値とみなすことができ、８個のこのような
値の和を24ビットの２の補数値として表わすことができ
る。計算は固定小数点演算を用いて実行するため、所定
のデータセットに対し用いる全ての係数の２進小数点を
加算ロジックのためにそろえる必要がある。

加算回路網18の出力はｓ位置だけ左にシフトさせ（2^s
倍させる）、この出力がDSPの出力端子15に現れる前に
クリップさせることができる（スケール及びクリップ手
段14）。スケール及びクリップ手段14はデータをシフト
させ打ち切る既知の回路から成る。スケール及びクリッ
プ手段14で用いるスケールファクタｓは０〜７の範囲内
の値であり、上述したように係数と一緒にRAMブロック5
4から読み出される。値をシフトさせた後に、このシフ
ティングがオーバフローやアンダフローによる不正確な
結果を発生した場合にはその結果をクリップしてダメー
ジを最小にする。

クリッピング処理は次のように要約することができ
る。原符号ビットが出力端子を通過するとき、次のｓビ
ットを検査し切り捨てる。これらビットのどれかが符号
ビットと異なる場合にはクリッピングは表Ｉに示すよう
に結果を最も正又は最も負の値にする。

０のスケールファクタは実際上シフト及びクリップ手
段14を不作動にし、加算回路網18の出力はデータ出力端
子15にそのまま現れる。スケールファクタの選択は、２
進小数点が入力データ及び係数のどこに位置するか及び
係数に対しどのような正規化を用いるかに依存する。

初期化シーケンス 制御信号、スケールファクタ及び係数を表わす多ビッ
トワードは都合の良い時間インターバルでRAMに書き込
むことができる。この処理をここでは初期化シーケンス
と称す。この処理後、これら多ビットワードを上述した
ように処理シーケンス中ダイナミックアドレスし、各タ
ップセクションに使用させることができる。これら多ビ
ットワードは例えばROM,CD,フロッピディスク等からコ
ントローラ16に供給することができ、またこれらワード
は入力データ又は所望の関数に基づいてリアルタイムで
計算することができる。

第2a図に詳細に示すコントローラ16は一連の入力ポー
ト20,22,24及び26と、入力ポート24に供給されるデータ
を一時的に記憶する３個のデータレジスタとを具える。
コントローラ16は、更に、アドレスレジスタ130をイン
クリメントするカウンタ140と、アドレスレジスタ130内
に記憶されているアドレスに応答してRAMブロック54の
１以上を選択するRAM選択ロジック100とを具える。

レジスタ選択入力26はコントローラ16内の３個のレジ
スタのロードすべき１つを識別するものである。

レジスタ110及び120は制御ワードと係数を記憶し、こ
れらデータが初期化シーケンス中にRAMブロック54内に
書き込まれる。書き込みはDSPの動作を中断することな
く任意のサイクルで生じさせることができるが、これは
このサイクル中に使用するメモリ位置のデータが変化し
ない場合に可能である。アドレスレジスタ130の下位書
込アドレス部130bによりデータを書き込むRAMブロック
のRAMを選択すると共に上位書込アドレス部130aにより
選択したRAMのアドレス位置を選択する。

データはレジスタデータ入力ポート24にロードされ
る。レジスタ選択ポート26の入力に応じて、レジスタ選
択ロジック132が３つのレジスタのうちロードすべき１
つを選択する。LSBデータレジスタ120はアドレスレジス
タ130により選択されたRAMのアドレス位置に書き込むべ
き下位の８ビットを保持する。MSBデータレジスタ110は
高位の８ビットを保持する。MSBデータレジスタ110がレ
ジスタ選択入力26により選択されたとき、MSB及びLSBデ
ータレジスタ110及び120の双方に記憶されているデータ
が関連するRAMのアドレスレジスタ130内に記憶されてい
る位置に書き込まれる。斯る書込処理が行われた後に、
書込アドレスがカウンタ140によりインクリメントされ
る。このインクリメントは、アドレスレジスタ130が選
択されこれに新しい出発アドレス、例えば零が供給され
るまで続く。スケールファクタもデータと同様にRAM54s
に入力され記憶される。

表IIはローディングシーケンスを示す。書込アドレス
サイクルは書き込むべきアドレスがその前のアドレスよ
り１だけ大きい場合には省略することができる。LSBデ
ータサイクルは、このデータがその前の書き込みのとき
と同一の場合には除去することができるが、MSBデータ
は２つの隣接サイクルで選択してはならない。

ここに記載する実施例では、レジスタデータポート24
は８ビット幅である。RAMブロック54のRAMは16ビット幅
であるため、各RAMの書込みに２サイクルを必要とす
る。DSP10には８個のタップセクションがあり、各セク
ションが10ビットの係数を用いるため、１組の係数をロ
ードするのに５回の16ビット書込み処理を必要とする。
同様に、１組の制御ワードをロードするのに３回の16ビ
ット書込み処理を必要とし、最後に１スケールファクタ
（実際には３ビット使用するだけ）をロードするのに１
回の書込み処理を必要とする。第2b図はRAMブロック54
のメモリマップである。

実施例 15タップ対称フィルタ DSP10を15タップ対称フィルタとして構成するために
は、タップセクション０のPSELビットをエネーブルする
と共にタップセクション７のCSELビットをエネーブルす
る。これによりタップセクション０をフィルタの入力タ
ップとして、タップセクション７を中心タップとして設
定する。本例では新データサンプルが各クロックサイク
ルごとに到達し、係数をオンザフライ変化させないもの
とする。このことはシフト禁止制御信号もホールドサイ
ド制御信号も変更する必要がないことを意味する。ホー
ルドセンタ信号はタップセクション０に対しサイクル１
〜６においてエネーブルすることができ、DSPの制御ロ
ジックがこの信号をシフト禁止がエネーブルされない各
サイクルにおいてCSELがエネーブルされない後続のタッ
プセクションに伝播し、サイクル７で転送制御信号がこ
の信号をクリアする。

第１データサンプルが時間０に到達するものとする
と、各サイクルにおける制御信号及び各サイクル中の種
々のレジスタの値は下記の表IIIに示すようになる。

最初の出力はサイクル15中に現れる。

データストリームおよび係数のオンザフライで変化 表IVはデータストリームおよび係数をオンザフライで
変化させる際におけるサイドデータレジスタの役割を示
す。新データストリームはサイクル８で７タップ対称フ
ィルタを通過する。新データが後続のサイクルでフィル
タを経てシフトされるが、算術演算素子への入力（サイ
ドおよび旧レジスタ）は依然として第１データセットか
らの値を用い、これはあたかも最終データ値が入力側で
繰り返されるかのように拡張される。

サイクル11中第１データセットの最終データ値が中央
タップに到達し、第１データセットのフィルタ処理が完
了する（しかし、最終出力値がパイプライン走行を終え
出力側に現れるまでにまだ数サイクルある）。サイクル
12では、フィルタが新データストリームに切り換えら
れ、旧データレジスタが第２データストリームの第１値
で初期化されるようになる。これは係数セットを所望時
に変化させるサイクルでもある。

制御および係数メモリの初期化 表ＶおよびVIは、レジスタ選択入力ポート26およびレ
ジスタデータ入力ポート24を用いてレジスタ110,120お
よび130並びにRAMブロック54をロードする動作を示す。
表VIに示すように、レジスタ選択入力ポート26への“1"
入力はLSBデータレジスタ120をローディングのために選
択するものである。同様に“2"入力はMSBデータレジス
タ110を選択し、“3"入力はアドレスレジスタ130を選択
するものである。MSBデータレジスタ110を選択するサイ
クルを分離するためにノップ（nopノーオペレーショ
ン）としてレジスタ選択＝０を用いる。MSBデータレジ
スタ110はこれが選択されるときレジスタデータポート2
4に存在するデータを保持する。

タップセクション１〜６に書込まれる制御ワードは零
であり、タップセクション０はPSELがエネーブルされ、
タップセクション７はCSELがエネーブルされる。各タッ
プセクションに対し２組の10−ビット係数が書込まれ
る。

第１タップセクションおよび最終タップセクションの
入出力を並列データピンで用いて２つ以上のDSPを縦続
接続して、充分に長い対称または非対称フィルタを形成
することができる。

２つ以上のDSPを縦続接続する場合には、追加のDSPを
並列加算器として用いて縦続接続されたDSPによる部分
和（加算）出力を合成することができる。各部分和の19
ビットまでは、２つの並列入力タップセクションを用い
て各部分和のディスジョイントフィールドをアクセプト
し、かつこれらタップセクションにおける係数をそれら
の重みを加算器で補償されるようセットすることによ
り、最終和に含めることができる。

また、本発明は米国特許願第077,557号（1987年７月2
4日出願）、第271,136号（1988年11月14日出願）および
第353,353号（1989年５月17日出願）明細書に記載され
ているようなMAC信号を処理し得る処理装置も提供する
ものである。

MAC伝送システムでは、テレビジョン信号、例えば、H
DTVソースから取出した信号をデジタル処理して複数の
ビデオ信号成分、例えば、輝度信号成分（Ｙ）、クロミ
ナンス信号成分（ＩおよびＱまたはＵおよびＶ）および
補助信号成分、例えば、ライン差信号を取出し、これら
信号成分の全部を更に処理して広帯域の高品位のテレビ
ジョン信号を低帯域幅のチャネルで伝送する。これら処
理された信号成分をアナログ信号に変換し時間多重化し
てMAC信号として伝送する。上述したHDMAC−60信号は通
常のライン周期の長さの２倍のテレビジョンライン周期
を有する。HDTVソースの信号を信号成分に分割する。こ
れら信号成分は、通常のテレビジョンシステムと両立し
得るテレビジョン信号を取出すのに必要な信号成分を各
MACラインから取出すことができ、かつ、HDTV受像機でH
DTVディスプレイを行うために合成し得る信号成分がMAC
ラインのグループとして伝送されるような方式で伝送さ
れる。次いで適当なメモリ手段をデコーダに用いて時間
多重で伝送された信号成分を記憶し、これら信号成分を
適宜に内挿してテレビジョン表示を行い得るようにす
る。

第３図はHDMAC−60デコーダを示す。前記米国特許願
第077,557号に記載されたように取出され、処理され、
伝送されたHDMAC信号を受信ブロック200で受信し、A/D
変換し、フィルタ処理してエンコーダで行われたプレエ
ンファシス処理の補償を行う。処理ブロック210は複数
のDSPを具え、各DSPは複数の記憶係数および制御ワード
を用いてMAC信号から取出した信号成分の各々に対し特
定の処理を実行する。タイミング信号はMAC信号の一部
として伝送された同期信号から取出す。制御手段74は、
一連の信号値（アドレス、係数、制御ワードおよびスケ
ールファクタ）および前述したようにDSP 62、64、70お
よび72に対する初期化シーケンスに必要なタイミング信
号を記憶する。また、制御手段74はプログラマブルロジ
ック、タイミングおよびメモリ手段より成り、MAC信号
の到来信号成分に対し適当回数、各DSPの各RAMに対しお
よびメモリ手段68に対し係数選択ポート20および制御ワ
ード選択ポート22へのRAMアドレスを記憶し、逐次選択
する。

ある信号成分に対しては、この信号成分の周波数を使
用チャネル帯域幅に整合させるために、符号化処理中信
号圧縮または伸長を行う必要がある。これは１つのクロ
ック周波数でサンプリングし、他のクロック周波数でプ
レイバックすることにより通常行なわれ、その結果、デ
コーダで信号成分を再生するために多数の独立クロック
信号が必要とされる。これがため、クロック発生回路が
複雑になる。本発明は受信ブロック200によりMAC信号を
受け、デジタル信号成分に変換するMACデコーダを具え
る。次いで、信号成分の各々をブロック210に示す処理
装置に供給し、この処理装置には信号成分の各々を圧縮
／伸長し、更に処理するのに必要な回路を具える。既知
のシステムは各信号成分に対し種々の信号処理経路を用
いる。しかし、ダイナミック再構成可能DSPの処理装置
を用いることにより、デコーダはその信号経路が少数と
なり（その結果チップ上に容易に実現し得る高速且つ小
形の回路、即ち、LSIが得られ）、かつ、後述するよう
にリサンプラとして構成されたDSPを用いることによる
タイミング要求が複雑でなく簡単になる。

ブロック210を第４図に詳細に示す。MAC信号成分のデ
ジタル化サンプルをガンマROM78を経て処理し、このROM
78によってサンプル時間軸で各サンプルをガンマ補正す
る。ROM78は多数のガンマ補正値を記憶する“ルックア
ップテーブル”の様に構成する。ROM78への各サンプル
値入力に対し、対応するガンマ補正値をROM78からの出
力として用いる。このように処理した信号成分をリサン
プラ62に供給する。

リサンプラ62によってエンコーダで行われた伸張およ
び圧縮を補償するのに必要とされる複雑なクロック回路
を排除する。即ち、リサンプラ62は、その係数が各クロ
ックサイクルで変化し信号成分と等価の出力値を発生す
る非対称フィルタとする。その理由はこの信号成分はデ
コーダでの圧縮または伸張前にHDTVソースから最初に取
出されたものであるからである。本発明のDSPはこの処
理を行なうのに好適である。その理由はその係数を所望
の高速度で、即ち、各サイクルで変化させることができ
るからである。

リサンプラ62は、例えば、係数が各クロックサイクル
で変化する８タップ非対称フィルタとすることができ
る。例えば広帯域輝度信号を1700サンプルから990サン
プルに復号するために用いる場合にはリサンプラ62を38
MHzでクロックすると共に制御手段74で制御し、リサン
プリング中フィルタの出力側に有効サンプルを発生させ
る（16個の入力サンプル毎に９個の出力サンプルのみが
有効となる）。これがため、これは、前記米国特許願第
077,557号に記載されているように、広帯域輝度成分を
復号するために用い得る９−16リサンプラとなる。

同様に、対称水平フィルタ64もDSPで構成し、これを
用いて信号成分をフィルタする。例えば、広帯域輝度成
分Y3をフィルタ処理して出力側66bに高いエネルギー成
分を供給する。この広帯域輝度成分Y3は出力側66aには
フィルタ処理しないで遅延させた状態で供給する。

前記米国特許願第077,557号に記載されているよう
に、個々の信号成分を時間的に遅延させてこれら信号成
分をブロック220でRGB信号に変換される前に適正に再合
成し得るようにする必要がある。この目的のため、各信
号成分を時間的に遅延し、正しく再生して、HDTVソース
から取出されたもとの輝度およびクロミナンス信号を再
合成する必要がある。本発明では、これを、フィルタ処
理した輝度信号成分、ライン差信号成分およびクロミナ
ンス信号と、フィルタ処理しない輝度信号成分を取出
し、これらをメモリ手段68のそれぞれのラインバッファ
に記憶することにより行う。ラインバッファ68a−68eの
詳細を第5a図に示す。第5b図に示すように、ラインバッ
ファの各々は３つの個別にアドレスされるメモリにより
形成し、第１メモリで現ラインを保持し、第２メモリで
旧ラインを保持し、第３メモリに到来データを書込み得
るようにする。これは、２つのメモリを読出すと同時に
他のメモリを書込む最も一般的な場合である。Y1はMAC
チャネル帯域幅制限に従って帯域幅が制限された輝度信
号成分を表わす（即ち、エンコーダで圧縮／伸張を用い
ない）。Y3はその広帯域幅で伝送し得るように伸張され
た輝度信号を表わす。ラインバッファ68a−68eにはY1、
Y3、Y3H、ライン差信号成分LD2/4およびクロミナンス信
号成分I/Qがそれぞれ供給される。バッファ68bに生のデ
ータとしてY3を記憶する代わりに、Y3もフィルタ処理し
てY1に匹敵する帯域幅を有する成分（即ち、Y3L）を発
生させ、これをメモリ手段68に記憶させることもでき
る。しかし、本例ではY3Lを垂直内挿器70でY3からY3Hを
差引くことにより取出すことができる。記憶され、取出
された輝度信号成分の全部を垂直内挿器70で単一輝度信
号Ｙに内挿する。本例では垂直内挿器70を５タップ対称
フィルタとして構成したDSPとしてLD2/4信号成分をフィ
ルタ処理し、かつ、DSPの５つの並列入力ポートを用い
てY1、Y3、Y3Hおよびフィルタ処理されたHLD2/4信号を
垂直内挿する。同様に、クロミナンス信号成分Ｉおよび
Ｑをラインバッファ68eによりI/Q垂直内挿器72に供給す
る。I/Q垂直内挿器へのシーケンスはIQIXとし、ここに
Ｘは“ドントケア”信号であり、時間多重形態で双方の
信号に対し用いる。

再生されたテレビジョン信号のＹ部分はＹ内挿器70か
らランプROM80を通過する。同様にI/QはI/Q内挿器72か
らランプROM82を通過する。従ってこれら信号成分は多
重分離されたことになる。

ガンマROM78と同様に、ランプROM80および82は入力サ
ンプルの代わりにランプされた値を出力する“ルックア
ップテーブル”として構成する。これらROMによってデ
ータをラインの初期値または最終値（例えば、ブランキ
ングレベル）から上昇および下降させて、後段のアナロ
グ段、例えば、HDNTSCエンコーダ、RGBモニタ等の過渡
現象を防止し得るようにする。

本発明は上述した例にのみ限定されるものではなく、
本発明の要旨の範囲内で種々の変形または変更が可能で
ある。

【図面の簡単な説明】

第１図は本発明によるDSPの一実施例のブロック図、 第２図は第１図に示すDSPの１つのタップセクションの
ブロック図、 第2a図は第１図に示すDSPのコントローラのブロック
図、 第2b図は第2a図に示すコントローラのRAMブロックのメ
モリマップを示す図、 第３図は本発明によるMACデコーダの一実施例のブロッ
ク図、 第４図は第３図の処理装置のブロック図、 第5a図は第４図の処理装置のラインバッファ部のブロッ
ク図、 第5b図は第5a図に示すラインバッファ部の一部分の詳細
ブロック図である。 10……ダイナミック再構成可能ディジタル信号プロセッ
サ（DSP） 12（SEC−０〜SEC−７）……タップセクション 1a〜1h……第１データ入力端子 2a〜2h……第２データ入力端子 3a〜3h……第３データ入力端子 14……スケール及びクリップ手段 15……出力端子 16……コントローラ 18……加算回路網 20……係数選択入力端子 22……制御ワード選択入力端子 23,25……バス 24……レジスタデータ入力端子 26……レジスタ選択入力端子 40,42,44,46……新、中心、サイド、旧レジスタ 47……加算器 48,50,52……マルチプレクサ 58……乗算器 CSEL,TRASF,PSEL,SHFIT INH,HOLD CENTER,HOLD SIDE…
…制御信号 54……RAMブロック 62,64,70,72……DSP 62……リサンプラ 68……メモリ手段 68a〜68e……ラインバッファ 74……制御手段 78……ガンマROM 70,72……垂直内挿器 80,82……ランプROM 100……RAM選択ロジック 110……MSBレジスタ 120……LSBレジスタ 130……アドレスレジスタ 132……レジスタ選択ロジック 140……カウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 カルロ バシル アメリカ合衆国ニューヨーク州 11358 フラッシング ワンハンドレッド フ ィフティナインス ストリート 29‐03 エイ (72)発明者 アミハイ マイロン アメリカ合衆国ニューヨーク州 10562 オッシニング ガナング ドライブ 56 (72)発明者 ナイル エイチ イー ウェスト アメリカ合衆国マサチューセッツ州 01845 ノース アンドーヴァー パド ック レイン 32 (72)発明者 クリストファー ジェイ ターマン アメリカ合衆国マサチューセッツ州 02159 ニュートンセンター シーダー ストリート 60 (72)発明者 ジャドソン レナード アメリカ合衆国マサチューセッツ州 02168 ウォーバン ドーセット ロー ド 220 (56)参考文献 特開 平１−82271（ＪＰ，Ａ) 特開 昭64−21530（ＪＰ，Ａ) 特開 昭63−175932（ＪＰ，Ａ) 特開 昭60−75118（ＪＰ，Ａ) 米国特許4694416（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03H 17/00 - 17/08 G06F 17/10

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】一連の被乗数とそれぞれの係数との積の和
   を決定するスカラ積乗算器（18,58）と、 一連の転送セクション（12）であって、各転送セクショ
   ン（12）がスカラ積乗算器の順次の被乗数入力端子に結
   合された転送出力端子と、データ入力端子（1a）と、デ
   ータ保存手段（40,42,44,46）と、隣接する転送セクシ
   ョンにデータを順次のクロックサイクルで順次に転送す
   るラテラル転送結合手段（2a,3a）を具えた一連の転送
   セクションと、 これらの転送セクション（12）の少なくとも一つの転送
   セクションにおけるデータ入力端子から対応する被乗数
   入力端子の一つにデータを転送する転送パスを制御する
   転送制御手段（16）と、 を具えるディジタル信号プロセッサにおいて、 前記転送制御手段（16）が、各転送セクション内の転送
   パスを、プログラム制御の下で、各転送セクション（1
   2）ごとに独立に、前記順次のクロックサイクルで変更
   し得るように構成され、且つ前記転送セクション（12）
   が、別の処理機能のための初期化データを該転送セクシ
   ョン（12）を経て転送する間、被乗数入力端子のデータ
   を維持するサイドレジスタ（44）を含んでいることを特
   徴とするディジタル信号プロセッサ。
2. 【請求項２】各転送セクション（12）はデータ保存用の
   順方向レジスタ（40）を具え、該順方向レジスタが隣接
   する転送セクション（12）の順方向レジスタ（40）に結
   合され、一連の転送セクション（12）に沿って順方向に
   延在する順方向データ転送チェーンを構成し、前記サイ
   ドレジスタ（44）は前記順方向データ転送チェーンと前
   記転送出力端子との間に結合され、順方向レジスタ（4
   0）及びサイドレジスタ（44）への転送が前記転送制御
   手段（16）の制御の下で実行されることを特徴とする請
   求項１記載のディジタル信号プロセッサ特徴とするディ
   ジタル信号プロセッサ。
3. 【請求項３】各転送セクション（12）は逆方向レジスタ
   （46）を具え、該逆方向レジスタが隣接する転送セクシ
   ョンの逆方向レジスタ（46）に結合され、前記順方向デ
   ータ転送チェーンと逆方向に延在する逆方向データ転送
   チェーンを構成し、逆方向データ転送チェーンからのデ
   ータが順方向データ転送チェーンからのデータと一緒
   に、出力端子が前記転送出力端子に結合された加算器
   （47）に供給され、前記逆方向レジスタ（46）への転送
   が前記転送制御手段（16）の制御の下で実行されること
   を特徴とする請求項２記載のディジタル信号プロセッ
   サ。
4. 【請求項４】各転送セクション（12）は順方向データチ
   ェーンからのデータを逆方向データ転送チェーンへ転送
   する交差結合手段（42,52）を具え、この交差結合手段
   に沿う転送が前記転送制御手段（16）の制御の下で実行
   されることを特徴とする請求項３記載のディジタル信号
   プロセッサ。
5. 【請求項５】前記交差結合手段（42,52）は、前記転送
   制御手段（16）の制御の下で、順方向データ転送チェー
   ンから直接又はその転送が転送制御手段（16）により制
   御される中心レジスタ（42）を介して転送することを特
   徴とする請求項４記載のディジタル信号プロセッサ。
6. 【請求項６】各別の係数を係数記憶手段（54）からスカ
   ラ積乗算器に、係数の選択を制御する係数選択プログラ
   ムの制御の下で、各被乗数ごとに独立に順次のクロック
   サイクルで入力させるようにしたことを特徴とする請求
   項１〜５の何れかに記載のディジタル信号プロセッサ。
7. 【請求項７】複数のディジタルフィルタを具え、各フィ
   ルタが請求項１〜６の何れかに記載のディジタル信号プ
   ロセッサを具えていることを特徴とする時間多重ビデオ
   信号復号用信号処理装置。