KR910006864A - 디지탈 신호 처리기 - Google Patents

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KR910006864A
KR910006864A KR1019900014608A KR900014608A KR910006864A KR 910006864 A KR910006864 A KR 910006864A KR 1019900014608 A KR1019900014608 A KR 1019900014608A KR 900014608 A KR900014608 A KR 900014608A KR 910006864 A KR910006864 A KR 910006864A
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씨. 죤슨 브라이언
베이실 칼로
미론 아미하이
에이치. 이. 웨이스트 닐
제이. 터맨 크리스토퍼
레너드 쥬드슨
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프레데릭 얀 스미트
엔. 브이. 필립스 글로아이람펜파브리켄
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Abstract

내용 없음

Description

디지탈 신호 처리기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 발명을 구비하는 DSP의 한 실시예의 블록선도.
제2도는 제1도에 보이는 DSP의 탭섹션(tap section)의 블록선도.
제2a도는 제1도에 보이는 DSP제어기의 블록선도.
제2b도는 제2a도에 도시된 제어기의 RAM블록의 메모리 맵도.
제3도는 본 발명을 구성하는 MAC디코더의 한 실시예에 대한 블록 다이어그램.

Claims (7)

  1. 각각의 계수를 갖는 연속 피승수의 적의 합을 결정하는 스칼라 적 멀티플라이어를 구비하는 디지탈 신호처리기로서, 각각이 전송 출력을 스칼라 적 멀티플라이어의 연속 피승수 입력에 연결시키는 연속 전송 섹션, 데이타 입력을 각각이 갖고 있는 전송 섹션, 데이타 보유 수단, 및 연속 인접 전송 섹션에 대한 측 저송 결합 수단을 구비하는데 특히 각각의 전송 섹션에 관계없이 프로그램의 제어하에 연속 클럭 사이클에 따라 각각의 전송 섹션내의 전송 통로를 제어하는 전송 제어 수단을 포함하는 것을 특징으로 하는 디지탈 신호 처리기.
  2. 제1항에 있어서, 각각의 전송 섹션이 연속 전송 섹션을 따라 순방향으로 순방향 데이타 전송 체인을 형성하는 인접 전송 섹션의 순방향 레지스터에 결합된 데이타 보유용 순방향 레지스터와, 순방향 데이타 전송 체인과 전송 출력 사이에 결합된 사이드 레지스터를 구비하며, 순방향 레지스터 및 사이드 레지스터로의 전송은 전송 제어 수단의 제어하에 이루어지는 것을 특징으로 하는 디지탈 신호 처리기.
  3. 제2항에 있어서, 각각의 전송 섹션은 순방향 데이타 페인에 반대방향으로 역방향 데이타 전송 체인을 형성하는 인접 전송 섹션에 있는 역방향 레지스터에 결합되는 역방향 레지스터를 구비하며, 역방향 데이타 전송 체인으로 부터의 데이타는 순방향 데이타 전송 체인으로부터의 데이타와 함께 가산기에 공급되고, 이 가산기의 출력은 전송 출력에 결합되는데 역방향 레지스터로의 전송이 전송 제어 수단의 제어하에 이루어지는 것을 특징으로 하는 디지탈 신호 처리기.
  4. 제3항에 있어서, 각각의 전송 섹션은 데이타를 순방향 데이타 전송 체인으로부터 역방향 데이타 전송 체인으로 전송하기 위한 크로스 커플링을 구비하여 크로스 커플링을 따른 전송은 전송 제어 수단의 제어하에 이루어지는 것을 특징으로 하는 디지탈 신호 처리기.
  5. 제4항에 있어서, 크로스 커플링은 전송 제어 수단의 제어하에 순방향 데이타 전송 체인으로부터 직접 이루어지거나 또는 중앙 레지스터를 경유해 이루어지며, 이의 전송은 전송제어 수단에 의해 제어되는 것을 특징으로 하는 디지탈 신호 처리기.
  6. 제1 내지 5항에 있어서, 각각의 계수는 각각의 피승수에 관계없이 연속 클럭 사이클에 따라 계수 선택을 제어하는 계수 선택 프로그램의 제어하에 계수 저장수단으로부터 스칼라 적 멀티플라이어에 입력되는 것을 특징으로 하는 디지탈 신호 처리기.
  7. 복수의 디지탈 필터를 구비하는 시분할 비디오 신호를 디코딩 하는 장치에서, 상기 필터 각각은 제1 내지 6항중 6의 한항에 청구된 바와 같은 디지탈 신호 처리기를 구비하는 것을 특징으로 하는 시분할 비디오 신호 디코딩 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900014608A 1989-09-12 1990-09-12 디지탈 신호 처리기 KR100196603B1 (ko)

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KR100196603B1 KR100196603B1 (ko) 1999-06-15

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* Cited by examiner, † Cited by third party
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US5278872A (en) * 1991-05-28 1994-01-11 North American Philips Corporation System and circuit architecture for echo cancellation and a television receiver comprising same
DE19634031A1 (de) * 1996-08-23 1998-02-26 Siemens Ag Prozessor mit Pipelining-Aufbau

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3333274A1 (de) * 1983-09-15 1985-04-18 ANT Nachrichtentechnik GmbH, 7150 Backnang Uebertragungsanordnung fuer digitale signale
US4694416A (en) * 1985-02-25 1987-09-15 General Electric Company VLSI programmable digital signal processor
JPH0814787B2 (ja) * 1987-07-15 1996-02-14 三菱電機株式会社 デ−タ伝送装置

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