KR100196603B1

KR100196603B1 - 디지탈 신호 처리기

Info

Publication number: KR100196603B1
Application number: KR1019900014608A
Authority: KR
Inventors: 씨.죤슨 브라이언; 베이실 칼로; 미론 아미하이; 에이치.이.웨이스트 닐; 제이.터맨 크리스토퍼; 레너드 쥬드슨
Original assignee: 프레데릭 얀 스미트; 코닌클리케 필립스 일렉트로닉스 엔 브이
Priority date: 1989-09-12
Filing date: 1990-09-12
Publication date: 1999-06-15
Also published as: DE69032385T2; EP0417861A3; DE69032385D1; EP0417861B1; KR910006864A; JPH03174813A; EP0417861A2; JP3104982B2

Abstract

각종 구성으로 사용되고 매 클럭 주기마다 다수의 처리 섹션에 제공되도록 어드레스가능하게 되는 저장된 계수 및 제어 워드로 제어되는 프로그램가능한 디지탈 신호 처리기에 관한 것이다. 본 발명은 다중 아날로그 성분(MAC) 텔레비전 신호의 디코더로서 사용하는데 적합한 처리기를 구비한다.

Description

디지탈 신호 처리기

제1도는 본 발명을 구비하는 DSP 의 일실시예의 블럭도.

제2도는 제1도에 도시된 DSP 의 탭섹션(tap section)의 블럭도.

제2a도는 제1도에 도시된 DSP 제어기의 블럭도.

제2b도는 제2a도에 도시된 제어기의 RAM 블럭의 메모리 맵도.

제3도는 본 발명을 구비하는 MAC 디코더의 일실시예의 블럭도.

제4도는 제3도의 처리기 배열에 대한 블럭도.

제5a도는 제4도의 처리기 배열의 라인 버퍼부의 블럭도.

제5b도는 제5a도에 도시된 라인 버퍼의 일부분의 블럭도.

* 도면의 주요부분에 대한 부호의 설명

10, 62, 64, 70, 72 : DSP 12 : 탭 섹션

14 : 스케일 클립 수단 16 : 제어기

20,22, 24, 26 : 입력 포트 25 : 버스

40, 42, 44, 46 : 레지스터 47 : 가산기

48, 50, 52 : 멀티플렉서 54, 68 : 메모리 수단

74 : 제어 수단 78 : 감마 ROM

100 : RAM 선택 논리 110 : MSB 데이타 레지스터

120 : LSB 데이타 레지스터 130 : 어드레스 레지스터

132 : 레지스터 선택 논리 200 : 수신 블럭

210 : 처리 블럭

본 발명은 일련의 피승수(a succession of multiplicants)와 계수 각각과의 곱의 합을 출정하는 스칼라 곱 멀티플라이어(scalar product multlplier)와, 일련의 전송 섹션을 구비하고 있다. 상기 전송 섹션 각각은 스칼라 곱 멀티플라이어의 연속적인 피승수 입력에 결합된 전송 출력과, 데이타 입력 데이타 보유 수단 및 연속되어 있는 인접한 전송 섹션에 대한 래터럴 전송 결합 수단(lateral transfer coupling means)을 구비하고 있는 디지탈 신호 처리기에 관한 것이다.

본 발명은 또한 다수의 디지탈 필터를 구비하고 있으며, 시간 다중화된 비디오 신호를 디코딩하는 장치에 관한 것이다.

한 세트의 계수 hi와 피승수 si 와의 스칼라 곱을 결정하는, 즉

에 따라 p를 결정하는 디지탈 신호 처리기는 1989년도 국제 고상 회로 회의에서 야마자키등이 1-Gops CMOS 프로그램가능한 비디오 신호 처리기라는 명칭으로 발표한 간행물 페이지 164 내지 165 및 326 에 공지되어 있다.

이 간행물은 각종 스위치를 설정하여 전송 섹션을 재구성하는 구성을 서술하고 있다. 이 방식으로, 데이타 입력으로부터 피승수 입력에 이르는 경로를 변경함으로써, 디지탈 신호 처기기는 다양한 처리 기능을 수행한다.

모든 섹션의 데이타 입력이 피승수 입력에 직접 인가될때, 스칼라 곱 함수를 얻는다. 단지 하나의 데이타 입력만이 피승수 입력에 직접 인가되고 이 입력으로부터 나오는 데이타가 또한 연속적인 클럭 주기동안에, 인접한 전송 섹션으로 전달되고, 상기 데이타가 상기 전송 섹션에서 피승수 입력으로 공급되고, 다음의 인접하는 섹션등에 전달될 때에, DSP 는 선형 FIR(finite impulse Response) 필터링을 수행한다:

여기서, Si(i=1,2...)는 시간적으로 연속하는 데이터 신호값이고, hi는 계수이고 Pm은 스칼라 곱 멀티플라이어의 연속적인 출력이다.

또 다른 유용한 재구성은 대칭 FIR 필터를 사용하는 것이다. 여기서 계수 h는 중심점(k+1/2)에 대해 대칭이 된다. 즉 h_k+1-i=h_k+i(i= 1,.., k)이 된다. 이 경우에 인용된 간행물은 데이터 경로의 폴딩(folding), 즉 k 차수폴드백(foldback)까지 데이타를 한 섹션에서 다른 섹션으로 전달하고 상기 섹션들을 따라서 데이터를 역방향으로 전달하는 것을 가르쳐준다. 순방향 및 역방향으로 전송 섹션에 입력되는 데이타 값은 섹션에서 가산되고,피승수 입력에 인가되어,

가 되며, 대칭계수가 h_k+1=i=h_k+i인 경우에는,

로 간단화된다.

즉 하드웨어에서 실제 사용되는 것의 2 배가 되는 피승수를 갖는 FIR 필터의 출력이 된다. 이것은 전송 섹션을 통해서 데이타 경로를 재구성함으로써 얻어지는 결과이다.

다른 신호 처리 기능은 또한 전송 섹션을 재구성함으로써 실현될 수 있다.

수많은 신호 처리 장치, 예를들면 다중 아날로그 콤포넌트(MAC: Multiple Analog Compoment) 텔레비전 수상기에서는, 상술된 형의 여러가지 처리 기능들이 신호에 대해서 수행된다. 속도가 중요하지 않는 경우, 이것은 하나의 재구성 가능 디지탈 신호 처리기에 의해 시간 슬롯 분할(time slot sharing)함으로써 수행될 수 있다. 즉, 적절하게 재구성된 동일한 신호 처리기에 의해 하나의 신호를 처리한 후에, 또다른 신호를 처리한다. 고속 장치에서, 각 동작 및 신호 처리기의 데이타의 재구성 및 초기화에 너무 많은 시간이 요구되면 이와 같은 시간 슬롯 분할은 불가능하다.

본 발명의 목적은 서로다른 신호 처리 동작을 동시에 수행하고 그리고 신호 처리기의 데이타 재구성 및 초기화시에 걸리는 시간을 감소시키므로써 디지탈 신호 처리기의 시간 슬롯 분할을 손쉽게 하는 것이다.

이를 위하여, 본 발명은 전송 제어 수단을 구비하여 각 전송 섹션과 관계없이 프로그램의 제어하에서 연속적인 클럭 주기동안에, 각 전송 섹션의 전송 경로를 제어하는 것을 특징으로 하는 디지탈 신호 처리기를 제공한다.

정상적으로 필터 동작하는 경우, 전송 섹션의 대부분은 동일한 기능을 수행하고 이 기능은 아주 가끔 변경되거나, 전혀 변경되지 않기 때문에, 이와 같은 전송 제어 수단은 각 전송 섹션의 전송 경로를 제어하지 않아도 된다. 서로다른 기능이 수행되어야 할때에만 이러한 효과가 나타난다. 이와 같은 전송 제어 수단은 예를들면 다른 부분들이 이전 기능의 테일 엔드 처리(the tail and processing of a previous function)를 수행하는 동안에, 신호 처리기의 부분들내에서 데이타를 초기화하는 것이 가능하다. 이것이 초기화하는데 걸리는 처리 시간을 감소시키는데, 초기화 처리 시간은 기능 변경이 자주 있을 때에 증가된다. 또한, 서로다른 전송 경로를 동시에 필요로 하는 필터는 여러 종류의 처리기를 필요로 하는 대신에, 하나의 처리기의 여러 부분에서 처리될 수 있다.

본 발명의 실시예는 순방향 레지스터(forward register) 및 측방 레지스터(side register)로의 전송이 전송 제어 수단의 제어하에 있는 것을 특징으로 한다. 측방 레지스터는 또다른 처리 기능을 위한 초기화 데이타가 섹션을 통해 이미 전달되는 동안 피승수 입력에 한 신호를 유지시키는 방식으로 사용된다.

본 발명의 실시예는 역방향 레지스터(backward register)로의 전송은 전송 제어 수단의 제어하에 있는 것을 특징으로 한다.

본 발명의 다른 실시예는 각 전송 섹션은 교차 결합부(cross coupling)를 구비하여 순방향 데이타 전송 체인으로부터 역방향 데이타 전송 체인으로 데이타를 전송하는데, 상기 교차 결합부를 따른 전송은 전송 제어 수단의 제어하에 있는 것을 특징으로 한다.

본 발명의 또다른 실시예는 전송 제어 수단의 제어하에 있는 교차 결합부가 순방향 데이타 전송 체인으로부터 직접 데이타를 전송하거나 센터 레지스터를 거쳐서 데이타를 전송하는 것을 특징으로 하는데, 이 센터 레지스터의 전송은 전송 제어 수단에 의해 제어된다. 센터 레지스터(center register)는 새로운 기능이 초기화 되는 동안 사전 기능의 테일 엔드를 유지하는데 사용될 수 있다.

본 발명의 또한 다른 실시예는 각 계수가 각 피승수와 관계없이 연속적인 클럭 주기에서 계수 선택을 제어하는 계수 선택 프로그램의 제어하에서 계수 저장 수단으로부터 스칼라 곱 멀티플라이어에 입력되는 것을 특징으로 한다. 이것이 신호 처리기로 하여금 신호 처리에 활용되는 시간의 손실없이 필터 특성을 변환시킨다.

지금부터, 첨부한 도면을 참조하여 본원 발명을 상세히 설명한다.

본 발명은 동적 한정가능한 디지탈 신호 처리기(DSP) 및 적어도 하나의 DSP를 구비하는 처리 장치를 구비한다. 예로서 제1 내지 5b도에 도시된 실시예는 DSP 및 이 DSPs 를 구비하는 MAC 디코더의 실시예를 설명하고 있다. 상기 MAC 디코더 각각은 시간 다중화 방식으로 처리된 신호에 의해서, 동적으로 변화될 수 있는 다양한 신호 처리 기능을 실행한다.

계수 및 제어 위드(control word)는 초기에(예를들어, 파워 업시) 또는 주기적으로(예를들어, MAC 형 텔레비전 신호의 수직 인터벌동안) DSP(5)내의 메모리 수단으로 기록된다.

DSP에 의한 신호 처리동안, 메모리 수단내의 어드레스 위치는 매 클럭 주기 또는 주기 그룹으로 억세스된다. 각각의 어드레스 위치는 각각의 탭 섹션(tap section)에 제공되는 계수 또는 제어 워드를 포함한다. 이 방식으로, DSP 에 의해 제공되는 기능 및 D.SP 의 특성은 클럭 주기마다 종종 동적으로 변할 수 있다. DSP 및/또는 처리기의 특성 변화를 본원에서 On-the- fly라 칭한다.

제1도에 도시된 DSP(10)의 실시예는 예를들어 10-비트-폭 데이타 통로를 갖는 8 개의 구성가능한 탭 섹션을 활용한다. 탭 섹션은 본원에서(12)로 표시되어 있다. 그러나, 본원에서 서술되는 데이타 포트의 구성 및 워드 길이 및 탭 섹션수와, 버스 및 메모리 수단은 본 발명의 영역내에서 변경되거나 유지될 수 있다.

각 탭 섹션(12)은 제 1 데이타 입력(la-lh)과, 그 밑의 인접 탭 섹션에 연결된 제 2 데이타 입력(2a-2h) 및 그 위의 인접 탭 섹션에 연결된 제 3 데이타 입력(3a-3h)을 갖는다. 각 탭 섹션(12)의 구조가 제2도에 더욱 상세하게 도시되어 있다.

이하에 더욱 상세히 서술되는 바와 같이, 메모리 수단은 DSP(10)의 제어기(16)에 연결되어 버스(25)를 통해 탭 섹션에 제공되는 다중-비트 계수 및 제어 워드를 저장한다. DSP(10)를 구성하여, 원하는 처리 기능을 수행하는데 필요한 각 탭 섹션에 대한 계수들과 제어 단어들은 메모리 수단에 의해 판독되어 매 클럭 주기마다 각 탭 섹션에 제공된다.

파이프 라인 아키텍쳐(pipelined architecture)를 활용함으로써, DSP(10)는 고속으로 동작할 수 있다. 예를들어 40MHz 이상의 클럭 속도로 동작한다. 파이프 라인 아키텍쳐에 따르면, 사전 동작의 다른 부분이 동일 머신 주기(machine cycle)동안 회로내의 다른 위치에서 여전히 수행되는 동안, 새로운 동작이 시작된다.

각 탭 섹션(12)은 편리성을 위해 뉴(new), 센터, 사이드 및 올드(old)로 라벨된 4 개의 데이타 레지스터(40, 42, 44, 46)를 구비한다. 3 개의 멀티플렉서(multiplexer; 48, 50, 52)는 각 탭 섹션(12)내에서 그리고 DSP(10) 전체에 걸쳐 데이타 경로를 융통성 있게 구성한다.

제2a도는 제이기(16)의 블럭도이다. 제어기는 9 개의 16 × 16 듀얼 포트 RAM 으로 어셈블된 메모리 수단(54)을 구비한다. RAM(54a-54c)은 제어 워드를 기억하도록 구성된다. 이들 제어 워드는 버스(23a)에 의해 제어기(16)로부터 나오는 출력으로서 제공된다. RAM(54a-54c)은 모두 16 개의 48 비트 워드를 보유한다. 각 48 비트 워드는 8 개의 6 비트 제어 워드로 분할되며, 이 제어 워드 각각은 각 버스 라인(25)을 거쳐서 다른 탭 섹션(섹션 0 내지 7)으로 향한다. RAMs(54d-54h)은 계수를 기억하도록 구성되어 있다. 이들 계수는 버스(23b)에 의해 제어기(16)로부터 나오는 출력으로서 제공된다. RAM(54d-54h)은 16 개의 80 비트 워드를 보유한다. 갈 80 비트 워드는 8 개의 10 비트 계수로 분할되는데, 이 계수 각각은 버스 라인(25)을 거쳐 다른 탭 섹션(섹션 0-7)으로 이동한다. 하나의 RAM(54s)은 버스(21)에 의해 스케일 및 클립 수단(scale and clip means; 14)에 제공된 16 개의 3 비트 스케일 팩티(scale factor)를 저장하도록 구성된다. 16 개의 스케일 팩터 각각과. 계수 및 제어 워드는 RAM 블럭(54)의 어드레스 가능한 위치에 존재한다. 어드레스 위치가 계수 선택 포트(20)에 제공되는 경우에는, 적절한 RAM 의 로우 위치(row location)에 저장된 계수는 각 버스 라인(15)을 거쳐서 텝 섹션에 의해 판독된다. 어드레스 위치가 제어 선렉 포트(22)에 제공되는 경우에는, 적절한 RAM 의 로우 위치에서 저장된 제어 워드는 각 버스 라인(25)을 거쳐서 탭 섹션에 전송된다. 유사하게, RAM(54s)에 저장된 스케일 팩터는 스케일 및 클릴 수단(14)에 의해 판독된다.

[처리 시퀀스]

각 탭 섹션(12) 동작은 6 개의 제어 신호에 의해 제어된다. 이들 제어 신호 각각은 제어기(16)로부터 각 탭 섹션에 제공되는 6 개의 비트 제어 워드중의 1 비트로 표시 된다.

상기 6 개의 제어 신호는 다음과 같다.

시프트-금지(Shift-Inhibit) 신호: 이 신호는 모두 4 개의 데이타 레지스터용 홀드 제어(hold control)이다. 인에이블 될때(enabled), 상기 데이타 레지스터는 클럭 신호의 다음 상승 엣지(next rising edge)동안에 선택된 입력 데이타로 로딩(loading)되기 보다근 오히려 홀드된다. 현재 주기동안에 시프트-금지를 인에이블함으로써 다음 주기동안, DSP 를 통과하는 데이타 흐름을 정지(stall)시킬 수 있다. 새로운 데이타 샘플이 매클럭 주기마다 활용되지 않는 경우에 시프트-금지를 인에이블할 수 있다.

홀드-사이드(hold-side) 신호: 이 신호는 사이드 데이타 레지스터(44)용 홀드 제어 신호이다. 상기 레지스터의 입력은 데이타 스트림(data stream)으로부터 병렬 입력(49b)을 통해 입력된다. 멀티플렉서(48)에 의해 선택된 인접 섹션(49a)으로부터 입력된다. 상기 레지스터의 출력은 2 개 입력중 하나의 입력을 가산기(47)로 전송한다. 정상 동작에서, 이 신호는 인에이블되지 않는다. 그러나 데이타 스트림의 최종 샘플이 데이타 파이프 라인에 입력된후, 주기동안에 홀드-사이드(hold-side) 신호를 인에이블링 함으로써, 제 1 드레인(first drain)에 대한 데이타 파이프 라인(data Pipeline)을 갖지 않고 올드 데이타 레지스터(46)로부터 나오는 올드 데이타 스트림 및 멀티플렉서(48)로부터 나오는 뉴 데이타 스트림간의 상호 작용(interaction)없이 데이타 스트림을 on-the-fly 방식으로 변화시킬 수 있다. 홀드-사이드가 DSP(10)의 한 섹션에서 인에이블되는 동안, 뉴 스트림 요소는 다른 탭 섹션을 통해 시프트된다. 그러나 탭 섹션 출력들은 상기 올드 스트림의 최종 샘플이 정확하지 않게 복사된 것처럼 나타난다 제어 메모리를 효과적으로 활용하기 위하여, 상기 올드 데이타 스트림의 최종 샘플 다음에, 따라 홀드-사이드 신호를 탭에서 탭으로 전파할 수 있다. 이것은 사용되는 제어 워드 수를 최소화한다. 이를 위하여 . 홀드-사이드는 오직 DSP(10)의 제 1 탭 섹션에 대해서만 인에이블된다. 보다 뒤의 탭 섹션은 적절한 전송 회로를 이용하여, 최종 샘플의 지연된 카피(delayed copies)를 수신한다. 지연된 카피의 전파는 Csel 이 인에이블 되는 어떤 탭 섹션에서 중지되고 지연된 카피는 트랜스퍼(Transfer)가 인에이블될때 클리어된다(clear). 홀드 센터 신호(Hold-Center): 이 신호는 탭 섹션을 초기화하거나 DSP(10)로의 입력 신호 변화, 즉 on-the-fly 상태로 데이타 스트림이 변화할때, 사용되는 센터 데이타 레지스터(42)용 홀드 제어 신호이다. DSP(10)가 대칭 필터로서 동작하도록 구성된 경우에, 뉴 데이타 스트림은, 처리될 입력 신호의 제 1 샘플 값을 탭 섹션에 입력하는 주기동안에, 필터의 각 탭 섹션용 홀드-센터를 인에이블함으로써 각 탭 섹션을 통과할때 센터 데이타 레지스터(42)에 저장된다 상기 제 1 데이타 샘플이 필터의 중앙 탭 섹션에 도달되는 주기동안에는, 상기 센터 섹션(즉, 각 섹션의 올드 데이타 레지스터(46)에 존재)으로부터 나온 모든 탭 섹션 다운스트림(down stream)은 상기 주기동안 모든 탭 섹션에 대한 트랜스퍼를 인에이블함으로써, 제 1 데이타 값의 카피(copy)와 동시에 초기화된다. 상기 필터는 제 1 데이타 샘플과 동일한 일정한 파형을 처리하는 것처럼 동작한다. 그러므로, 스타트업 전이(startup transient)로 인한 어떤 링잉(ringing)을 제거한다. 이 신호는 홀드-사이드 신호에 대해 상술된 바와 같이, 나중의 탭 섹션에 자동적으로 전파된다. 이 경우에, 홀드-센터는 상기 제 1 뉴 데이타 샘플이 데이타 파이프 라인에 입력될때 제 1 탭 섹션에서 인에이블된다.

전송 신호: 이 신호는 올드 데이타 레지스터(46)용 입력을 선택하고 전파가 상술된 바와 같이 실행되는 경우에 흘드-사이드 및 홀드 센터의 전파된 카피(propagated copies)를 클리어하기 위해 사용된다. 대칭 필터로서 구성된 DSP(10)가 정상적으로 동작할 때, 전송 신호가 인에이블되지 않는 다면, 상기 올드 데이타 레지스터(46)는 입력(46a)을 통해 상부 섹션으로부터 나오는 데이타로 로딩된다. 전송신호가 인에이블되는 경우, 상기 올드 데이타 레지스터(46)는 센터 데이타 레지스터 (42)로부터 로딩된다 .

Psel: 이 신호는 병렬 데이타 입력의 선택을 인에이블한다. 인에이블될 때, 입력(2a)을 통해서 아래의 탭 섹션으로부터가 아니라, 병렬 데이타 입력(la)으로부터 멀티플렉서(48)로 입력된다.

Psel은 적절하게 가중치가 붙어서 합산 네트워크(summing network)에 제공된 입력을 공급하기 위해서 탭 섹션이 사용된다면 또는 수평 필터로 구성된 DSP(10)의 제 1 탭 섹션에 대해서 인에이블된다.

Csel 신호: 이 신호는 대칭 필터의 중앙 탭으로서 탭 섹션을 구성한다. 인에이블될때, 멀티플렉서(50)는 제로 입력(50a)을 선택하고 올드 데이타 레지스터(46)의 출력은 제로로 될 것이다(사이드 데이타 레지스터(44)의 내용이 멀티플라이어(58)의 입력이 되도록 한다). 뉴 데이타 레지스터(44)의 내용은 멀티플렉서(52)를 통해 아래의 탭 섹션으로 전송된다 이 내용들중 하나는 대칭 수평 필터로 구성된 DSP(10)의 센터 탭 섹션, 비대칭 필터로 구성된 DSP(10)의 임의의 탭 섹션 또는 수직 필터의 일부로 이용되는 DSP(10)의 임의의 탭 섹션에 대해서, Csel 을 인에이블한다. 임의의 탭 섹션에서 Cesl 을 인에이블 하면, 만일 상기와 같이 실행되는 경우, 홀드-사이드. 및 홀드 센터의 자동적인 전송을 차단한다.

처리 시퀀스동안, DSP(10)의 각 탭 섹션에서 사이드 레지스터(44) 및 올드 레지스터(46)의 내용들의 합은 가산기(47)에서 얻어지고 난후에, 제어기(16)로부터 제공되는 계수에 의해 증배된다(multiplied). 원한다면, 서로 다른 계수가 각 주기에서 선택될 수 있다. 계수 RAM 어드레스가 소정 주기동안에는 DSP(10)의 모든 탭 섹션에 대해 동일하므로, 모든 탭 섹션은 RAM 어드레스 n 에 위치되는 이들의 n번째 계수에 의해 증배된다. 게다가, 상기 RAM 어드레스(RAM(54s)에서)에 기억되는 스케일 팩터가 선택되어 스케일 및 클립 수단(14)에 제공된다. 만일 탭 섹션이 사용되지 않거나 또는 소정 주기 에서 합에 영향을 미치지 못하는 경우, 제로 계수(zero coefficient)는 적절한 RAM(54) 어드레스에 저장되어 탭 섹션을 상기 합으로부터 제거한다.

제1도에 도시된 DSP 실시예의 합산 네트워크(18)는 예를들어, 8 개의 21 비트로 2 의 보수(complement) 입력을 합산하여, 24 비트로된 2 의 보수값을 출력(18a)에 발생시키는 파이프라인 Wallace 트리로서 실행된다. 본 실시 예에서, 가산기(47)로 부터 나오는 데이타 값과 계수는 멀티플라이어(58)에서 각각 11 비트 및 10 비트로된 2 의 보수값으로서 처리된다. 따라서, 탭 섹션의 곱 출력(58a)은 전혀 정확도의 손실없이 21 비트로된 2 의 보수 정수 또는 분수로 간주될 수 있다. 그리고 8 개의 상기 값들의 합은 24 비트로된 2 의 보수값으로 표현될 수 있다. 고정 포인트 산술(flxed point arithnetic)을 이용함으로써, 계산이 행해지기 때문에, 소정 데이타 세트로 사용되는 모든 계수에 대한 2 진 포인트(binary points)는 합산 논리(summing logic)를 예측대로 수행하기 위하여 정렬되어야만 된다(aligned) .

합산 네트워크(18)의 출력은 좌측 S 위치(2^s로 스케일링됨)로 시프트되어 DSP 의 출력(15)에 나타나기 전에(스케일 및 클릭 수단(14)에서) 클립된다. 스케일 및 클립 수단(14)은 데이타를 시프팅 및 절사(truncating)하는 회로로 구성된다. 스케일 및 클립 수단(14)에 의해 사용되는 스케일 팩터 S 는 0 내지 7 범위에 존재하고, 상술된 바와 같이 계수와 더불어 RAM 블럭(54)으로부터 판독된다. 값이 시프트된후, 그 결과는. 비록 시프팅이 오버플로우(overflow) 또는 언더플로우(underflow)에 의해 부정확한 결과를 발생시킨다고 하더라도 그 손상을 최소화하도록 클립된다.

클리핑 처리는 다음과 같이 요약될 수 있다. 즉, 원래 부호 비트가 출력으로 통과되고 나서 다음 S 비트가 검사되어 버려진다. 만일 이들 비트중 임의의 비트가 부호 비트와 다른 경우, 클리핑은 이 결과가 표 1 에 보인 바와 같이 대부분의 포지티브값(posivive value) 또는 대부분의 네가티브 값(negative value)이 되도록 한다.

스케일 팩터 0 은 시프트 및 클립 수단(14)을 효과적으로 디스에이블(disable)시키며, 합산 네트워크(18)의 출력은 변함없이 데이타 출력(15)에 나타난다. 스케일 팩터의 선택은 입력 데이타 및 계수에 대해 어느 2 진 포인트가 사용되느냐에 따라서 그리고 계수에 대해 어떤 정규화(normalization)가 이용되느냐에 따라서 정해지게 된다.

[초기화 시퀀스]

어떤 구간에서, 제어 신호, 스케일 팩터 및 계수를 표시하는 다중 비트 워드는 RAM 블럭(54)에 기록될 수 있다. 본원에선 이를 초기화 시퀀스(initialization sequence)라 칭한다. 그리고나서, 이들 다중 비트 워드들은 동적으로 어드레스되고 본 처리 시퀀스동안에는, 상술된 바와 같이 각 탭 섹션에 의해 활용된다. 상기 다중 비트 워드들은 예컨대 ROM, CD 및 플로피 디스크등의 저장 수단으로 부터 제어기(16)에 제공되며, 또한 상기 다중 비트 워드들은 입력 데이타 또는 소망 함수를 토대로 실시간에서 계산될 수 있다.

제2a도에 상세히 도시된 제어기(16)는 직렬의 입력 포트(20, 22, 24 및 26) 및 입력 포트(24)에 제공되는 데이타를 일시적으로 저장하는 3 개의 데이타 레지스터를 구비한다. 제어기(16)는 또한 어드레스 레지스터(130)를 증가시키는 카운터(140) 및 상기 어드레스 레지스터(130)에 저장된 어드레스에 응답하여 하나이상의 RAM 을 선택하는 RAM 선택 논리(100)를 구비한다.

레지스터 선택 입력(26)은 제어기(16)의 3 개의 레지스터 중 어느 레지스터가 로딩되는지를 식별한다.

레지스터(110 및 120)는 제어 워드와 그리고 초기화 시퀀스동안 각각 RAM 블럭(54)에 기록되는 계수들을 저장한다. 상기 주기에서 이용되는 메모리 위치에 있는 데이타가 변화되지 않는다면, DSP 의 동작을 교란시킴이 없이 어떠한 주기에서도 기록할 수 있다. 어드레스 레지스터(130)의 하부 기록 어드레스부(130b)는 데이타가 기록되는 RAM 블럭의 RAM 을 선택하고, 상부 기록 어드레스부(130a)는 선택된 RAM 의 어드레스 위치를 선택한다.

데이타는 레지스터 데이타 입력 포트(24)에 로딩된다. 레지스터 선택 포트(26)로의 입력에 따라서, 레지스터 선택 논리 수단(132)은 3 개의 레지스터중 어느 레지스터가 로딩되는지를 선택한다. LSB 데이타 레지스터(120)는 어드레스 레지스터(130)에 의해 선택된 RAM 위치에 기록될 저차 8 비트를 보유하며, MSB 데이타 레지스터(110)는 고차 8 비트를 보유한다. MSB 데이타 레지스터(110)가 레지스터 선택 입력(26)에 의해 선택될때, MSB 레지스터(110) 및 LSB 레지스터(120)에 각각 저장된 데이타는 어드레스 레지스터(130)에 저장된 위치의 소정의 RAM 에 기록된다. 이와 같은 기록이 이루어진후, 기록 어드레스는 카운터(140)에 의해 증분된다. 어드레스 가산기(130)가 선택되어 새로운 스타팅 어드레스, 즉 제로를 제공받을 때까지 이와 같은 증분은 계속된다. 스케일 팩터 또한 데이타로서 입력되어 RAM(54)에 기억된다.

표 2 는 로딩 시퀀스를 도시한 것이다. 기록 어드레스 주기는 기록될 어드레스가 사전 어드레스보다 큰 경우 제거될 수 있다. LSB 데이타 주기는 만일 이 데이타가 사전 기록에 있어서의 데이타와 동일한 경우 제거될 수 있지만, MSB 데이타 주기는 두 개의 인접 주기에서 선택되지 않아야만 된다.

본원에 서술된 실시예에서, 레지스터 데이타 포트(24)는 8 비트폭이다. RAM블럭(54)의 RAMs 은 16 비트폭으로 되어, 각 RAM 기록을 행하는데에 있어서 두 개의 주기를 취한다. DSP(10)에 8 개의 탭 섹션(각각 10 비트의 계수를 이용함)이 있기 때문에, 한 세트의 계수를 로딩하는데 5 번의 16 비트 기록 동작을 수행한다. 이와 같이, 한 세트의 제어 워드를 로딩하는데는 3 번의 16 비트 기록 동작을 취하고, 최종적으로 하나의 스케일 팩터를(실질적으로는 단지 3 비트만이 사용됨) 로딩하는데 한번의 기록 동작을 취한다. 제2b도는 RAM 블럭(54)의 메모리 맵을 도시한 것이다.

[실시예]

[15-탭 대칭 필터]

15 개의 탭 대칭 필터로서 DSP(10)를 구성하면 상기 하나의 필터는 탭 섹션 0 에서 Psel 비트를 인에이블할 수 있고 탭 섹션 7 에서 Csel 을 인에이블할 수 있다. 이것이 탭 섹션 0 을 입력으로서 그리고 탭 섹션 7 을 필터의 센터 탭으로서 설정한다. 이 예에서, 새로운 데이타 샘플이 매클럭 주기에 도달하고 계수 on-the-fly 가 변하지 않는 것으로 가정한다. 이는 시프트-금지 신호도 홀드-사이드 제어 시호도 인에이블될 필요가 없음을 의미한다. 홀드-센터는 주기 1 내지 6 에서 탭 섹션 0 에 대해 인에이블되고, DSP 의 제어 논리는 이것을 나중 탭 섹션에 전파하는데, 상기 나중 탭 섹션에서 Csel 은 시프트-금지 신호가 인에이블되지 않는 매 주기마다 인에이블되지 않으며, 주기 7 에서의 전송 신호를 클리어시킨다.

제1 데이타 샘플이 시간 0 에 도달하는 경우에, 다음의 표 3은 매주기마 적절한 제어 신호를 도시하고 상기 주기동안 각종 레지스터 값을 도시한 것이다.

제1 출력이 주기 15 동안 나타난다.

[데이타 스트림 및 계수 ON-THE-FLY 변화]

표 4 는 데이타 스트림 및 계수 on-the-fly 변화시 사이드(side) 데이타 레지스터의 역할을 도시하고 있다. 새로운 데이타 스트림은 주기 8 에서 7 개의 탭 대칭 필터를 통하여 시작한다. 비록 새로운 데이타가 다음 주기에서 필터를 통하여 시프트될지라도, 산술 소자로의 입력(사이드 및 올드 데이타 레지스터)은 마치 최종 데이타값이 입력에서 반복되는 것처럼 확장되는 제 1 데이타 세트값을 여전히 사용한다는 것을 주목하자.

주기 11 동안, 제 1 데이타 세트의 최종 데이타 값은 센터 탭에 도달되고 제 1 데이타 세트의 필터링은 완료된다(비록 여전히 전보다 더 적은 주기이라도, 최종 출력값은 파이프 라인을 통하여 이동을 완료하여 출력에서 나타난다). 주기 12 에서, 필터는 새로운 데이타 스트림으로 스위치되고 올드 데이타 레지스터는 제 2 데이타 스트림의 제 1 값으로 초기화 된다. 이것은 소망한 경우 계수 세트를 변화시키는 주기이다.

[제어 및 계수 메모리를 초기화]

표 5 및 6 은 레지스터 선택(26) 및 레지스터 데이타(24)의 입력 포트를 사용하여 레지스터(100, 120, 130) 및 RAM 블럭(54)을 로딩시키는 것을 도시한다. 테이블 6 에 도시된 바와 같이, 레지스터 선택 포트(26)로의 1 입력은 LSB 데이타 레지스터(120)를 로딩시키기 위하여 선택한다. 2 입력은 MSB 데이타 레지스터(110)를 선택하고 3 입력은 어드레스 레지스터(130)를 선택한다. 레지스터-선택 = 0 을 놉(nop)으로서 사용하여 MSB 데이타 레지스터(110)를 선택하는 주기를 분리시킨다. MSB 레지스터가 선택될때, 상기 MSB 데이타 레지스터(110)는 레지스터 데이타 포트(24)에서 데이타를 보유한다.

탭 섹션(1 내지 6)에 기록된 제어 워드는 제로가 되며, 탭 섹션(0)은 Psel을 인에이블시키고, 탭 섹션(7)은 Csel 을 인에이블시킨다. 10 비트 계수의 두 세트는 각 탭 섹션에 기축된다.

제1 및 최종 탭 섹션의 입력 및 출력은 병렬 데이타 핀에서 활용되므로써 두 개이상의 DSP 가 보다 긴 대칭 또는 비대칭 필터를 형성하도록 종속 접속된다.

두 개이상의 DSP 가 종속 접속되면, 종속 접속된 DSP 에 의해 출력된 부분합을 결합시키기 위해 병렬 가산기로서 부가 DSP 가 사용된다. 각 부분합의 분리 필드(disjoint fields)를 수용하기 위해 두 병렬 입력 탭 섹션을 사용하고, 가산기에서 가중치를 보상하기 위해 탭 섹션에서 계수를 설정함으로써 각 부분합의 19 비트까지가 최종합에 포함될 수 있다.

본 발명은 또한 1987년 7월 24일자로 출원되어 계류중인 미국 특허원 제 077,557호 및 1988년 11월 14일자로 출원되어 계류중인 제271,136호 및 1989년 5월 17일자로 출원되어 계류 중인 제353,353호에서 서술된 바와 같은 MAC 신호를 처리할 수 있는 처리기 장치를 구비하는데, 상기 특허원 모두는 본원에 참조되어 있다.

MAC 전송 시스템에 있어서 . 예를들어 HDTV 신호원으로 부터 파생된 텔레비전 신호는 디지탈적으로 처리되어 예를들어 휘도(Y) 신호인 다수의 비디오 성분과, 색도 신호 성분(I 및 Q 또는 U 및 V)과, 예를들어 라인차 신호인 보조 신호 성분을 파생하며, 이들 성분 모두 또한 처리되어 보다 낮은 저대역폭 채널을 거쳐서 광대역의 고화질 텔레비전 신호를 전송한다. 이들 처리된 성분은 아나로그 신호로 변환되어 MAC 신호로서 시간 다중화된 형으로 전송된다. 서술된 HDMAC-60 신호는 종래 라인 주기 길이의 2 배인 텔레비젼 라인 주기를 갖는다. HDTV 신호원의 신호는 성분 신호로 분할된다. 이들 성분 신호는 종래의 텔레비전 시스템과 호환되는 텔레비전 신호를 파생시키는데 필요한 이들 성분 신호가 모든 MAC 라인으로부터 파생 된다. HDTV 수상기에서 HDTV 표시를 생성하도록 결합될 수 있는 상기 성분 신호가, MAC 라인 그룹으로서 전송되는 방식으로 전송된다. 그리고나서, 적절한 메모리 수단이 디코더에서 사용되어 시간 다중화된 형으로 전송된 성분을 저장한다. 이 결과 상기 성분들은 적절하게 보간되어 텔레비전 표시를 형성한다.

제3도는 HDMAC(60) 디코더를 서술하고 있다. 077,557 특허원에 기재된 바와 같이 파생되어, 처리피고 전송되는 HDMAC 신호는 수신되고, A/D 변환되어 필터링되어 수신 블럭(200)에 의해 인코더에서 발생하는 프리엠퍼시스 처리를 보상한다. 처리 블럭(210)은 다수의 저장된 계수 및 제어 워드를 각각 활용하여 MAC 신호에 의해 제공된 신호 성분 각각을 특정 방식으로 동작시키는 다수의 DSP 를 구비한다. MAC 신호부로서 전송된 동기 신호로부터 타이밍 신호가 파생된다. 제어 수단(74)은 값(어드레스. 계수, 제어 워드 및 스케일 팩터)의 시퀀스와 상술된 바와 같은 DSP(62, 64, 70 및 72)에 초기화 시퀀스에 필요한 타이밍 신호를 저장한다. 제어 수단(74)은 또한 MAC 신호의 인입하는 신호 성분과 상관하는 적절한 시간에서 각 DSP 의 RAM 및 메모리 수단(68)메 대한 계수 선택 포트(20) 및 제어 워드 선택 포트(22)에 RAM 어드레스를 저장하여 순차적으로 선택하기 위한 프로그램가능한 논리, 타이밍 및 메모리 수단으로 구성된다.

어떤 신호 성분에 대하여, 상기 성분의 주파수와 이용 가능한 채널 대역폭을 정합(match)시키기 위해서, 엔코딩 처리동안 압축(compression) 또는 확장(expansion)이 필요로 된다. 이것은 통상적으로 한 클럭 주파수에서 샘플링하고 다른 클럭 주파수에서 재생함으로써 실행된다. 그 결과 다수의 독립 클럭 신호가 디코더에서 성분을 회복하는데 필요하게 된다. 클럭 발생 회로는 복잡하게 된다. 본 발명은 MAC 신호를 수신하여 수상기 블럭(200)에 의해· 디지탈 신호 성분으로 변환시키는 MAC 리코더를 구비한다 그리고나서, 신호 성분 각각은 블럭(210)에 도시된 처리기에 제공된다. 상기 처리기는 신호 성분을 압축/확장하는데 필요한 회로를 구비하여, 각 신호 성분을 처리한다. 공지된 시스템은 각 성분에 대해 서로 다른 처리 경로를 이용한다. 그러나 동적으로 구성가능한 DSP 의 처리기를 사용함으로써, 디코더는 보다 적은 회로 경로(칩, 즉 LSI 에서 수행을 보다 신속하게 하고 소형화하면서 용이하게 하는 회로를 생성)와 리샘플러(resampler)로서 구성된 DSP 의 사용을 통해, 훨씬 덜 복잡한 타이밍 필요 조건을 갖는다.

블럭(210)이 제4도에 상세히 도시되어 있다. MAC 신호 성분의 디지탈화된 샘플은 샘플 단위로, 감마를 위해 조정하는 감마 ROM(78)을 통해 처리된다. 상기 감마 ROM(78)은 다수의 감마 보정값을 저장하는 검색표(look up table)와 같이 구성된다. ROM(78)으로 입력되는 각 샘플값에 대해서, 대응하는 감마 보정값은 ROM(78)으로부터의 출력으로서 사용된다.

그리고나서, 이떼 따라서 처리된 신호 성분은 리샘플러(62)에 공급된다.

리샘플러(62)는 엔코더떼서 행해지는 분해 및 압축(decompression and compression)을 보상하는데 필요한 복잡한 클럭 회로를 제거시킨다 리샘플러(62)는 디코더에서 압축 또는 확장하기 이전에 HDTV 신호원으로부터 파생되는 신호 성분과 등가의 출력값을 제공하도록 매 클럭 주기마다 계수가 변화하는 비대칭 필터이다. 본 발명의 DSP는 이러한 작업을 실행하기에 적합한데, 왜냐하면 DSP 의 계수가 매 주기마다 필요한 만큼 빠른 속도로 변화하기 때문이다.

리샘플러(62)는, 예를들어, 매 클럭 주기마다 계수가 변화하는 8 개의 탭 비대칭 필터일 수 있다. 예를들어, 1700 샘플에서 990 샘플까지의 광대역 휘도 신호를 디코드하는데 사용된다면, 리샘플러는 38MHz 로 클럭화되며 리샘플링동안 필터의 출력에서 유효 샘플이 존재할때(16 입력 샘플당 단지 9 출력 샘플만 유효함) 제어 수단(64)이 조정된다. 따라서, 077,557 특허원에 서술된 바와 같은 광대역 휘도 성분을 디코드 하는데 사용되는 것은 9 데 16 리샘플러이다.

유사한 방식으로, 대칭 수평 필터(64)는 신호 성분을 필터링하는데 사용되는 DSP 으로부터 구성된다. 예를들어, 광대역 휘도 성분 Y3 은 필터링되어 출력(66b)에 고에너지 성분 Y3H 을 제공한다. Y3 은 출력(66a)에서 필터링되지는 않지만 지연되어 제공된다.

077,577 특허원에 서술된 바와 같이, 각 성분들은 블럭(220)에서 RGB 신호로 변환되기 이전에 적절히 재결합될 수 있도록 시간 지연되어야 한다. 이를 위하여, 각각의 성분들은 시간 지연되고 HDTV 소스로부터 파생되는 원래 휘도 및 색도 성분을 재결합시키도록 적절하게 회복되어야만 된다. 본 발명에서, 이것은 필터링된 휘도 성분과, 라인 차 및 색도 성분과, 필터링되지 않은 휘도 성분을 취하며 이들 성분을 메모리 수단(68)의 각 라인 버퍼에 저장시킴으로써, 행해진다. 라인 버퍼(68a 내지 68e)의 세부사항은 제5a도에 더욱 상세히 도시되어 있다. 제5b도에 도시된 바와 같이, 라인 버퍼 각각은 3 개의 독립적으로 어드레스된 메모리로 구성되며, 이중 제 1 메모리가 현재의 라인을 보유하고, 제 2 메모리가 올드 라인을 보유하고 제 3 메모리는 인입 데이타가 기록될 수 있게 되어 있다. 이것이 두 개의 메모리는 판독되도록 하고 나머지 한 메모리는 기록되도록 하게 한다 Yl 는 MAC 채널 대역폭 제한에 따라 대역폭이 제한되는 휘도 성분을 표시한다. 즉, 엔코더에서 압축/확장이 사용될 수 없다. Y3 는 광대역폭의 전송을 허용하도록 확장되는 휘도 신호를 표시한다. 라인 버퍼(68a 내지 68e)는 Yl, Y3, Y3H 와, 라인차 성분 LD 2/4, 색도 성분 I/Q 을 각각 제공받는다. 로우 데이타로서 Y3 을 버퍼(68b)에 기억시키는 대신에, Yl(즉, Y3L)과 비교될 수 있는 대역폭을 갖는 Y3 성분을 발생 시키도록 Y3 이 필터링되어 메모리 수단(68)에 기억된다. 그러나, 이 경우에, Y3L은 Y3 로부터 Y3H 를 감산함으로써 수직 보간기(70)에서 파생된다. 저장되고 파생된 휘도 성분 모두는 단일 휘도 신호 Y 수직 보간기(70)로 보간된다. 이 예에서, 수직 보간기(70)는 LD 2/4 성분을 필터링하기 위한 5 개의 탭 대칭 필터와 같은 DSP 이며, 상기 DSP 의 5 개의 병렬 입력 포트는 Yl, Y3, Y3H 및 필터링된 LD 2/4 신호를 수직으로 보간하는데 이용된다. 유사하게, 색도 성분 I 및 Q는 라인 버퍼(68e)에 의해 1/Q 수진 보간기(72)에 제공된다. I/Q 수직 보간기로의 시퀀스는 IQIX 인데, 여기서 X 는 돈트 케어(dont care) 신호이고 시간 다중화된 방식으로 두 신호 모두에 대해 사용된다.

회복된 텔리비젼 신호의 Y 부분은 Y 보간기(70)에서 램핑 ROM(80)을 통과한다. 이와 같이, I/Q 는 I/Q 되간기(72)에서 램핑 ROM(82)을 통과한다. 그리고나서, 이들 성분은 디멀티 플렉스된다.

감마 ROM(78)과 유사하게, 램핑 ROM(80 및 82)은 입력 샘플 대신에 램플된값을 출력시키는 룩업 테이블로서 구성된다. 이들은 라인상에서 최초 또는 최종 값(예를들어, 블랭킹 레벨; blanking level)으로부터 데이타를 업 또는 다운으로 램프(ramp)시켜 나중의 아날로그 장치 . 예컨대 HDNTSC 엔코더, RGB 모니터에서의 전이 ( transi ents)를 방지한다.

비록 본 발명의 특정 실시예가 도시되고 설명되었지만, 본 발명의 영역에서 벗어남이 없이 당업자는 각종 수정 또는 변경을 행할 수 있다는 것을 알 수 있을 것이다.

Claims

일련의 피승수들과 각 계수들과 곱의 합을 결정하는 스칼라 곱 멀티플라이어와, 일련의 전송 섹션들을 구비하며, 상기 전송 섹션 각각은, 스칼라 곱 멀티플라이어의 연속적인 피승수 입력에 연결되어 있는 전송 출력과, 데이타 입력, 데이타 보유 수단 및 전속되어 있는 인접한 전송 섹션에 대한 래터럴 전송 결합 수단을 구비하고 있는, 디지탈 신호 처리기에 있어서, 각 전송 섹션에 대해서는 독립적으로, 프로그램의 제어하에서 연속적인 클럭 주기동안에 각 전송 섹션의 전송 경로를 제어하는 전송 제어 수단을 구비하는 것을 특징으로 하는 디지탈 신호 처리기.
제1항에 있어서, 상기 각 전송 섹션은 인접한 전송 섹션들의 순방향 레지스터들에 결합된 데이타 보유용 순방향 레지스터를 구비하여, 일련의 전송 섹션을 따라 순 방향으로 순방향 데이타 전송 체인을 형성하고, 순방향 데이타 전송 체인 및 전송 출력 사이에 결합된 사이든 레지스터를 구비함으로써, 순방향 레지스터 및 사이드 레지스터로의 전송이 전송 제어 수단의 제어하에 있는 것을 특징으로 하는 디지탈 신호 처리기.
제2항에 있어서, 상기 각 전송 섹션은 인접한 전송 섹션의 역방향 레지스터에 결합되는 역방향 레지스터를 구비하여 순방향 데이타 체인에 대향되는 방향으로 역방향 데이타 전송 체인을 형성하고. 상기 역방향 데이타 전송 체인으로부터 나온 데이타는 순방한 데이타 전송 체인으로부터 나온 데이타와 함께 가산기에 공급되고 가산기의 출럭 전송 출력에 접속되며 레지스터로의 전송은 전송제어 수단의 제어하에 있는 것을 특징으로 하는 디지탈 신호 처리기
제3항에 있어서, 상기 각 전송 섹션은 교차 결합부를 구비하여 데이타를 순방향 데이타 전송 체인으로 역방향 데이터 전송 체인으로 전송시키며, 상기 교차 결합부를 따른 전송은 전송 제어 수단의 제어하에 있는 것을 특징으로 하는 디지탈 신호 처리기.
제4항에 있어서, 상기 전송 제어 수단의 제어하에 있는 교차 결합부는 순방향 데이타 전송 체인으로부터 데이타를 직접 전송하거나 상기 전송 제어 수단에 의해 전송이 제어되는 센터 레지스터를 통해서 데이타를 전송하는 것을 특징으로 하는 디지탈 신호 처리기.
제1항 내지 5 항중 어느 한 항에 있어서, 상기 각 계수들은, 각 피승수에 대해서는 독립적으로 연속 클럭 주기에서 계수들의 선택을 제어하는 계수 선택 프로그램의 제어하에서, 계수 저장 수단으로부터 스칼라 곱 멀티플라이어로 입력되는 것을 특징으로 하는 디지탈 신호 처리기.
복수의 디지탈 필터를 구비하는 시간 다중화된 비디오 신호를 디코딩하는 장치에 있어서, 상기 필터 각각은 제1 내지 6항중 어느 한 항에서 청구된 디지털 신호 처리기를 구비하는 것을 특징으로 하는 시간 다중화된 비디오 신호 디코딩 장치.