JPH03174813A - ディジタル信号プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一連の被乗数とそれぞれの係数の積の和を決
定するスカラ積乗算器と、各々スカラ積乗算器の順次の
被乗数入力端子に結合された転送出力端子およびデータ
入力端子を有する一連の転送セクションと、データ保存
手段と、隣接する転送セクションに順次に結合するラテ
ラル転送結合手段とを具えたディジタル信号プロセッサ
に関するものである。

本発明は複数のディジタルフィルタを具えた時間多重ビ
デオ信号を復号する装置にも関するものである。

（従来の技術） １組の係数“旧”と被乗数“Ｓ、“とのスカラ積、即ち に従う　“ｐ”を決定するディジタル信号プロセッサは
ｒＩｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ　５ｔａｔ
ｅ　Ｃ１ｒｃｕｔｓＣｏｎｆｅｒｅｎｃｅ　１９８９Ｊ
　ｐｌ）、　１６４−１６５及び３２６のＴ。

ＹＡＭＡＺＡＫＩ等の論文ｒＡ　１−Ｇｏｐｓ　ＣＭＯ
３ＰｒｏｇｒａｍａｂｌｅＶｉｄｅｏ　Ｓｉｇｎａｌ　
ＰｒｏｃｅｓｓｏｒＪから既知である。これには、種々
のスイッチをセットすることにより転送セクションを再
構成することができるアーキテクチャが教示されている
。このようにデータ入力端子から被乗数入力端子への通
路を変更することにより、ディジタル信号プロセッサを
種々の処理機能を実行し得るようにすることができる。

全ての転送セクションのデータ入力端子のデータを被乗
数入力端子にストレートに供給すると、１つのスカラ積
機能が得られる。ｌっのデータ入力端子のデータのみを
被乗数入力端子にストレートに供給すると共に、このデ
ータ入力端子からのデータを順次のクロックサイクルで
隣接転送セクションにも転送し、このセクションからこ
のデータを被乗数入力端子に供給すると共に次の隣接セ
クションに転送し、以下同様にすると、ダイナミック再
構成可能ディジタル信号プロセッサ（ＤＳＰ）はリニア
ＦＩＲ（有限インパルス応答）フィルタリクグ： を実行する。ここで、　Ｓ、“（ｉ＝１．２．−−−−
）は時間的に順次のデータ信号値、“ｈｌ”は係数及び
Ｐ。

はスカラ積乗算器の順次の出力である。

他の有利な再構成は対称ＦＩＲフィルタに関し、この場
合には係数　“ｈ”を中心点　Ｋ十％を中心として対称
、即ちｔｌｋ＋１−１　＝　ｈｋ＋＋　（ｉ＝１．−　
　ｋ）とする。この場合には上記文献はデータバスの折
り返し、即ちデータをｌっのセクションから他のセクシ
ョンへに番目の“折り返し”セクションまで順方向に転
送し、このセクションから後続のセクションに沿って逆
方向に供給する。転送セクションに順方向及び逆方向に
入力するデータ値はセクションで加算され、被乗数入力
端子に供給され、なる出力を発生する。ｉ’　＝　２に
−ｉ＋１を代入にして・第２項の和を再配列すると、 になり、これは対称係数ｈｋ＋１−１ には ＝ｈｋ＋１の場合 になり、これはハードウェアで実際に使用する被乗数の
２倍の被乗数を有するＦＩＲフィルタの出力に相当し、
データバスを転送セクションにより再構成するだけで得
られる。

他の信号処理機能もデータ転送セクションを再構成する
ことにより実現することができる。

（発明が解決しようとする課題） 多くの信号処理分野、例えばＭＡＣ（マルチプルアナロ
グコンポーネント）テレビジョン受信機においては、上
述したタイプのいくつかの処理機能を信号に実行する必
要がある。速度か臨界的でなければ、これは１つの再構
成ディジタル信号プロセッサを用いてタイムスロットシ
ェアリグにより最初に１つの信号を処理し、次に別の信
号を適切に再構成した同一の信号プロセッサで処理する
ことにより実行することかできる。しかし、高速応用分
野では、信号プロセッサ内の各演算、再構成及びデータ
の初期化に多大の時間を要する場合には二のようなタイ
ムシェアリグは使用不可能である。

本発明の目的は、ディジタル信号プロセッサ内の再構成
及びデータの初期化における時間損失を減少させて信号
プロセッサを種々の信号処理に同時に共用し得るように
することにある。

（課題を解決するための手段） この目的のために、本発明は頭書に記載したタイプのデ
ィジタル信号プロセッサにおいて、各転送セクション内
の転送パスをプログラムの制御の下て各転送セクション
ごとに独立に順次のクロックサイクルで制御する転送制
御手段を設けたことを特徴とする。

通常のフィルタ処理に対しては、転送セクションの殆ど
か同一の機能を実行し、この機能はたまに変更されるだ
けであるからこのような転送制御手段の存在理由は殆ど
ない。この手段の有利な効果は異なる機能を実行する必
要があるときに現れる。このような転送制御手段によれ
ば、例えば信号プロセッサの一部分のデータの初期化を
他の部分がその前の機能のテールエンド処理を行ってい
る間に行なうことができる。これにより、機能変更か頻
繁になるにつれて増大する初期化の処理時間損が減少す
る。また、種々の転送パスを同時に必要とする種々のフ
ィルタを異なるプロセッサを必要とすることなく１つの
プロセッサの異なる部分で処理することかできる。

本発明の一例においては、順方向レジスタ及びサイドレ
ジスタへのデータ転送を前記転送制御手段の制御の下て
実行させる。サイドレジスタは、被乗数入力端子の１つ
の信号を保持すると共に他の処理機能のための初期化デ
ータをセクションを経て予め転送するのに用いることが
できる。

本発明の一例では逆方向レジスタへのデータ転送を前記
転送制御手段の制御の下で実行させる。

本発明の他の例では、各転送セクションは順方向データ
チェーンからのデータを逆方向データ転送チェーンへ転
送する交差結合を具え、この交差結合に沿う転送を前記
転送制御手段の下で実行させる。

本発明の更に他の例では、前記交差結合は前記転送制御
手段の制御の下で順方向データ転送チェーンから直接又
はその転送か転送制御手段により制御される中心レジス
タを介して転送するものとする。特に、中心レジスタは
新しい機能を初期化する間その前の機能のテールエンド
を保持するのに用いることができる。

本発明の更に他の例では、各別の係数を係数記憶手段か
らスカラ積乗算器に、係数の選択を制御する係数選択プ
ログラムの制御の下で、各被乗数ごとに独立に順次のク
ロックサイクルで入力させる。これにより信号プロセッ
サを信号処理の有用時間の損失を生じることなく種々の
フィルタ特性に切り換えることかできる。

以下、図面を参照して本発明の好適実施例を説明する。

好適実施例の説明 本発明はダイナミック再構成可能ディジタル信号プロセ
ッサ（ＤＳＰ）及び少なくとも１つのＤＳＰを具えた処
理装置を提供する。ここで第１〜５ｂ図につき説明する
実施例はＤＳＰの実施例及び複数個のＤＳＰを具え、各
ＤＳＰが種々の信号処理機能を時間多重信号処理でダイ
ナミックに切り換えて実行し得るようにしたＭＡＣデコ
ーダについて説明する。

係数及び制御ワードはＤＳＰ内のメモリ手段内に、最初
に（例えばパワーアップ時に）、又は周期的に（例えば
ＭＡＣ方式テレビジョン信号の垂直期間中に）書き込む
。

ＤＳＰによる信号の処理中に、メモリ手段内のアドレス
位置を各クロックサイクルで、又は−群のサイクルでア
クセスする。各アドレス位置は係数か制御ワードの何れ
かを含み、これらをそれぞれのタップセクションに供給
する。このようにして、ＤＳＰにより与えられる機能及
びＤＳＰの特性を各クロックサイクルの頻度でダイナミ
ックに変化させることかできる。これを、ここではＤＳ
Ｐ及び／又は処理装置の特性を“オンザ・フライ”　（
ｏｎ−ｔｈｅ−ｆｌｙ）変化させるという。

第１図に示すＤＳＰＩＯの実施例は例えば１０ビット幅
のデータバスを有する８個の再構成可能タップセクショ
ンを用いる。ここではこれらのタップセクションを全て
１２で示しである。しかし、タップセクションの数、及
びデータボート、バス及びメモリ手段のワード長及びワ
ード構成は変えることかできること明らかである。

各タップセクションは第１データ入力端子（ｌａ−１ｈ
）　、その下の隣接タップセクションに結合された第２
データ入力端子（２ａ−２ｈ）、及びその上の隣接タッ
プセクションに結合された第３データ入力端子（３ａ−
３ｈ）を有する。

後に詳述するように、ＤＳＰＩＯのコントローラ１６内
に、バス２５を経てタップセクションに供給すべき多ビ
ツト係数及び制御ワードを記憶するメモリ手段を設ける
。所望の処理機能を実行するようＤＳＰＩＯを構成する
のに必要な各タップセクションに対する係数及び制御ワ
ードをメモリ手段から読み出し、クロックサイクルで各
タップセクションに供給する。

パイプラインアーキテクチャを用いてＤＳＰＩＯを高速
度、例えば４０ＭＨｚ以上のクロックレートで動作させ
ることができる。パイプラインアーキテクチャでは、前
の処理の残りの部分か回路内の他の場所でまだ実行され
ている間に新しい処理を同一のマシーンサイクル中に開
始する。

各タップセクション１２はｒＮＥＷ　Ｊ　（新）　ｒｃ
ＥＮＴＥＲ」（中心）、ｒＳＩＤＥＪ　　（サイド）及
びｒＯＬＤＪ　　（旧）と記した４個のデータレジスタ
４０．４２．４４及び４６を具える。３個のマルチプレ
クサ４８．５０及び５２により各タップ１２内及び従っ
てＤＳＰ内のデータバスの再構成に柔軟性を与える。

第２ａ図はコントローラ１６のブロック図である。

コントローラ１６は例えば９個の１６Ｘ　１６デユアル
ボー）−ＲＡＭから成るメモリ手段５４を具える。ＲＡ
Ｍ５４ａ〜５４ｃは制御ワードを記憶する。これらの制
御ワードはコントローラ１６からの出力としてバス２３
ａにより出力される。ＲＡＭ５４ａ〜５４ｃは相まって
１６個の４８ビツトワードを保持する。各４８ビツトワ
ードは８個の６ビツト制御ワードに分割され、各制御ワ
ードはバス２５の各別のラインを経て各別のタップセク
ション（ＳＥＣ−０〜５ＥＣ−７）に供給させる。ＲＡ
Ｍ５４ｄ〜５４ｈは係数を記憶する。これら係数はコン
トローラ１６からの出力としてバス２３ｂにより出力さ
れる。ＲＡＭ５４ｄ〜５４ｈは１６個の８０ビツトワー
ドを保持する。各８０ビツトワードは８個の１０ビツト
係数に分割され、各係数はバス２５の各別のラインを経
て各別のタップセクション（５ＥＣ−０〜５ＥＣ−７）
に供給される。ＲＡＭ５４ｓは１６個の３ビツトスケー
ルフアクタを記憶し、これらファクタをバス２１を経て
スケール及びクリップ手段１４に供給する。１６個のス
ケールファクタ、係数及び制御ワードの各々はＲＡＭブ
ロック５４内のアドレス可能位置に存在する。あるアド
レス位置か係数選択ボート（ＣＯＥＦ、　５ＥＬ）２０
に供給されると、関連するＲＡＭ内のこのアドレス位置
の行に記憶されている係数か読み出され、バス２５の各
別のラインを経て各別のタップセクションに供給される
。あるアドレス位置か制御選択ボート（ＣＴＬ、　５Ｅ
Ｌ）２２に供給されると、関連するＲＡＭ内のこのアド
レス位置の行に記憶されている制御ワードがバス２５の
各別のラインを経て各別のタップセクションに転送され
る。同様に、ＲＡＭ５４ｓ内のスケールファクタはスケ
ール及びクリップ手段に読み込まれる。

処理シーケンス 各タップセクション１２の動作は６個の制御信号により
制御される。これら制御信号の各々はコントローラ１６
から各タップセクションに供給される６ビツト制御ワー
ドの１ビツトで表わされる。

６個の制御信号は次の通りである。

シフト禁止（ＣＨｒＦＴ　ＩＮＨ）：この信号は全４個
のデータレジスタに対するホールド制御信号である。こ
の信号がエネーブルされると、これらデータレジスタは
クロック信号の次の立上り縁で、選択された入力データ
をロードしないで、保持状態になる。

従って、現サイクル中にシフト禁止をエネーブルするこ
とによりＤＳＰ中のデータの流れを次のサイクル中禁止
することができる。新しいデータサンプルを全てのクロ
ックサイクルで使用し得ない場合にシフト禁止をエネー
ブルにすることかできる。

ホールドサイド：この信号はサイドデータレジスタ４４
のホールド制御信号であり、このレジスタの入力端子は
マルチプレクサ４８で選択された並列入力端子４９ｂか
らのデータストリーム又は隣接セクション４９ａからの
入力を受信し、出力端子は加算器４７の２つの入力端子
の一方に接続する。通常の動作では、この信号はエネー
ブルされない。しかし、データストリームの最終サンプ
ルがデータパイプラインに入力した後にこのホールドサ
イド信号をエネーブルすることにより、データパイプラ
インを最初に排出させる必要なしに、且つ旧データレジ
スタ４６から到来する“旧”データストリームとマルチ
プレクサ４８から到来する“新”データストリームとの
相互作用の必要なしにデータストリームをオンザフライ
変化させることかできる。

ホールドサイトイ言号かＤＳＰの１つのタップセクショ
ンてエネーブルされている間は、“新”データストリー
ムのエレメントを他のタップセクションを経て、シフト
させることができるが、これらタップセクションの出力
はあたかも“旧”データストリームの最終サンプルが無
限にくり返されているようになる。制御メモリを効率良
く使用するためには、ホールドサイド信号を“旧”デー
タストリームの最終サンプルに続いてタップからタップ
へと伝播させることができる。これにより使用する制御
ワードの数を最少にすることができる。この目的のため
に、ホールドサイド信号をＤＳＰＩＯの第１タツプセク
シヨンに対してのみエネーブルし、後続のタップセクシ
ョンは適切な転送回路を用いて最終サンプルの遅延コピ
ーを受信するようにする。遅延コピーの伝播はＣ３ＥＬ
信号がエネーブルされたタップセクションで停止される
た共に転送（ＴＲＡＳＦ）信号がエネーブルされたとき
クリアされる。

ホールドセンタ（ＨＯＬＤ　ＣＥＮＴＥＲ）：この信号
は、タップセクションを初期化するとき又はデータスト
リームをＤＳＰＩＯへの入力信号の変化と関連して変化
させる、即ちオンザフライ変化させるときに使用される
センタデータレジスタ４２に対するホールド制御信号で
ある。ＤＳＰＩＯを対称フィルタとして動作するよう構
成する必要かある場合には、　“新”データストリーム
の第１サンプル値が各タップセクションを通過するとき
フィルタの各タップセクションに対するホールドセンタ
信号を、処理すべき入力信号の第１サンプル値かこのタ
ップセクションに入力するサイクルでエネーブルするこ
とによりこの第１サンプル値をセンタデータレジスタ４
２に保存させる。第１データサンプルかフィルタのセン
タタップセクションに到達するサイクルで、このセンタ
セクションの下流の全てのタップセクション（即ち、各
セクションの旧データレジスタ４６内に存在する）を、
このサイクル中に全タップセクションに対する転送信号
をエネーブルすることにより第１データ値のコピーで同
時に初期化することができる。このときフィルタはあた
かも第１データサンプルに等しい一定波形を処理してい
るように動作し、スタートアップトランジェントによる
リンギング等が避けられる。このホールドセンタ信号は
ホールドサイド信号につき上述したように後続のタップ
セクションに自動的に伝播させることができる。この場
合にはホールドセンタ信号は第１“新”データサンプル
がデータパイプラインに入力するとき第１タツプセクシ
ヨンでエネーブルされる。

転送（ＴＲＡＳＦ）　：　　この信号は上述のような伝
播を実行する場合に旧データレジスタに対する入力を選
択すると共にホールドサイド及びホールドセンタの伝播
されたコピーをクリアさせるのに用いる。

対称フィルタとして構成されたＤＳＰＩＯの常規動作状
態では転送信号はエネーブルされず、旧データレジスタ
４６に上方セクションから入力端子４６ａを経てデータ
がロードされる。転送信号かエネーブルされると、旧デ
ータレジスタ４６が中心データレジスタ４２からロード
される。

ＰＳＥＬ　：　この信号は並列データ入力の選択をエネ
ーブルするものである。この信号がエネーブルされると
、マルチプレクサ４８への入力が下方のタップセクショ
ンから入力端子２ａを経て供給されるのてはなく並列デ
ータ入力端子１ａから供給される。

ＰＳＥＬ信号は水平フィルタとして構成されたＤＳＰの
第１タツプセクシヨンに対してエネーブルされ、また二
の第１タツプセクシヨンを用いて適当に重み付けした入
力を加算回路網１８に直接供給する場合にエネーブルさ
れる。

Ｃ３ＥＬ：　この信号は当該タップセクションを対称フ
ィルタの中心タップとして構成させるものである。

この信号がエネーブルされると、マルチプレクサ５０か
零入力５０ａを選択し、旧データレジスタ４６の出力か
零になり、サイドデータレジスタ４０の内容が乗算器５
８への入力になる。新デムタレジスタ４０の内容はマル
チプレクサ５２を経て下方のタップセクションへ供給さ
れる。対称水平フィルタとして構成されたＤＳＰの中心
タップセクション、非対称フィルタとして構成されたＤ
ＳＰＩＯの任意のタップセクション、又は垂直フィルタ
の一部として用いるＤＳＰの任意のタップセクションに
対するＣ３ＥＬ信号をエネーブルさせる二とかてきる。

任意のタップセクションにおけるＣ３ＥＬ信号のエネー
ブル化は上述の伝播が実行されている場合にホールドサ
イド及びホールドセンタ信号の自動伝播を阻止する。

処理シーケンス中に、ＤＳＰＩＯの各タップセクション
においてサイドレジスタ４４と旧レジスタ４６の内容の
和が加算器４７に得られ、次いでこれにコントローラ１
６から与えられる係数か乗算される。必要に応じ、異な
る係数を各サイクルで選択することができる。係数ＲＡ
Ｍのアドレスは所定のサイクルにおいてＤＳＰＩＯの全
タップセクションに対し同一であり、従って全てのタッ
プセクションは二のＲＡＭアドレスｎに位置するｎ番目
の係数で乗算を実行する。更に、（ＲＡＭ５４Ｓ内の）
同−ＲＡＭアドレスに記憶されているスケールファクタ
が選択され、スケール及びクリップ手段１４に供給され
る。１つのタップセクションを使用しない、又はこのセ
クションを所定のサイクルての和に寄与させてはならな
い場合には、ＲＡＭ５４の適切なアドレスに零係数を記
憶してこのタップセクションを和から除去する必要があ
る。

第１図に示すＤＳＰの実施例の加算回路網１８は、例え
ば８個の２１ビツトの２の補数入力を加算して出力端子
１８ａに２４ビツトの２の補数を発生するパイプライン
ウォーレスツリーとして実現する。本例では加算器４７
からの値及び係数をそれぞれｌｌビット及び１０ビツト
の２の補数値として乗算器５８て処理する。これがため
タップセクションの積出力５８ａは精度の損失のない２
１ビツトの２の補数の整数又は分数値とみなすことかで
き、８個のこのような値の和を２４ビツトの２の補数値
として表わすことができる。計算は固定小数点演算を用
いて実行するため、所定のデータセットに対し用いる全
ての係数の２進小数点を加算ロジックのためにそろえる
必要がある。

加算回路網１８の出力はＳ位置だけ左にシフトさせ（２
°倍させる）、この出力かＤＳＰの出力端子１５に現れ
る前にクリップさせることかできる（スケール及びクリ
ップ手段１４）。スケール及びクリップ手段１４はデー
タをシフトさせ打ち切る既知の回路から成る。スケール
及びクリップ手段１４て用いるスケールファクタＳは０
〜７の範囲内の値であり、上述したように係数と一緒に
ＲＡＭブロック５４から読み出される。値をシフトさせ
た後に、このシフティングがオーバフローやアンダフロ
ーによる不正確な結果を発生した場合にはその結果をク
リップしてダメージを最小にする。

クリッピング処理は次のように要約することができる。

原符号ビットが出力端子を通過するとき、次のＳビット
を検査し切り捨てる。これらビットのどれかか符号ビッ
トと異なる場合にはクリッピングは表Ｉに示すように結
果を最も正又は最も負の値にする。

表 ■ 原符号 ビット ノ７トアブブ　される 次のＳビット クリッパの出力 ０　　　全て“０”シフトされた値 ０　　　非電“０”　　最も正の値（Ｏｌｌｌ−１全て
“１”　　シフトされた値 ｌ　　　非電“ｌ”　　最も負の値（１０００１１１） ０００） ０のスケールファクタは実際上シフト及びクリップ手段
１４を不作動にし、加算回路網１８の出力はデータ出力
端子１５にそのまま現れる。スケールファクタの選択は
、２進小数点か人力データ及び係数のどこに位置するか
及び係数に対しどのような正規化を用いるかに依存する
。

初期化シーケンス 制御信号、スケールファクタ及び係数を表わす多ビット
ワー　ドは都合の良い時間インターバルでＲＡＭに書き
込むことができる。この処理をここでは初期化シーケン
スと称す。この処理後、これら多ビツトワードを上述し
たように処理シーケンス中ダイナミックアドレスし、各
タップセクションに使用させることができる。これら多
ビツトワードは例えばＲＯＭ、　ＣＤ、フロッピディス
ク等からコントローラ１６に供給することができ、また
これらワードは人力データ又は所望の関数に基づいてリ
アルタイムで計算することができる。

第２ａ図に詳細に示すコントローラ１６は一連の入力ポ
ート２０．２２．２４及び２６と、入力ポート２４に供
給されるデータを一時的に記憶する３個のデータレジス
タとを具える。コントローラ１６は、更に、アドレスレ
ジスタ１３０をインクリメントするカウンタ１４０と、
アドレスレジスタ１３０内に記憶されているアドレスに
応答してＲＡＭブロック５４の１以上を選択するＲＡＭ
選択ロジック１００とを具える。

レジスタ選択入力２６はコントローラ１６内の３個のレ
ジスタのロードすべき１つを識別するものである。

レジスタ１１０及び１２０は制御ワードと係数を記憶し
、これらデータか初期化シーケンス中にＲＡＭブロック
５４内に書き込まれる。書き込みはＤＳＰの動作を中断
することなく任意のサイクルで生じさせることかできる
が、これはこのサイクル中に使用するメモリ位置のデー
タが変化しない場合に可能である。アドレスレジスタ１
３０の下位書込アドレス部１３０ｂによりデータを書き
込むＲＡＭブロックのＲＡＭを選択すると共に上位書込
アドレス部１３０ａにより選択したＲＡＭのアドレス位
置を選択する。

データはレジスタデータ入力ボート２４にロードされる
。レジスタ選択ボート２６の入力に応じて、レジスタ選
択ロジック　１３２が３つのレジスタのうちロードすべ
き１つを選択する。ＬＳＢデータレジスタ１２０はアド
レスレジスタ１３０により選択されたＲＡＭのアドレス
位置に書き込むべき下位の８ビツトを保持する。ＭＳＢ
データレジスタ１１０は高位の８ビツトを保持する。Ｍ
ＳＢデータレジスタ１１０かレジスタ選択入力２６によ
り選択されたとき、ＭＳＢ及びＬＳＢデータレジスタ１
１０及び１２０の双方に記憶されているデータが関連す
るＲＡＭのアドルスレジスタ１３０内に記憶されている
位置に書き込まれる。斯る書込処理か行われた後に、書
込アドレスかカウンタ１４０によりインクリメントされ
る。このインクリメントは、アドレスレジスタ１３０が
選択されこれに新しい出発アドレス、例えば零が供給さ
れるまで続く。スケールファクタもデータと同様にＲＡ
Ｍ５４ｓに入力され記憶される。

表■はローディングシーケンスを示す。書込アドレスサ
イクルは書き込むべきアドレスがその前のアドレスより
１だけ大きい場合には省略することができる。　ＬＳＢ
データサイクルは、このデータがその前の書き込みのと
きと同一の場合には除去することができるが、ＭＳＢデ
ータは２つの隣接サイクルで選択してはならない。

表ＩＩ レン゛スゲ僅）尺＜ｏ＞　　−一一一一−−−−−−１
＼−−−ノｌ−一一一一一一一二二に記載する実施例で
は、レジスタデータボート２４は８ビツト幅である。　
ＲＡＭブロック５４のＲＡＭは１６ビツト幅であるため
、各ＲＡＭの書込みに２サイクルを必要とする。ＤＳＰ
ＩＯには８個のタップセクションがあり、各セクション
が１０ビツトの係数を用いるため、１組の係数を口・−
ドするのに５回の１６ビツト書込み処理を必要とする。

同様に、１組の制御ワードをロードするのに３回の１６
ビツト書込み処理を必要とし、最後に１スケールフアク
タ（実際には３ビツト使用するだけ）をロードするのに
１回の書込み処理を必要とする。第２ｂ図はＲＡＭブロ
ック５４のメモリマツプである。

実施例 １５タツプ対称フイルタ ＤＳＰＩＯを１５タツプ対称フイルタとして構成するた
めには、タップセクション０のＰＳＥＬビットをエネー
ブルすると共にタップセクション７のＣ３ＥＬビツトを
エネーブルする。これによりタップセクション０をフィ
ルタの人力タップとして、タップセクション７を中心タ
ップとして設定する。本例ては新データサンプルが各ク
ロックサイクルごとに到達し、係数をオンサフライ変化
させないものとする。二のことはシフト禁止制御信号も
ホールドサイド制御信号も変更する必要がないことを意
味する。ホールドセンタ信号はタップセクション０に対
しサイクルｌ〜６においてエネーブルすることができ、
ＤＳＰの制御ロジックかこの信号をシフト禁止がエネー
ブルされない各サイクルにおいてＣ３ＥＬがエネーブル
されない後続のタップセクションに伝播し、サイクル７
て転送制御信号がこの信号をクリアする。

第１データサンプルか時間Ｏに到達するものとすると、
各サイクルにおける制御信号及び各サイクル中の種々の
レジスタの値は下記の表■に示すようになる。

王」１ 最初の出力はサイクル１５中に現れる。

データストリームおよび係数のオンザフライで変表■は
データストリームおよび係数をオンザフライで変化させ
る際におけるサイドデータレジスタの役割を示す。新デ
ータストリームはサイクル８で７タツプ対称フイルタを
通過する。新データか後続のサイクルでフィルタを経て
シフトされるが、算術演算素子への入力（サイドおよび
旧レジスタ）は依然として第１データセツトからの値を
用い、これはあたかも最終データ値か入力端で繰り返さ
れるかのように拡張される。

サイクルｌｌ中第１データセットの最終プーラ値か中央
タップに到達し、第１データセツトのフィルタ処理が完
了する（しかし、最終出力値かパイプライン走行を終え
出力側に現れるまでにまだ数サイクルある）。サイクル
１２では、フィルタが新データストリームに切り換えら
れ、旧データレジスタが第２データストリームの第１値
で初期化されるようになる。これは係数セットを所望時
に変化させるサイクルでもある。

制御および係数メモリの初期化 表■および■は、レジスタ選択入力ポート２６およびレ
ジスタデータ入力ボート２４を用いてレジスタ１１０　
、１２０および１３０並びにＲＡＭブロック５４をロー
ドする動作を示す。表■に示すように、レジスタ選択入
力ポート２６への“ｌ”入力はＬＳＢデータレジスタ１
２０をローディングのために選択するものである。同様
に＃２“入力はＭＳＢデータレジスタ１１０を選択し、
“３”入力はアドレスレジスタ１３０を選択するもので
ある。ＭＳＢデータレジスタ１１０を選択するサイクル
を分離するためにノツプ（ｎａｐミルノーオペレーショ
ンしてレジスタ選択＝０を用いる。ＭＳＢデータレジス
タ１１０はこれが選択されるときレジスタデータボート
２４に存在するデータを保持する。

タップセクション１〜６に書込まれる制御ワードは零で
あり、タップセクションＯはＰＳＥＬがエネーブルされ
、タップセクション７はＣ５ＥＬがエネーブルされる。

各タップセクションに対し２組の１０−ビット係数が書
込まれる。

表Ｖ 組０ ｏｏｏｏｏｏｏｏｏ。

００１０００００００ ｏｏｏｉｏｏｏｏｏ。

００００１０００００ ０００００１００００ ００００００１０００ ０００００００１００ ００００００００１０ 組１ ０１００００００００ ｏｏｏｔｏｏｏｏｏ。

０００１０００００ ００００１００００ ０００００１０００ ００００００１００ ０００００００１０ ００００００００１ 表 ■ サイクル　　レジスタ、　レジスタデータ　　　書込み
番号　選択　　　　　　　　　　アドレスＳＢ コメント 第１タツプセクシヨンおよび最終タップセクションの入
出力を並列データビンで用いて２つ以上のＤＳＰを縦続
接続して、充分に長い対称または非対称フィルタを形成
することができる。

２つ以上のＤＳＰを縦続接続する場合には、追加のＤＳ
Ｐを並列加算器として用いて縦続接続されたＤＳＰによ
る部分和（加算）出力を合成することができる。各部分
和の１９ビツトまでは、２つの並列入力タップセクショ
ンを用いて各部分和のディスジヨイントフィールドをア
クセプトし、かつこれらタップセクションにおける係数
をそれらの重みを加算器で補償されるようセットするこ
とにより最終相に含めることができる。

また、本発明は米国特許願第０７７、５５７号（１９８
７年７月２４日出願）、第２７１．１３６号（１９８８
年１１月１４日出願）および第３５３．３５３号（１９
８９年５月１７日出願明細書に記載されているようなＭ
ＡＣ信号を処理し得る処理装置も提供するものである。

ＭＡＣ伝送システムでは、テレビジョン信号、例えば、
ＨＤＴＶソースから取出した信号をデジタル処理して複
数のビデオ信号成分、例えば、輝度信号成分（Ｙ）、ク
ロミナンス信号成分（■およびＱまたはＵおよびＶ）お
よび補助信号成分、例えば、ライン差信号を取出し、こ
れら信号成分の全部を更に処理して広帯域の高品位のテ
レビジョン信号を低帯域幅のチャネルで伝送する。これ
ら処理された信号成分をアナログ信号に変換し時間多重
化してＭＡＣ信号として伝送する。上述したＨＤＭＡＣ
−６０信号は通常のライン周期の長さの２倍のテレビジ
ョンライン周期を有する。ＨＤＴＶソースの信号を信号
成分に分割する。これら信号成分は、通常のテレビジョ
ンシステムと両立し得るテレビジョン信号を取出すのに
必要な信号成分を各ＭＡＣラインから取出すことができ
、かつ、ＨＤＴＶ受像機でＨＤＴＶデイスプレィを行う
ために合成し得る信号成分かＭＡＣラインのグループと
して伝送されるような方式で伝送される。次いで適当な
メモリ手段をデコーダに用いて時間多重で伝送された信
号成分を記憶し、これら信号成分を適宜に内挿してテレ
ビジョン表示を行い得るようにする。

第３図はＨＤＭＡＣ−６０デコーダを示す。前記米国特
許願第０７７、５５７号に記載されたように取出され、
処理され、伝送されたＨＤＭＡＣ信号を受信ブロック２
００て受信し、Ａ／Ｄ変換し、フィルタ処理してエンコ
ーダで行われたプレエンファシス処理の補償を行う。処
理ブロック２１０は複数のＤＳＰを具え、各ＤＳＰは複
数の記憶係数および制御ワードを用いてＭＡＣ信号から
取出した信号成分の各々に対し特定の処理を実行する。

タイミング信号はＭＡＣ信号の一部として伝送された同
期信号から取出す。制御手段７４は、一連の信号値（ア
ドレス、係数、制御ワードおよびスケールファクタ）お
よび前述したようにＤＳＰ　６２．６４．７０および７
２に対する初期化シーケンスに必要なタイミング信号を
記憶する。また、制御手段７４はプログラマブルロジッ
ク、タイミングおよびメモリ手段より成り、ＭＡＣ信号
の到来信号成分に対し適当回数、各ＤＳＰの各ＲＡＭに
対しおよびメモリ手段６８に対し係数選択ボート２０お
よび制御ワード選択ポート２２へのＲＡＭアドレスを記
憶し、逐次選択する。

ある信号成分に対しては、この信号成分の周波数を使用
チャネル帯域幅に整合させるために、符号化処理中信号
圧縮または伸長を行う必要がある。

これは１つのクロック周波数でサンプリングし、他のク
ロック周波数でプレイバックすることにより通常行なわ
れ、その結果、デコーダで信号成分を再生するために多
数の独立クロック信号が必要とされる。これがため、ク
ロック発生回路が複雑になる。本発明は受信ブロック２
００によりＭＡＣ信号を受け、デジタル信号成分に変換
するＭＡＣデコーダを具える。次いで、信号成分の各々
をブロック２１０に示す処理装置に供給し、この処理装
置には信号成分の各々を圧縮／伸張し、更に処理するの
に必要な回路を具える。既知のシステムは各信号成分に
対し種々の信号処理経路を用いる。しかし、ダイナミッ
ク再構成可能ＤＳＰの処理装置を用いることにより、デ
コーダはその信号経路が少数となり（その結果チップ上
に容易に実現し得る高速且つ小形の回路、即ち、ＬＳＩ
が得られ）、かつ、後述するようにリサンプラとして構
成されたＤＳＰを用いることによるタイミング要求が複
雑でなく簡単になる。

ブロック２１０を第４図に詳細に示す。ＭＡＣ信号成分
のデジタル化サンプルをガンマＲＯＭ　７８を経て処理
し、このＲＯＭ７８によってサンプル時間軸で各サンプ
ルをガンマ補正する。ＲＯＭ　７８は多数のガンマ補正
値を記憶する“ルックアップテーブル”の様に構成する
。ＲＯＭ７８への各サンプル値入力に対し、対応するガ
ンマ補正値をＲＯＭ７８からの出力として用いる。この
ように処理した信号成分をリサンプラ６２に供給する。

リサンプラ６２によってエンコーダで行われた伸張およ
び圧縮を補償するのに必要とされる複雑なりロック回路
を排除する。即ち、リサンプラ６２は、その係数か各ク
ロックサイクルで変化し信号成分と等価の出力値を発生
する非対称フィルタとする。

その理由はこの信号成分はデコーダでの圧縮または伸張
前にＨＤＴＶソースから最初に取出されたものであるか
らである。本発明のＤＳＰはこの処理を行なうのに好適
である。その理由はその係数を所望の高速度で、即ち、
各サイクルで変化させることかできるからである。

リサンプラ６２は、例えば、係数が各クロックサイクル
で変化する８タツプ非対称フイルタとすることができる
。例えば広帯域輝度信号を１７００サンプルから９９０
サンプルに復号するために用いる場合にはりサンプラ６
２を３８ＭＨｚでクロックすると共に制御手段７４で制
御し、リサンプリング中フィルタの出力側に有効サンプ
ルを発生させる（１６個の入力サンプル毎に９個の出力
サンプルのみが有効となる）。これがため、これは、前
記米国特許願第０７７、５５７号に記載されているよう
に、広帯域輝度成分を復号するために用い得る９−１６
リサンプラとなる。

同様に、対称水平フィルタ６４もＤＳＰで構成し、これ
を用いて信号成分をフィルタする。例えば、広帯域輝度
成分Ｙ３をフィルタ処理して出力側６６ｂに高いエネル
ギー成分を供給する。この広帯域輝度成分Ｙ３は出力側
６６ａにはフィルタ処理しないで遅延させた状態で供給
する。

前記米国特許願事０７７、５５７号に記載されているよ
うに、個々の信号成分を時間的に遅延させてこれら信号
成分をブロック２２０でＲＧＢ信号に変換される前に適
正に再合成し得るようにする必要がある。この目的のた
め、各信号成分を時間的に遅延し、正しく再生して、Ｈ
ＤＴＶソースから取出されたもとの輝度およびクロミナ
ンス信号を再合成する必要がある。本発明では、これを
、フィルタ処理した輝度信号成分、ライン差信号成分お
よびクロミナンス信号と、フィルタ処理しない輝度信号
成分を取出し、これらをメモリ手段６８のそれぞれのラ
インバッファに記憶することにより行う。ラインバッフ
ァ６８ａ−６８ｅの詳細を第５ａ図に示す。

第５ｂ図に示すように、ラインバッファの各々は３つの
個別にアドレスされるメモリにより形成し、第１メモリ
で現ラインを保持し、第２メモリて旧ラインを保持し、
第３メモリに到来データを書込み得るようにする。これ
は、２つのメモリを読出すと同時に他のメモリを書込む
最も一般的な場合である。ＹｌはＭＡＣチャネル帯域幅
制限に従って帯域幅が制限された輝度信号成分を表わす
（即ち、エンコーダで圧縮／伸張を用いない）。Ｙ３は
その広帯域幅で伝送し得るように伸張された輝度信号を
表わす。ラインバッファ６８ａ−６８ｅにはＹｌ、　Ｙ
３、Ｙ２Ｏ、ライン差信号成分ＬＤ２／４およびクロミ
ナンス信号成分子　／Ｑがそれぞれ供給される。バッフ
ァ６８ｂに生のデータとしてＹ３を記憶する代わりに、
Ｙ３もフィルタ処理してＹｌに匹敵する帯域幅を有する
成分（即ち、Ｙ３Ｌ）を発生させ、これをメモリ手段６
８に記憶させることもできる。しかし、本例ではＹ３Ｌ
を垂直内挿器７０でＹ３からＹ２Ｏを差引くことにより
取出すことかできる。記憶され、取出された輝度信号成
分の全部を垂直内挿器７０で単一輝度信号Ｙに内挿する
。本例では垂直内挿器７０を５タツプ対称フイルタとし
て構成したＤＳＰとしてＬＤ２／４信号成分をフィルタ
処理し、かつ、ＤＳＰの５つの並列入力ボートを用いて
Ｙｌ、　Ｙ３、Ｙ２Ｏおよびフィルタ処理されたＨＬＤ
２／４信号を垂直内挿する。同様に、クロミナンス信号
成分ＩおよびＱをラインバッファ６８ｅによりＩ／Ｑ垂
直内挿器７２に供給する。

［／Ｑ垂直内挿器へのシーケンスはＩＱ４Ｘとし、ここ
にＸは“ドントケア”信号であり、時間多重形態で双方
の信号に対し用いる。

再生されたテレビジョン信号のＹ部分はＹ内挿器７０か
らランプＲＯＭ８０を通過する。同様にＩ／Ｑは１／Ｑ
内挿器７２からランプＲＯＭ８２を通過する。従ってこ
れら信号成分は多重分離されたことになる。

ガンマＲＯＭ７８と同様に　、ランプＲＯＭ８０および
８２は入力サンプルの代わりにランプされた値を出力す
る“ルックアップテーブル”として構成する。

これらＲＯＭによってデータをラインの初期値または最
終値（例えば、ブランキングレベル）から上昇および下
降させて、後段のアナログ段、例えば、ＨＤＮＴＳＣエ
ンコーダ、ＲＧＢモニタ等の過渡現象を防止し得るよう
にする。

本発明は上述した例にのみ限定されるものではなく、本
発明の要旨の範囲内で種々の変形または変更か可能であ
る。

【図面の簡単な説明】

第１図は本発明によるＤＳＰの一実施例のブロック図、 第２図は第１図に示すＤＳＰの１つのタップセクション
のブロック図、 第２ａ図は第１図に示すＤＳＰのコントローラのブロッ
ク図、 第２ｂ図は第２ａ図に示すコントローラのＲＡＭブロッ
クのメモリマツプを示す図、 第３図は本発明によるＭＡＣデコーダの一実施例のブロ
ック図、 第４図は第３図の処理装置のブロック図、第５ａ図は第
４図の処理装置のラインバッファ部のブロック図、 第５ｂ図は第５ａ図に示すラインバッファ部の一部分の
詳細ブロック図である。 ｌＯ・・・ダイナミック再構成可能ディジタル信号プロ
セッサ（ＤＳＰ） １２（ＳＥＣ−０〜５ＥＣ−７）・・・タップセクショ
ンｌａ〜１ｈ・・・第１データ入力端子 ２ａ〜２ｈ・・・第２データ入力端子 ３ａ〜３ｈ・・・第３データ入力端子 １４・・・スケール及びクリップ手段 １５・・・出力端子 １６・・・コントローラ １８・・・加算回路網 ２０・・・係数選択入力端子 ２２・・・制御ワード選択入力端子 ２３、２５・・・バス ２４・・・レジスタデータ入力端子 ２６・・・レジスタ選択入力端子 ４０、４２．４４．４６・・・新、中心、サイド、旧レ
ジスタ４７・・・加算器 ４８、５０．５２・・・マルチプレクサ５８・・・乗算
器 Ｃ３ＥＬ、　ＴＲＡＳＦ、　ＰＳＥＬ、　５ＨＦＩＴ　
［ＮＨ，ＨＯＬＤ　ＣＥＮＴＥＲ。 ＨＯＬＤ　５ＩＤＥ・・・制御信号 ５４・・・ＲＡＭブロック ６２、６４．７０．７２・・・ＤＳＰ ６２・・・リサンプラ ６８・・・メモリ手段 ６８ａ〜６８ｅ・・・ラインバッファ ７４・・・制御手段 ７８・・・ガンマＲＯＭ ７０、７２・・・垂直内挿器 ８０、８２・・・ランプＲＯＭ １００・・・ＲＡＭ選択ロジック ｌｌＯ・・・ＭＳＢレジスタ １２０・・・ＬＳＢレジスタ １３０・・・アドレスレジスタ １３２・・・レジスタ選択ロジック １４０・・・カウンタ ＦＩＧ、　３

Claims (1)

1. 【特許請求の範囲】 １、一連の被乗数とそれぞれの係数の積の和を決定する
   スカラ積乗算器と、各々スカラ積乗算器の順次の被乗数
   入力端子に結合された転送出力端子およびデータ入力端
   子を有する一連の転送セクションと、データ保存手段と
   、隣接する転送セクションに順次に結合するラテラル転
   送結合手段とを具えたディジタル信号プロセッサにおい
   て、各転送セクション内の転送パスをプログラムの制御
   の下で各転送セクションごとに独立に順次のクロックサ
   イクルで制御する転送制御手段を設けたことを特徴とす
   るディジタル信号プロセッサ。 ２、各転送セクションは、隣接する転送セクションの順
   方向レジスタに結合されたデータ保存用レジスタであっ
   て一連の転送セクションに沿って順方向に延在する順方
   向データ転送チェーンを構成する順方向レジスタと、該
   順方向データ転送チェーンと前記転送出力端子との間に
   結合されたサイドレジスタとを具えている請求項１記載
   のディジタル信号プロセッサにおいて、前記順方向レジ
   スタおよびサイドレジスタへのデーテ転送を前記転送制
   御手段の制御の下で実行するようにしたことを特徴とす
   るディジタル信号プロセッサ。 ３、各転送セクションは、隣接する転送セクションの逆
   方向レジスタに結合されたレジスタであって前記順方向
   データ転送チェーンと逆方向に延在する逆方向データ転
   送チェーンを構成する逆方向レジスタを具え、逆方向デ
   ータ転送チェーンからのデータを順方向データ転送チェ
   ーンからのデータと一緒に加算器に供給し、その出力を
   前記転送出力端子に供給するようにした請求項２記載の
   ディジタル信号プロセッサにおいて、前記逆方向レジス
   タへの転送を前記転送制御手段の制御の下で実行するよ
   うにしたことを特徴とするディジタル信号プロセッサ。 ４、各転送セクションは順方向データチェーンからのデ
   ータを逆方向データ転送チェーンへ転送する交差結合を
   具え、この交差結合に沿う転送を前記転送制御手段の下
   で実行するようにしたことを特徴とする請求項３記載の
   ディジタル信号プロセッサ。 ５、前記交差結合は前記転送制御手段の制御の下で順方
   向データ転送チェーンから直接又はその転送が転送制御
   手段により制御される中心レジスタを介して転送するよ
   うにしたことを特徴とする請求項４記載のディジタル信
   号プロセッサ。 ６、各別の係数を係数記憶手段からスカラ積乗算器に、
   係数の選択を制御する係数選択プログラムの制御の下で
   、各被乗数ごとに独立に順次のクロックサイクルで入力
   させるようにしたことを特徴とする請求項１〜５の何れ
   かに記載のディジタル信号プロセッサ。 ７、複数のディジタルフィルタを具え、各フィルタが請
   求項１〜６の何れかに記載のディジタル信号プロセッサ
   を具えていることを特徴とする時間多重ビデオ信号復号
   用信号処理装置。