JPH04287593A - ディジタル映像信号フィルタ回路 - Google Patents
ディジタル映像信号フィルタ回路Info
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- JPH04287593A JPH04287593A JP5201691A JP5201691A JPH04287593A JP H04287593 A JPH04287593 A JP H04287593A JP 5201691 A JP5201691 A JP 5201691A JP 5201691 A JP5201691 A JP 5201691A JP H04287593 A JPH04287593 A JP H04287593A
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- JP
- Japan
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- signal
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- digital video
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- video signal
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- 230000015654 memory Effects 0.000 claims abstract description 19
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001914 filtration Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はディジタル映像信号フィ
ルタ回路に関し、特にハイビジョンのディジタル映像信
号を処理するディジタル映像信号フィルタ回路に関する
。
ルタ回路に関し、特にハイビジョンのディジタル映像信
号を処理するディジタル映像信号フィルタ回路に関する
。
【０００２】
【従来の技術】ハイビジョンのディジタル映像信号は、
輝度信号と色信号とが並列になっており、色信号はＣＲ
信号とＣＢ信号とが１クロック毎に交互に時分割多重さ
れている。
輝度信号と色信号とが並列になっており、色信号はＣＲ
信号とＣＢ信号とが１クロック毎に交互に時分割多重さ
れている。
【０００３】そのため、特殊効果装置等でハイビジョン
のディジタル映像信号をフィルタ処理する場合、まず色
信号をＣＲ信号とＣＢ信号とに分離し、それぞれフィル
タ処理し、再び多重化していた。したがって、従来のこ
の種のディジタル映像信号フィルタ回路は、輝度信号用
フィルタ，ＣＲ信号用フィルタ，ＣＢ信号用フィルタ，
分離回路および多重回路から構成されていた。
のディジタル映像信号をフィルタ処理する場合、まず色
信号をＣＲ信号とＣＢ信号とに分離し、それぞれフィル
タ処理し、再び多重化していた。したがって、従来のこ
の種のディジタル映像信号フィルタ回路は、輝度信号用
フィルタ，ＣＲ信号用フィルタ，ＣＢ信号用フィルタ，
分離回路および多重回路から構成されていた。
【０００４】
【発明が解決しようとする課題】この従来のディジタル
映像信号フィルタ回路は、ＣＲ信号用およびＣＢ信号用
にそれぞれフィルタを設け、しかも、分離回路および多
重回路も必要とするので、構成が複雑になる欠点がある
。また、輝度信号用と色信号用とで構成が異る２種類の
フィルタを必要とする欠点もある。
映像信号フィルタ回路は、ＣＲ信号用およびＣＢ信号用
にそれぞれフィルタを設け、しかも、分離回路および多
重回路も必要とするので、構成が複雑になる欠点がある
。また、輝度信号用と色信号用とで構成が異る２種類の
フィルタを必要とする欠点もある。
【０００５】本発明の目的は、ＣＲ信号とＣＢ信号とを
１つのフィルタで処理でき、しかも、輝度信号をも同一
構成で処理できる構成の簡単なディジタル映像信号フィ
ルタ回路を提供することにある。
１つのフィルタで処理でき、しかも、輝度信号をも同一
構成で処理できる構成の簡単なディジタル映像信号フィ
ルタ回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のディジタル映像
信号フィルタ回路は、それぞれ入力した信号を１クロッ
ク分遅延させる２Ｎ（Ｎは２以上の整数）個の単位遅延
器を縦続接続し先頭の前記単位遅延器の入力信号および
それぞれの前記単位遅延器の出力信号をそれぞれ分岐出
力する２Ｎ＋１個のタップを設けた遅延回路と、中央の
前記タップと対称に位置するそれぞれ１対の前記タップ
の出力信号をそれぞれ加算するＮ個の第１の加算器と、
これら加算器の出力信号および前記中央の前記タップの
出力信号にそれぞれあらかじめ定めた重み係数を乗算す
るＮ＋１個の乗算器と、これら乗算器の出力信号を加算
する第２の加算器と、前記中央の前記タップから奇数個
離れて位置する前記タップに対応する前記乗算器からの
信号出力を外部からの指示により禁止する手段とを備え
ている。
信号フィルタ回路は、それぞれ入力した信号を１クロッ
ク分遅延させる２Ｎ（Ｎは２以上の整数）個の単位遅延
器を縦続接続し先頭の前記単位遅延器の入力信号および
それぞれの前記単位遅延器の出力信号をそれぞれ分岐出
力する２Ｎ＋１個のタップを設けた遅延回路と、中央の
前記タップと対称に位置するそれぞれ１対の前記タップ
の出力信号をそれぞれ加算するＮ個の第１の加算器と、
これら加算器の出力信号および前記中央の前記タップの
出力信号にそれぞれあらかじめ定めた重み係数を乗算す
るＮ＋１個の乗算器と、これら乗算器の出力信号を加算
する第２の加算器と、前記中央の前記タップから奇数個
離れて位置する前記タップに対応する前記乗算器からの
信号出力を外部からの指示により禁止する手段とを備え
ている。
【０００７】前記乗算器は前記加算器の出力信号または
前記中央の前記タップの出力信号を読出番地として入力
する読出専用メモリであってもよい。
前記中央の前記タップの出力信号を読出番地として入力
する読出専用メモリであってもよい。
【０００８】
【実施例】次に本発明について図面を参照して説明する
。
。
【０００９】図１は本発明の一実施例を示すブロック図
である。
である。
【００１０】図１の実施例において、入力した信号をそ
れぞれ１クロック遅延する遅延器２〜７が縦続に接続さ
れている。先頭の遅延器２の入力端に分岐タップを設け
、また、各遅延器２〜７のそれぞれの出力端にも分岐タ
ップを設ける。これら７個の分岐タップのうち中央の分
岐タップ、すなわち遅延器４の出力端の分岐タップと対
称に位置するそれぞれ１対の分岐タップ、すなわち遅延
器３，５の出力端の分岐タップの対、遅延器２，６の出
力端の分岐タップの対、および、遅延器２の入力端の分
岐タップと遅延器７の出力端の分岐タップとの対を加算
器１１，１０，９の各１対の入力端に接続する。加算器
９，１０，１１の出力端を読出専用メモリ１２，１３，
１４のアドレス端子に接続する。また、中央の分岐タッ
プを読出専用メモリ１５のアドレス端子に接続する。読
出専用メモリ１２〜１５の出力端を加算器１７に接続す
る。中央の分岐タップから奇数個離れて位置する各分岐
タップに対応する読出専用メモリ、すなわち読出専用メ
モリ１２，１４の制御端子に切替信号発生器の出力端を
接続する。
れぞれ１クロック遅延する遅延器２〜７が縦続に接続さ
れている。先頭の遅延器２の入力端に分岐タップを設け
、また、各遅延器２〜７のそれぞれの出力端にも分岐タ
ップを設ける。これら７個の分岐タップのうち中央の分
岐タップ、すなわち遅延器４の出力端の分岐タップと対
称に位置するそれぞれ１対の分岐タップ、すなわち遅延
器３，５の出力端の分岐タップの対、遅延器２，６の出
力端の分岐タップの対、および、遅延器２の入力端の分
岐タップと遅延器７の出力端の分岐タップとの対を加算
器１１，１０，９の各１対の入力端に接続する。加算器
９，１０，１１の出力端を読出専用メモリ１２，１３，
１４のアドレス端子に接続する。また、中央の分岐タッ
プを読出専用メモリ１５のアドレス端子に接続する。読
出専用メモリ１２〜１５の出力端を加算器１７に接続す
る。中央の分岐タップから奇数個離れて位置する各分岐
タップに対応する読出専用メモリ、すなわち読出専用メ
モリ１２，１４の制御端子に切替信号発生器の出力端を
接続する。
【００１１】処理すべきディジタル映像信号が色信号で
ある場合、このことを制御信号により切替信号発生器１
６に指示すると、切替信号発生器１６はその出力信号に
より読出専用メモリ１２，１４からの読出しを禁止する
。この状態で、ＣＲ信号とＣＢ信号とが１クロック毎に
交互に多重化されている色信号を入力端子１から入力す
る。
ある場合、このことを制御信号により切替信号発生器１
６に指示すると、切替信号発生器１６はその出力信号に
より読出専用メモリ１２，１４からの読出しを禁止する
。この状態で、ＣＲ信号とＣＢ信号とが１クロック毎に
交互に多重化されている色信号を入力端子１から入力す
る。
【００１２】読出専用メモリ１５にＣＲ信号が入力して
いるタイミングでは、加算器９，１１にはＣＢ信号が入
力し、加算器１０にはＣＲ信号が入力している。読出専
用メモリ１２〜１５の各番地にはアドレスの値にフィル
タ係数を乗算した値をあらかじめ書込んでおく。したが
って、このタイミングでは、読出専用メモリ１３，１５
からはＣＲ信号にフィルタ係数を乗算した値が読出され
る。読出専用メモリ１２，１４からはＣＢ信号にフィル
タ係数を乗算した値が読出されるはずであるが、この読
出しは禁止されている。読出専用メモリ１３，１５から
読出された信号は加算器１７で加算され、出力端子１８
から出力される。従って、このタイミングでは、出力端
子１８からＣＲ信号を処理した信号が出力される。この
タイミングから１クロック分後のタイミングでは、出力
端子１８からＣＢ信号を処理した信号が出力される。こ
のようにして、この実施例は色信号をＣＲ信号とＣＢ信
号とに分離することなく１系統のフィルタ回路で処理す
ることができる。
いるタイミングでは、加算器９，１１にはＣＢ信号が入
力し、加算器１０にはＣＲ信号が入力している。読出専
用メモリ１２〜１５の各番地にはアドレスの値にフィル
タ係数を乗算した値をあらかじめ書込んでおく。したが
って、このタイミングでは、読出専用メモリ１３，１５
からはＣＲ信号にフィルタ係数を乗算した値が読出され
る。読出専用メモリ１２，１４からはＣＢ信号にフィル
タ係数を乗算した値が読出されるはずであるが、この読
出しは禁止されている。読出専用メモリ１３，１５から
読出された信号は加算器１７で加算され、出力端子１８
から出力される。従って、このタイミングでは、出力端
子１８からＣＲ信号を処理した信号が出力される。この
タイミングから１クロック分後のタイミングでは、出力
端子１８からＣＢ信号を処理した信号が出力される。こ
のようにして、この実施例は色信号をＣＲ信号とＣＢ信
号とに分離することなく１系統のフィルタ回路で処理す
ることができる。
【００１３】制御信号により切替信号発生器１６を制御
して読出専用メモリ１２，１４からも読出が行われるよ
うにすれば、加算器１７は読出専用メモリ１２〜１５の
出力信号を加算して出力するので、この実施例は輝度信
号の処理にもそのまま使用できる。
して読出専用メモリ１２，１４からも読出が行われるよ
うにすれば、加算器１７は読出専用メモリ１２〜１５の
出力信号を加算して出力するので、この実施例は輝度信
号の処理にもそのまま使用できる。
【００１４】
【発明の効果】以上説明したように本発明は、色信号を
ＣＲ信号とＣＢ信号とに分離することなく１系統で処理
でき、また、そのままの構成で輝度信号もを処理できる
ので、構成を簡素化できる効果がある。
ＣＲ信号とＣＢ信号とに分離することなく１系統で処理
でき、また、そのままの構成で輝度信号もを処理できる
ので、構成を簡素化できる効果がある。
【図１】本発明の一実施例を示すブロック図である。
２〜７ 遅延器
９〜１１，１７ 加算器
１２〜１５ 読出専用メモリ
１６ 切替信号発生器
Claims (2)
- 【請求項１】 それぞれ入力した信号を１クロック分
遅延させる２Ｎ（Ｎは２以上の整数）個の単位遅延器を
縦続接続し先頭の前記単位遅延器の入力信号およびそれ
ぞれの前記単位遅延器の出力信号をそれぞれ分岐出力す
る２Ｎ＋１個のタップを設けた遅延回路と、中央の前記
タップと対称に位置するそれぞれ１対の前記タップの出
力信号をそれぞれ加算するＮ個の第１の加算器と、これ
ら加算器の出力信号および前記中央の前記タップの出力
信号にそれぞれあらかじめ定めた重み係数を乗算するＮ
＋１個の乗算器と、これら乗算器の出力信号を加算する
第２の加算器と、前記中央の前記タップから奇数個離れ
て位置する前記タップに対応する前記乗算器からの信号
出力を外部からの指示により禁止する手段とを備えたこ
とを特徴とするディジタル映像信号フィルタ回路。 - 【請求項２】 前記乗算器は前記加算器の出力信号ま
たは前記中央の前記タップの出力信号を読出番地として
入力する読出専用メモリであることを特徴とする請求項
１記載のディジタル映像信号フィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201691A JPH04287593A (ja) | 1991-03-18 | 1991-03-18 | ディジタル映像信号フィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201691A JPH04287593A (ja) | 1991-03-18 | 1991-03-18 | ディジタル映像信号フィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287593A true JPH04287593A (ja) | 1992-10-13 |
Family
ID=12903020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5201691A Pending JPH04287593A (ja) | 1991-03-18 | 1991-03-18 | ディジタル映像信号フィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287593A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6487190B1 (en) | 1996-06-27 | 2002-11-26 | Interdigital Technology Corporation | Efficient multichannel filtering for CDMA modems |
| US7706332B2 (en) | 1995-06-30 | 2010-04-27 | Interdigital Technology Corporation | Method and subscriber unit for performing power control |
| US7903613B2 (en) | 1995-06-30 | 2011-03-08 | Interdigital Technology Corporation | Code division multiple access (CDMA) communication system |
| US7929498B2 (en) | 1995-06-30 | 2011-04-19 | Interdigital Technology Corporation | Adaptive forward power control and adaptive reverse power control for spread-spectrum communications |
| US8737363B2 (en) | 1995-06-30 | 2014-05-27 | Interdigital Technology Corporation | Code division multiple access (CDMA) communication system |
-
1991
- 1991-03-18 JP JP5201691A patent/JPH04287593A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7706332B2 (en) | 1995-06-30 | 2010-04-27 | Interdigital Technology Corporation | Method and subscriber unit for performing power control |
| US7903613B2 (en) | 1995-06-30 | 2011-03-08 | Interdigital Technology Corporation | Code division multiple access (CDMA) communication system |
| US7929498B2 (en) | 1995-06-30 | 2011-04-19 | Interdigital Technology Corporation | Adaptive forward power control and adaptive reverse power control for spread-spectrum communications |
| US8737363B2 (en) | 1995-06-30 | 2014-05-27 | Interdigital Technology Corporation | Code division multiple access (CDMA) communication system |
| US9564963B2 (en) | 1995-06-30 | 2017-02-07 | Interdigital Technology Corporation | Automatic power control system for a code division multiple access (CDMA) communications system |
| US6487190B1 (en) | 1996-06-27 | 2002-11-26 | Interdigital Technology Corporation | Efficient multichannel filtering for CDMA modems |
| US6907024B2 (en) | 1996-06-27 | 2005-06-14 | Interdigital Technology Corporation | Efficient multichannel filtering for CDMA modems |
| US7631027B2 (en) | 1996-06-27 | 2009-12-08 | Interdigital Technology Corporation | Efficient multichannel filtering for CDMA modems |
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