JPH04129413A - サンプルレート変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は第１のサンプリングクロックでサンプリングさ
れているディジタルデータを前記第１のサンプリングク
ロックと異なる周波数の第２のサンプリングクロックに
よるディジタルデータに変換するサンプルレート変換回
路に関する。

［発明の概要］ 本発明は第１のサンプリングクロックでサンプリングさ
れている複数のディジタルデータを前記第１のサンプリ
ングクロックと異なる周波数の第２のサンプリングクロ
ックを用いてサンプリングし直すサンプルレート変換回
路において、複数のディジタルデータをそれぞれ第１の
サンプリングクロックでラッチする複数の第１ラッチ手
段を設け、この各第１ラッチ手段のラッチした各ディジ
タルデータをそれぞれ第２のサンプリングクロックでラ
ッチし直す複数の第２ラッチ手段を設け、この各第２ラ
ッチ手段のラッチしたディジタルデータを選択手段にて
一定の順序で選択的に掛算器に出力して時分割の多重デ
ータとすることにより、複数のディジタルデータの処理
を掛算器の兼用で行うため最も回路規模の大きい掛算器
の数を低減でき回路全体の規模縮小になるものである。

［従来の技術］ ＥＤＴＶ等の高画質化テレビ受像機はディジタル信号処
理による適応型Ｙ／Ｃ分離や走査線補間処理等により高
画質化を計っており、その映像信号処理回路の従来の構
成が第５図に示されている。

第５図において、入力映像信号はＡ／Ｄ変換器１０にて
ディジタル信号に変換され、この映像信号はディジタル
処理のＹ／Ｃ分離回路１１で輝度信号Ｙと色信号Ｃに分
離される。輝度信号は走査線補間回路１４及び時間圧縮
回路１５にて高画質化処理が施され、Ｄ／Ａ変換器１６
にてアナログ信号に変換されてマトリクス回路１７に導
かれている。色信号Ｃはディジタル処理クロマデコーダ
１２で色復調されて色差信号１．　Ｑとされる。この色
差信号１．Ｑは走査線補間回路１４及び時間圧縮回路１
５にて高画質化処理が施され、Ｄ／Ａ変換器１６にてア
ナログ信号に変換されてマトリクス回路１７に導かれて
いる。そして、ＹＺＣ分離回路１１及びクロマデコーダ
１２の処理にはカラーバースト信号ＳＣに位相ロックし
たクロマロック争クロックＣＬＫＣでの処理が適し、走
査線補間回路１４及び時間圧縮回路１５の処理には水平
同期信号ＨＤに位相ロックしたラインロック・クロック
ＣＬＫＨでの処理が適しているため前半と後半の処理の
間にはサンプルレート変換回路１３が用いられる。この
サンプルレート変換回路１３の従来の構成が第６図に示
されている。第６図において、入力信号は第１ラッチ手
段１に入力され、第１ラッチ手段工はｎ段の直列のレジ
スタＲ８〜Ｒ１から成る。各レジスタＲ８−Ｒ１にはク
ロマロック・クロックＣＬＫＣが導かれ、このクロマロ
ック争クロックＣＬＫＣに基づいて映像信号がラッチさ
れる。又、この各レジスタＲｏ−Ｒｆｉの出力は第２ラ
ッチ手段２にそれぞれ出力され、第２ラッチ手段２は前
記第１ラッチ手段１と同数のｎ個のレジスタＲ’ｏ−Ｒ
’ｍから成る。各レジスタＲ′。〜Ｒｒ、にはラインロ
ック・クロックＣＬＫＨが導かれ、このラインロック・
クロックＣＬＫＨに基づいて映像信号がラッチし直され
る。この各レジスタＲ′。〜Ｒ′、の出力データは各掛
算器Ｍ０〜Ｍ、にそれぞれ導かれる。一方、位相差検出
手段３にはクロマロック・クロックＣＬＫＣとラインロ
ック・クロックＣＬＫＨが導かれ、この双方のクロック
の位相差ｋを係数テーブル４に出力する。係数テーブル
４にはクロックの各位相差ｋに対応する係数データ００
〜Ｃ３が格納され、位相差検出手段３の位相差データｋ
に基づく係数データＣ０〜Ｃ１を各掛算器Ｍ。−Ｍ、に
出力する。各掛算器Ｍ０〜Ｍ、はレジスタＲ′。〜Ｒ／
、の出力データと係数データＣ３−Ｃ１を掛算し、その
出力が加算器５に導かれている。加算器５にて全てのデ
ータが加算され、クロック周波数が変換された映像信号
として出力される。

［発明が解決しようとする課題］ しかしながら、上記したサンプルレート変換回路１３の
構成によれば１種類のディジタルデータしか処理できな
いため処理すべきディジタルデータの数だけサンプルレ
ート変換回路１３が必要で、例えば第５図の映像信号処
理回路では輝度信号Ｙ及び２つの色差信号Ｉ、Ｑを取扱
うため３個のサンプルレート変換回路１３が必要である
。そして各サンプルレート変換回路１３はそれぞれ回路
規模の最大の原因となる掛算器Ｍ０〜Ｍ。をｎ個有する
ため回路全体の規模が処理すべきディジタルデータの数
に比例して増大する。

そこで、本発明は複数のディジタルデータの処理に際し
て掛算器を兼用するようにして回路規模の縮小となるサ
ンプルレート変換回路を提供することを課題とする。

［課題を解決するための手段］ 上記課題を解決するための第１の発明に係るサンプルレ
ート変換回路は、第１のサンプリングクロックでサンプ
リングされている複数のディジタルデータを前記第１の
サンプリングクロックと異なる周波数の第２のサンプリ
ングクロックを用いてサンプリングし直すサンプルレー
ト変換回路において、それぞれｎ段（ｎ≧２）の直列の
レジスタを有し、前記第１のサンプリングクロックに基
づいて前記各ディジタルデータをそれぞれラッチする複
数の第１ラッチ手段と、それぞれｎ個（ｎ≧２）のレジ
スタを有し、前記各第１ラッチ手段の出力データを前記
第２のサンプリングクロックに基づいてそれぞれラッチ
する複数の第２ラッチ手段と、この各第２ラッチ手段の
出力データを一定の順序で順次選択する選択手段と、こ
の選択手段の選択するｎ個の出力データを各係数データ
でそれぞれ掛算するｎ個の掛算器と、この各掛算器の出
力データを加算する加算器と、前記第１のサンプリング
クロックと前記第２のサンプリングクロックの位相差を
検出する位相差検出手段と、この位相差検出手段の位相
差データに基づくｎ個の係数データを前記各掛算器に出
力する係数テーブルとを備えたものである。

また、上記課題を解決するための第２の発明に係るサン
プルレート変換回路は、第１のサンプリングクロックで
サンプリングされている複数のディジタルデータを前記
第１のサンプリングクロックと異なる周波数の第２のサ
ンプリングクロックを用いてサンプリングし直すサンプ
ルレート変換回路において、それぞれｎ段（ｎ≧２）の
直列のレジスタを有し、前記第１のサンプリングクロッ
クに基づいて前記各ディジタルデータをそれぞれラッチ
する複数の第１ラッチ手段と、それぞれｎ個（ｎ≧２）
のレジスタを有し、前記各第１ラッチ手段の出力データ
を前記第２のサンプリングクロックに基づいてそれぞれ
ラッチする複数の第２ラッチ手段と、この各第２ラッチ
手段の出力データを一定の順序で順次選択する選択手段
と、この選択手段の選択するｎ個の出力データを各係数
データでそれぞれ掛算するｎ個の掛算器と、この各掛算
器の出力データを加算する加算器と、前記第１のサンプ
リングクロックと前記第２のサンプリングクロックの位
相差を検出する位相差検出手段と、前記ディジタルデー
タの種類毎の係数データ群を有し、前記選択手段の選択
するディジタルデータの種類毎に前記位相差検出手段の
位相差デ−夕に基づく係数データを前記掛算手段に出力
する係数テーブルとを備えたものである。

［作用］ 第１及び第２の発明によれば、複数のディジタルデータ
の掛算をｎ個の掛算器にて兼用して周波数変換した複数
のディジタルデータを時分割の多重データとして取り出
すため処理すべきディジタルデータの数に関係なくｎ個
の掛算器で足りる。

［実施例］ 以下、本発明の実施例を図面を用いて説明する。

第１図乃至第３図には第１実施例が示されている。第３
図には映像信号処理回路の色信号系の回路ブロック図が
示されている。第３図において、色信号系の回路は第３
図の従来のものと略同様であり、同一構成の部分は図面
に前記と同一符号を付してその説明を省略し１異なる構
成部分のみを説明する。即ち、クロマデコーダ１２の出
力である２つの色差信号１．　Ｑは共に同じサンプルレ
ート変換回路１３に入力され、このサンプルレート変換
回路１３の出力がＩ／Ｑ分配回路２０で色差信号■と色
差信号Ｑに分配される。

第１図には前記サンプルレート変換回路１３の回路図が
示されている。第１図において、サンプルレート変換回
路１３は２つの第１ラツチ手段１ａ、ｌｂを有し、この
２つの第１ラッチ手段１ａ。

１ｂには色差信号■と色差信号Ｑがそれぞれ入力されて
いる。各第１ラッチ手段ｌａ、ｌｂはｎ段（ｎ≧２）の
直列のレジスタＲＩｏ−Ｒ＋　Ｊ　Ｒｏａ〜ＲＱ、を有
し、一方の第１ラッチ手段１ａの各レジスタＲ０゜〜Ｒ
Ｉｆｉにはクロマロツタ・クロックＣＬＫＣが、他方の
第１ラッチ手段１ｂの各レジスタＲＱｎ〜ＲＱ、にはク
ロマロック・クロックＣＬＫＣの位相反転したクロック
ＣＬＫＣがそれぞれ導かれている。各レジスタＲｒ　ｏ
−Ｒ＋　、、　　Ｒｏｏ−Ｒｏ、、には各クロックに基
づいて入力ディジタル信号がラッチされ、この双方の第
１ラツチ手段１ａ、ｌｂの各レジスタＲ＋　ｏ＝　Ｒｒ
　ｎ、　　Ｒｏｏ−Ｒｅｍの出力は２つの第２ラツチ手
段２ａ、２ｂにそれぞれ出力されている。各第２ラッチ
手段２ａ、２ｂはｎ個のレジスタＲ’＋。〜Ｒ’　Ｉ　
＊　＋　　Ｒ’　Ｑ。〜Ｒ′Ｑｆｉを有し、方の第１ラ
ッチ手段１ａの各レジスタＲＩＧ〜Ｒ１ｆｉの出力が一
方の第２ラッチ手段２ａの各レジスタＲ’　＋　ｏ−Ｒ
’　＋。に、他方の第１ラッチ手段１ｂの各レジスタＲ
Ｑｏ−ＲＱ、の出力が他方の第２ラッチ手段２ｂの各レ
ジスタＲ’　ｇ　ｏ−Ｒ’　Ｑ　１１にそれぞれ導かれ
ている。一方の第２ラッチ手段２ａの各レジスタＲ１ｏ
−’−ｚＲ，，にはラインロック・クロックＣＬＫＨが
、他方の第２ラッチ手段２ｂの各レジスタＲ’ＱＯ−Ｒ
’Ｑ１１にはラインロック・クロックＣＬＫＨの位相反
転したクロックＣＬＫＨがそれぞれ導かれている。この
各レジスタＲ’ｌ。〜Ｒ’１ｍ。

Ｒ’　Ｑ　（４””　Ｒ’　６　ｍには各クロックに基
づいて第１ラツチ手段１ａ、ｌｂのラッチデータがラッ
チし直される。一方の第２ラッチ手段２ａの各レジスタ
Ｒ’＋。〜Ｒ’　ｌ　ｍ　の出力は各選択スイッチＳＷ
１〜ＳＷ３のａ端子に、他方の第２ラッチ手段２ｂの各
レジスタＲ′Ｑｏ−Ｒ′、３の出力は各選択スイッチＳ
Ｗ１〜ＳＷヨのｂ端子にそれぞれ導かれている。

各選択スイッチＳＷ、〜ＳＷ、は双方の第２ラツチ手段
２ａ、２ｂの出力データを選択的に各掛算器Ｍ０〜Ｍ、
に出力するものでｎ個の選択スイッチ５ｗ−５ｗ、にて
選択手段を構成している。各選択スイッチＳＷ１〜ＳＷ
０にはラインロック−クロックＣＬＫＨが入力され、ラ
インロック・クロックＣＬＫＨの立上り点でａ端子側に
、立下り点でｂ端子側にそれぞれ接続を切換える。各掛
算器Ｍ。

〜Ｍ、、はレジスタＲ’　ｒ　ｏ−Ｒ’　＋　ａ　ｒ　
Ｒ’　ｏ　ｏ　〜Ｒ’　ｏ　ｍの出力データと係数デー
タＣ０〜Ｃ４を掛算し、その出力が加算器５に導かれて
いる。この加算器５の加算データがＩ／Ｑ分配回路２０
に出力されている。一方、位相差検出回路３にはクロマ
ロツタ・クロックＣＬＫＣとラインロックΦクロックＣ
ＬＫＨが導かれ、この双方のクロックの位相差を検出し
てその位相差データｋを係数テーブル４に出力する。こ
の係数テーブル４は各位相差データｋに対応する係数デ
ータＣ３−ｃｏを有し、位相差検出手段３の位相差デー
タｋに基づく係数データＣｏ−Ｃ，を各掛算器Ｍ。−Ｍ
、に出力する。

以下、上記構成の作用について説明する。

クロマデコーダ１２より出力される各色差信号Ｉ、Ｑは
各第１ラッチ手段１ａ、ｌｂにそれぞれ入力され、各色
差信号Ｉ、　Ｑはクロマロック・クロックＣＬＫＣで順
次レジスタＲ＋。〜Ｒ，，，Ｒ，。

〜Ｒ，ユに転送されながらラッチされる。この各第１ラ
ッチ手段１ａ、ｌｂの各レジスタＲＩ　Ｏ−Ｒ＋　１１
１ＲＱＯ〜Ｒ０，、にラッチされた色差信号Ｉ、Ｑはラ
インロック・クロックＣＬＫＨで各第２ラッチ手段２ａ
、２ｂにラッチし直される。そして、第２図に示すよう
に、ラインロック・クロックＣＬＫＨの立上り点で各選
択スイッチＳ　Ｗ　ｏ　＝　Ｓ　Ｗ　、がａ端子側に、
ラインロック・クロックＣＬＫＨの立下り点で各選択ス
イッチＳ　Ｗｏ　−Ｓ　Ｗ、がｂ端子側に接続を切換え
るので、各選択スイッチｓＷｏ〜５Ｗｆｉからは色差信
号Ｉと色差信号Ｑとが交互に各掛算器Ｍ。−Ｍ、に出力
される。加算器５からは２種類の色差信号１．Ｑの時分
割した多重データが出力され、この多重データがＩ／Ｑ
分配回路２０に出力される。Ｉ／Ｑ分配回路２０ではラ
インロック・クロックＣＬＫＨに基づいて多重データを
色差信号■と色差信号Ｑに振り分ける。従って、色差信
号Ｉと色差信号Ｑのサンプルレート変換に際して掛算器
Ｍ、〜Ｍ、を兼用したので、従来に較べて掛算器Ｍ。−
Ｍ、の数が半分の数で足りる。

第４図にはサンプルレート変換回路１３の他の実施例が
示されている。第４図において、前記実施例と同一構成
箇所は図面に前記実施例と同一符号を付してその説明を
省略し、異なる構成のみを説明する。即ち、この実施例
では係数テーブル４には各色差信号１．Ｑ用の係数デー
タ群ＣＩ、ＣＱをそれぞれ有し、係数テーブル４にはラ
インロックφクロックＣＬＫＨが導かれている。そして
、ラインロック・クロックＣＬＫＨによって各選択スイ
ッチＳＷＯ〜ＳＷ、の選択するデータを判別し、色差信
号Ｉのときには■データ用の係数データＣ１を、色差信
号ＱのときにはＱデータ用の係数データＣ０をそれぞれ
各掛算器Ｍ。−Ｍ、に出力するよう構成されている。

サンプルレート変換回路１３はローパスフィルタの特性
を兼ねており、この帯域制限特性は係数データによって
可変できる。色差信号■の周波数帯域は１．５ＭＨｚで
あり、色差信号Ｑの周波数帯域はＱ、５ＭＨｚであるた
め、色差信号Ｉのカットオフ周波数が１．５ＭＨｚ、色
差信号Ｑのカットオフ周波数が０．５ＭＨｚとするよう
各係数データＣ，，ＣＱを選定することによって各色差
信号Ｉ、Ｑの高調波（折返し）成分を除去できる。

従来は第５図にて一点鎖線で示すようにＤ／Ａ変換器１
６の後にアナログのローパスフィルタ１９を挿入したり
、第５図にて二点鎖線で示すようにサンプルレート変換
回路１３の後にディジタルのローパスフィルタ１８を挿
入したりして高調波（折返し）成分を除去していたが、
この実施例によればサンプルレート変換回路１３に所定
のローパスフィルタの特性を持たせたので帯域制限用フ
ィルタを設ける必要がなくその分回路規模を小さくする
ことができる。

尚、上記２つの実施例では２種類のディジタルデータを
処理する場合を示したが、３種類以上のディジタルデー
タを処理する場合も略同様に構成できる。

［発明の効果］ 以上述べたように第１の発明によれば、第１のサンプリ
ングクロックでサンプリングされている複数のディジタ
ルデータを前記第１のサンプリングクロックと異なる周
波数の第２のサンプリングクロックを用いてサンプリン
グし直すサンプルレート変換回路において、複数のディ
ジタルデータをそれぞれ第１のサンプリングクロックで
ラッチする複数の第１ラッチ手段を設け、この各第１ラ
ッチ手段のラッチした各ディジタルデータをそれぞれ第
２のサンプリングクロックでラッチし直す複数の第２ラ
ッチ手段を設け、この各第２ラッチ手段のラッチしたデ
ィジタルデータを選択手段にて一定の順序で選択的に掛
算器に出力して時分割の多重データとして取出すよう構
成したので、複数のディジタルデータの処理を掛算器の
兼用で行うため最も回路規模の大きい掛算器の数を低減
でき回路全体の規模縮小になるという効果を奏する。

また、第２の発明によれば第１の発明の構成に加えて掛
算器に出力する係数データをディジタルデータの種類に
応じて可変し、ディジタルデータの種類毎に帯域制限特
性を持たせるよう構成したので、上記第１の発明の効果
に加えて帯域制限用フィルタを別個に設ける必要がなく
さらに回路規模の縮小になるという効果を奏する。

【図面の簡単な説明】

第１図乃至第３図は本発明の第１実施例を示し、第１図
はサンプルレート変換回路の回路図、第２図はタイムチ
ャート図、第３図は映像信号処理回路の色信号処理系の
回路ブロック図であり、第４図は第２実施例を示すサン
プルレート変換回路の回路図であり、第５図及び第６図
は従来例を示し、第５図は映像信号処理回路の回路ブロ
ック図、第６図はサンプルレート変換回路の回路図であ
る。 １、ｌａ、　　１ｂ−・・第１ラッチ手段、２．２ａ。 ２ｂ・・・第２ラッチ手段、３・・・位相差検出手段、
４・・・係数テーブル、５・・・加算器、Ｒ＋０〜Ｒ＋
　ｍ　、　Ｒ’　＋。 〜Ｒ’＋ｓ＋　　Ｒｏｏ−Ｒｏｍ＋　　Ｒ’ＱＯ−Ｒ’
Ｑ１１　・＝レジスタ、ＳＷｏ〜ＳＷ、・・・選択スイ
ッチ（選択手段）、Ｍ。 〜Ｍ、・・・掛算器。 “ソ“ンアルレート尖↑央回正号の口）ト因（第２笑施
１ダ”ｌ）第４図 第６図

Claims (2)

【特許請求の範囲】
1. （１）第１のサンプリングクロックでサンプリングされ
   ている複数のディジタルデータを前記第１のサンプリン
   グクロックと異なる周波数の第２のサンプリングクロッ
   クを用いてサンプリングし直すサンプルレート変換回路
   において、 それぞれｎ段（ｎ≧２）の直列のレジスタを有し、前記
   第１のサンプリングクロックに基づいて前記各ディジタ
   ルデータをそれぞれラッチする複数の第１ラッチ手段と
   、 それぞれｎ個（ｎ≧２）のレジスタを有し、前記各第１
   ラッチ手段の出力データを前記第２のサンプリングクロ
   ックに基づいてそれぞれラッチする複数の第２ラッチ手
   段と、 この各第２ラッチ手段の出力データを一定の順序で順次
   選択する選択手段と、 この選択手段の選択するｎ個の出力データを各係数デー
   タでそれぞれ掛算するｎ個の掛算器と、この各掛算器の
   出力データを加算する加算器と、前記第１のサンプリン
   グクロックと前記第２のサンプリングクロックの位相差
   を検出する位相差検出手段と、 この位相差検出手段の位相差データに基づくｎ個の係数
   データを前記各掛算器に出力する係数テーブルとを備え
   たことを特徴とするサンプルレート変換回路。
2. （２）第１のサンプリングクロックでサンプリングされ
   ている複数のディジタルデータを前記第１のサンプリン
   グクロックと異なる周波数の第２のサンプリングクロッ
   クを用いてサンプリングし直すサンプルレート変換回路
   において、 それぞれｎ段（ｎ≧２）の直列のレジスタを有し、前記
   第１のサンプリングクロックに基づいて前記各ディジタ
   ルデータをそれぞれラッチする複数の第１ラッチ手段と
   、 それぞれｎ個（ｎ≧２）のレジスタを有し、前記各第１
   ラッチ手段の出力データを前記第２のサンプリングクロ
   ックに基づいてそれぞれラッチする複数の第２ラッチ手
   段と、 この各第２ラッチ手段の出力データを一定の順序で順次
   選択する選択手段と、 この選択手段の選択するｎ個の出力データを各係数デー
   タでそれぞれ掛算するｎ個の掛算器と、この各掛算器の
   出力データを加算する加算器と、前記第１のサンプリン
   グクロックと前記第２のサンプリングクロックの位相差
   を検出する位相差検出手段と、 前記ディジタルデータの種類毎の係数データ群を有し、
   前記選択手段の選択するディジタルデータの種類毎に前
   記位相差検出手段の位相差データに基づく係数データを
   前記掛算手段に出力する係数テーブルとを備えたことを
   特徴とするサンプルレート変換回路。