KR900006492B1 - 디지탈 합성 비디오 신호로부터의 루미넨스신호와 크로미넨스신호의 분리회로 - Google Patents

Abstract

내용 없음.

Description

디지탈 합성 비디오 신호로부터의 루미넨스신호와 크로미넨스신호의 분리회로

제1도는 본 발명에 따른 블럭도.

제2도는 본 발명에 따른 제1도의 디지탈 필터부(45)의 구체회로도.

제3도는 본 발명에 따른 제2도의 디지탈 필터부(45)의 각 특성도.

제4도는 본 발명에 따른 제1도의 디지탈 칼라복조기(710)의 구체회로도.

제5도 및 제6도는 본 발명에 따른 동작파형도.

제7도는 본 발명에 따른 제1도의 마스터 클럭발생기(2)의 구체회로도.

* 도면의 주요부분에 대한 부호의 설명 *

1 : A/D변환기 2 : 마스터 클럭발생기

3 : 2진 보수변환기 11-13 : 2진 코드변환기

4 : 크로마 트랩 필터 5 : 밴드 패스 필터

710 : 디지탈 복조기 6 : 지연회로

14-16 : D/A변환기

본 발명은 디지탈 복합 비디오 신호로부터 루미넨스(Luminance)신호와 크로미넨스(Chrominance)를 분리하는 회로에 관한 것으로, 특히 고속 A/D, D/A변환기 및 디지탈 필터를 이용하여 루미넨스신호와 크로미넨스 색차(R-Y, B-Y)신호를 분리하여 처리할 수 있는 디지탈 합성 비디오 신호로부터의 루미넨스신호와 크로미넨스신호의 분리회로에 관한 것이다.

일반적으로 영상처리장치에서 제5도(5a)와 같은 NTSC 복합영상신호로부터 (5b)와 같은 루미넨스신호와 (5c)와 같은 크로미넨스신호를 분리하여 처리하여 왔음은 주지의 사실이다. 상기 분리된 루미넨스와 크로미넨스신호를 디지탈 데이타로 변환처리하여 이용목적에 따라 디지탈 통신망을 통해 전송하거나 디지탈데이타로 저장할 수 있도록 하였다. 그리고 기존의 아나로그시스템을 이용하는 경우 A/D-D/A변환기를 사용하여 상기 분리된 루미넨스와 크로미넨스신호를 디지탈형태로 변환시킬때 합성 비디오 신호의 성분를(루미넨스Y신호, 크로미넨스C신호)사이의 효과적인 디지탈 인터페이스를 위해서는 디지탈 Y/C 분리장치가 필요한데, 이는 성분코딩 및 잡음감소를 위한 프리프로세싱방식을 이용하였다. 이를 위해서는 제5도(5a)와 같은 합성 비디오 신호를 텔레비젼 수신시에 루미넨스와 크로미넨스에 따라 분리하게 되는데, 종래 상기 루미넨스신호와 크로미넨스신호를 분리하기 위해서는 콤필터(Comb Filter)와, 몇개의 주변부품(저항, 코일, 캐패시터)를 이용하거나, lH-2H지연회로, 콤필터, 멀티플렉서 및 주변부품, 혹은 성분코딩법을 이용하였다. 그러나 상기 방법은 시스템의 복잡성 및 불균일성에 의해 분리된 루미넨스신호와 크로미넨스신호에 크로스 토크(Cross Talk) 및 잡음이 발생되어 화질을 저하시킬뿐만 아니라 안정된 동작을 기대하기 어려웠다.

따라서 본 발명의 목적은 고속 A/D-D/A변환기 및 디지탈 필터를 이용하여 루미넨스신호와 크로미넨스신호 및 색차신호(R-Y, B-Y)를 간단히 분리시킬 수 있는 회로를 제공함에 있다. 이하 본 발명을 첨부된 도면을 참조하여 상세히 기술한다.

제1도는 본 발명에 따른 블럭도로써, 텔레비젼 수신기에 전송된 아나로그 합성 비디오 신호를 디지탈형태로 처리하기 위하여 4fsc(fsc=3.58MHZ)의 샘플링 레이트와 양자화 비트가 8인 디지탈신호로 변환하는 A/D변환기(1)와, 상기 A/D변환기(1)의 출력 디지탈신호를 스트레치(Straigth) 2'S 보수 코드로 변환하는 2진 보수변환기(3)와, 상기 2진 보수변환기(3)의 출력 디지탈 합성 비디오 신호를 루미넨스신호로 분리하기 위한 크로마트랩 필더(4)와, 상기 2진 보수변환기(3)의 출력 디지탈 합성 비디오 신호로부터 크로미넨스신호로 분리하기 위한 밴드 패스 필터(5)와, 상기 밴드 패스 필터(5)로부터 분리된 크로미넨스신호를 복조하기 위한 디지탈 복조기(710)와, 상기 아나로그 합성 비디오 신호를 받아 칼라 버어스트의 위상변화를 추적하여 정확한 동기검파를 위해 필수적인 디지탈 PLL(Digital phase-Lock-Loop)동작으로 기준신호(4fsc,2fsc)를 발생하는 마스타 클럭발생기(2)와, 상기 크로마 트랩 필터(4)의 출력을 소정 지연하는 지연회로(6)와, 상기 지연회로(6)에서 발생하는 디지탈 휘도(Y) 및 디지탈 복조기(710)에서 출력하는 디지탈 색차(R-Y),(B-Y)신호를 모니터에 재현시키기 위해 아나로그형태의 신호로 쉽게 변환시키기 위해 코드를 변환하는 2진 코드변환기(11-13)와, 상기 2진 코드변환기(11-13)의 출력을 4fsc 샘플링신호에 따라 아나로그신호로 변환하는 D/A변환기(14-16)로 구성된다. 상기 크로마 트랩 필터(4)와 밴드 패스 필터(5)로 구성된 부분이 디지탈 필터부(45)이다.

제2도는 본 발명에 따른 제1도의 디지탈 필터부(45)의 구체회로도로서, SR1-SR8은 제1-8쉬프트 레지스터, ROM은 롬(Read Only Memory), R1-R2은 저장 레지스터. ADD/SUB는 가/감산기로서, 8포인트 주파수 샘플링방법을 이용하여 입력데이타[X(n)]가 최하위비트(LSB)부터 4fsc 클럭에 따라 직렬로 제1쉬프트 레지스터(SR1)에서부터 차례로 제8쉬프트 레지스터(SR8)까지 한 샘플씩 지연된다. 여기서 제1-8쉬프트 레지스터(SRl-SR8)은 8비트 SISO(Serial-in Seria1-out) 쉬프트 레지스터들이 사용된다. 이때 8개의 X{(n-k)비트들은 쉬프트 레지스터의 출력이 되면서 롬(ROM)(2⁸×b)의 어드레스를 지정하게 된다. 제1도에서 디지탈 필터부(45)는 크로마 트랩 필터(4)와 밴드 패스 필터(5)로 구성되어 있는데 제3도는 이중 한 부분만을 도시한 겻으로 상기 두 부분의 차이점은 롬(ROM)의 저장된 값만 다르고, 나머지 구성들은 같다. 상기 롬(ROM)은 크로마 트랩 필터(4)시 제3도와 같이 (3a)의 트랩 필터의 특성 계수값을 내장하고 있고, 밴드 패스 필터(5)시 제3도의 (3b)와 같이 밴드 패스 통과 필터의 특성 계수값을 h(n)값으로 저장시켜 두고 상기 제1-8쉬프트 레지스터(SR1-SR8)의 출력에 따라 롬(ROM)의 어드레스 데이타로 입력되어 상기 계수값을 출력하도록 되어 있다. 이순간 롬(ROM)에 기억된 내용이 F[X(n-k)]를 나타내면서 레지스터(R1)에 로드(1oad)된다. 상기 레지스터(Rl)의 값이 가/감산기(ADD/SUB)에서 초기에 클리어된 레지스터(R2)와 덧셈이 수행되고, 어큐뮬레이터(accumulator)의 레지스터(R3)에 로드(1oad)된다. 간격이 N인 FIR(Finite-durtion Impulse Response) 필터의 임필스 응답이 h(n)일때 출력

Y(n)은 Y(n)-∑ h(k)×(n-k) ……………………………………………… (a)

으로 주어진다. 여기서 입력 X(n)은 2'S 복수 코드와 고정점 연산(fixed poi1lt Arithnmtic)을 전제하고 있다. 따라서 모든 입력 X(n)값을 [X(n)1

1로 제한하고 부호(sign)을 포함해서 B개의 비트로 표시하면,

단 X°(n)는 부호비트이다. 상기 a)식에 상기 b)식을 대입하면,

상기 식(C)의 2^-j항을 고려해서 레지스터(R3)에서 1비트 쉬프트 라이트시킨 후 레지스터(R2)에 연결시킨다. 이와같은 동작이 B-1번 수행된 후 마지막 B번째 부호 비트가 쉬프트 레지스터의 출력이 나타나면 2'S보수 덧셈을 수행하고, 레지스터(R3)에 출력 Y(n)이 나오게 된다. 이로써 X(n)의 한 샘플에 대한 어레이멀티플케이션(Array Multiplication)이 끝나고 다음 샘플링을 계산할 준비가 된 셈이다. 제4도는 본 발명에 따른 제1도의 디지탈 칼라 복조기(710)의 구체회로도로서, 90°의 위상차를 갖는 R-Y, B-Y신호가 A/D변환기를 통하여 디지탈화된 신호로부터 디지탈 영역에서 각각 R-Y, B-Y신호를 분리하는 것이 원칙이므로 제4도의 (4a)와 같이 R-Y, B-Y신호를 4fsc로 각각 샘플링하는데, 3-스테이트 버퍼(17,18,19,20)에서 제어신호를 제4도(4b)에 의해 샘플링된 값이 1이면, 입력데이타를 그냥 통과시키고, 0이면 통과시키지 않고, -1이면 통화시키되 2'S 보수 코드기(21,22)에서 2'S 보수를 취한 후, 래치(23,24)에서 2fsc신호에 따라 래치한다. 따라서 상기 래치(23,24)에서 래치되어 분리된 칼라(R-Y,B-Y)신호로부터 동기검파 과정에서 발생하는 고주파 성분을 제거시키고, 원하는 칼라신호만 얻기 위하여 디지탈 데이타를 처리하는 저역 필터(9,10)를 통과하게 된다. 상기한 디지탈 칼라복조기(710)의 부분을 제4도를 참조하여 구체적으로 설명하면, 디지탈 크로마신호만(41)으로 밴드 패스 필터(15)에서 분리된 크로마신호가 3-스테이트 버퍼(17,18,19,20)로 입력되면 제1-4게이트단(A,C,B,D)에 4fsc가 각각 입력되는데, 상기 제1-4게이트단(A,C,B,D)으로 각각 입력되는 4fsc간의 위상은 90°이다.

상기 (4b)과 같이 조합된 3-스테이트버퍼(17-20)중 샘플링된 값이 -1를 갖는 것을 처리하는 3-스데이트버퍼(18,20)는 제4도(4b)의 B,D에 해당되는 제어신호에 의해 보수 코드기(21,22)에서 2'S 보수를 취한후 래치(23,24)에서 2fsc의 신호에 따라 3-스테이트버퍼(17,19) 및 2'S 보수 코드기(21,22)의 출력을 래치하고, 저역 필터(g,10)에서 고주파 성분이 제거된 색차신호(B-Y, R-Y)가 출력된다.

제5,6도는 본 발명에 따른 동작파형도로서, (5a)는 마스터 클럭발생기(2)의 발생신호로 2fsc이며, (5b)는 마스터 클럭발생기(2)의 또 다른 발생신호로 4fsc이고, (5c)는 복조시 제어출력이며, (5d)는 저역 필터(9)의 제어클럭이고, (5e)는 저역 필터(10)의 제어클럭이며, 제6도의 (6a)는 디지탈 합성 비디오 신호이고, (6b)는 크로마 트랩 필터(4)를 통과한 루미넨스신호이며, (6c)는 밴드 패스 필터(5)를 통과한 크로미넨스신호이고, (6d)는 복조된 R-Y신호이며, (6e)는 복조된 B-Y신호이고, (6f)는 제1도 마스터 클럭발생기(2)에서 발생되는 게이트 펄스 신호이고, (6g)는 제1도 마스터 클럭발생기(2)에서 발생되는 클램핑 펄스신호이다.

제7도는 본 발명에 따른 제1도의 마스터 클럭발생기(2)의 구체회로도로서, 제6도(6a)와 같은 합성 비디오 신호를 캐패시터(C6, C7)를 통해 타이밍 펄스발생기(21)의 제1동기신호 분리기(Syl)와 A/D-D/A변환기(22)의 A/D-D/A기(A/D-D/A)로 입력시킨다.

상기 캐패시터(C6)를 통한 신호로부터 제1동기신호 분리기(Syl)에서 수평동기 신호를 검출하고, 상기 제1동기신호 분리기(Syl)에서 검출된 수평동기 신호를 인버터(N5)에서 반전하여 제2동기신호 분리기(Sy2)에 입력하면 저항(R4) 및 캐패시터(C4)에 의한 시정수의 조정에 따라 (6a) 버어스트 게이트 펄스구간(Tl)를 검출하고, 상기 제2동기신호 분리기(Sy2)의 출력신호를 인버터(N2)를 통해 제3동기신호 분리기(Sy3)에 입력하여 저항(R6) 및 캐패시터(C5)에 의한 시정수의 조정에 의해 제6도 (6a)의 버어스트 게이트 펄스 구간(Tl) 다음의 T2구간의 클램프 레벨 구간을 검출하는 소정의 신호를 발생하는 타임 펄스발생기(21)와, 상기 제3동기신호 분리기(Sy3)의 출력 클램프 펄스를 A/D-D/A기(A/D-D/A)에 입력하여 캐패시터(C7)를 통해 입력되는 합성 비디오 신호의 레벨을 고정시켜 내부에서 디지탈 데이타를 변환 후 최상위 비트(MSB)의 2비트만 오아게이트(ORl)을 통해 출력하고, 디지탈 데이타를 입력하여 아나로그신호로 변환하는 D/A-A/D변환기(22)와, 상기 D/A-A/D변환기(22)의 출력 레벨전압에 따라 발진기(X-TAL)의 발진 주파수(4fsc=14.3MHZ)를 받아 소정 주파수를 발생하는 전압 제어 발진기(VCO)의 출력단에 인버터(N3,N4)를 연결하고 상기 인버터(N3)의 출력을 디플립플롭(DF2)의 클럭단(CLK)으로 입력하여 2분주하고 상기 디플립플롭(DF2)의 출력을 디플립플롭(DFl)의 클럭단(CLK)으로 입력하여 2분주하는 전압제어발진부(26)와, 상기 디플립플롭(DFl)의 출력신호와 오아게이트(ORl)의 출력을 익스클루시브 오아게이트(EX)에 입력하여 비교하는 비트변환기(25)와, 상기 비트변환기(25)의 오아게이트(OR3) 및 인버터(N2)에 입력하고 상기 인버터(N2)의 출력을 오아케이트(OR2)에 입력하며 상기 제2동기신호 분리기(Sy2)의 버어스트 게이트 펄스신호와 상기 전압 제어 발진부(26)의 전압 제어 발진기(VCO)의 출력신호를 앤드게이트(ANl)에 입력하고 상기 앤드게이트(ANl)의 출력을 오아게이트(OR2,OR3)의 입력단에 연결하여 양신호의 위상을 검출하는 위상검출기(24)와, 상기 위상검출기(24)의 오아게이트(OR2)의 출력단을 카운터(CNTl)의 업(UP)단에 연결하고 오아게이트(OR3)의 출력단을 카운터(CNTl)의 다운(Down)단에 연결하여 상기 오아케이트(OR2,OR3)의 출력에 따라 상승 및 하강 카운팅하며 상기 카운터(CNTl)의 캐리 및 바로우 출력단(12,13)을 카운터(CNT2)의 상승/하강단(5,4)에 연결하여 상승 및 하강 카운팅하며 상기 카운터(CNTl,CNT2) 출력을 상기 D/A-D/A변환기(22)에 입력하는 카운터부(23)로 구성된다.

따라서 본 발명의 구체적 일실시예를 제1-7도를 참조하여 상세히 설명하면, 텔레비젼 수신기의 튜너로부터 받아들인 아나로그 합성 비디오 신호가 A/D변환기(1)에 입력되면 아나로그형태의 신호는 디지탈형태의신호로 변환되고, 상기 변환된 바이너리코드(Binary Code)는 2진 보수변환기(3)를 거쳐, 합성 비디오 신호 성분들(루미넨스신호 : 제6도-6b, 크로미넨스신호 : 제6도-6C) 사이의 효과적인 인터페이스를 위해 Y/C 분리기능을 가진 크로마트랩 필터(4)와 밴드 패스 필터(5)에 각각 입력된다. 이와 동시에 아나로그 합성 비디오 신호는 A/D변환기(1) 및 본 발명의 크로미넨스와 루미넨스 분리를 안정되게 동작시키기 위한 클럭을 발생시키는 마스터 클럭발생기(2)에 입력되어 제7도와 같은 구체척인 동작에 의해 제5도의 (5a,5b)와 같은 칼라부 반송파와 동기가 이루어진 2배(2fsc),48배(4fsc)의 아스더 클럭신호와 제6도의 6f, 6g와 같은 게이트 및 클램핑 펄스가 발생된다.

제7도의 구체적인 동작을 설명하면, 제6도 (6a)와 같은 합성 비디오 신호를 캐패시터(C6,C7)를 통해제 l동기신호 분리기(Syl)와 A/D-D/A기(A/D-D/A)에 입력한다. 상기 제l동기신호 분리기(Syl)에서 수평동기 신호를 검출하고 이 신호를 인버터(N5)를 통해 제2동기신호 분리기(Sy2)에서 저항(R4) 및 캐패시터(C4)에 의한 시정수에 의해 지연되어 제6도 (6a)의 T1구간의 버어스트 게이트 펄스를 검출하여 앤드게이트(ANl) 및 인버터(Nl)를 통해 제3동기신호 분리기(Sy3)에 입력한다. 상기 제3동기신호 분리기(Sy3)에서 저항(R6) 및 캐패시터(C5)에 의한 시정수에 의해 지연되어 제6도(6a)의 T2구간의 클램핑 레벨의 클램핑 펄스를 출력하여 저항(R8)에 의해 풀업된 후 A/D-D/A기(A/D-D/A)에 입력되어 캐패시터(C7)를 통해 입력되는 합성 비디오 신호의 레벨을 일정 레벨로 고정시킨다.

상기 A/D-D/A기(A/D-D/A)로 입력되는 합성 비디오 신호는 전압 제어 발진기(VCO)로부터 발생되는 14.3MHZ(4fsc)를 샘플링 주파수로 하여 디지탈 데이타로 변환시킨 수 A/D출력단(A/Dout)을 통해 출력되며, 상기 A/D출력단(A/Dout)중 최상위 2비트를 오아게이트(ORl)로 입력한다. 그리고 전압 제어 발진기(VCO)의 출력이 인버터((N3,N4)를 통해 디플립플롭(DF2)의 출력단(Q)의 2분주된 출력을 디플립플릅(DF1)의 클럭단(CLK)으로 입력하여 2분주하여 익스클루시브 오아게이트(EX)로 입력된다. 상기 익스클루시브 오아게이트(EX)에서는 상기 오아게이트(ORl)의 출력과 상기 디플립플롭(DFl)의 출력을 입력하여 같을때 "로우"가 되고, 다를때 "하이"로 하여 비트를 변환시킨다.

상기 익스클루시브 오아게이트(EX)의 출력이 "하이"일때 오아게이트(OR3)의 출력은 일정레벨로 되어 출력이 없고, 인버터(N2)에 의해 "로우"가 되어 오아게이트(OR2)는 앤드게이트(ANl)의 출력을 받아들이어 카운터(CNTl)의 상승단(UP)으로 입력되어 상승 카운팅된다. 상기 앤드게이트(ANl)의 출력은 발진기(VCO)의 출력(4fsc·14.3MHZ)을 앤드게이트(ANl)에 입력하고, 제2동기신호 분리기(Sy2)에 발생되는 버어스트 게이트 펄스 구간(Tl)에서 대한 신호를 입력하여 앤드게이트(AN2)와 오아게이트(OR2)를 통해카운터(CNTl)에서 상승 카운팅한다. 즉, 상기 버어스트 게이트 펄스구간(Tl)에서만 전압 제어 발진기(VCO)에서 출력되는 펄스를 카운팅하는 것과 같다. 상가 카운터(CNT1)가 소정 카운팅되었을 때 캐리가 발생되어 카운터(CNT2)의 상승단(5)으로 입력하여 상승 카운팅한다.

상기 카운터(CNTl, CNT2)의 출력을 A/D-D/A기(A/D-D/A)의 디지탈/아나로그 입력단(D/Ain)으로 입력하여 아나로그신호로 변환시켜 일정레벨로 DC화한 후 전압 제어 발진기(VCO)의 발진에 따른 전압 제어전압으로 입력되어 발진 주파수를 조절한다. 상기 전압 제어 발진기(VCO)의 출력을 위상변환기(27)에서 받아 시스템에 필요한 4fsc 및 2fsc를 발생한다. 그러나, 상기 익스클루시브 오아게이트(EX)에서 출력이 "로우"이면 오아게이트(OR3)를 통해 카운더(CNTl)의 다운단(Down)으으로 입력되어 다운 카운팅된다. 상기 카운터(CNTl)가 소정 다운 카운팅했을때 단자(l3)로 바로우가 발생된다. 상기 바로우신호가 카운터(CNT2)의 하강단으로 입력 다운 카운팅된다. 상기 카운터(CNTl,CNT2)의 출력을 A/D-D/A기(A/D-D/A)로 입력하여 아나로그신호로 변환하여 일정레벨로 DC화한 후 전압 제어 발진기(VCO)로 입력된다. 상기 전압 제어 발진기(VCO)의 출력을 위상변환기(27)에 입력하여 시스템에 필요한 4fsc 및 2fsc 클럭신호를 출력한다. 그리고 크로마트랩 필터(4)에 입력된 디지탈 합성 비디오 신호(제6-6a)는 제2도와 같이 제1-8쉬프트 레지스터(SRl-SR8)에서 쉬프트되어 상기 쉬프트된 데이타로 롬(ROM)의 어드레스신호로 입력되어 상기 입력되는 롬(ROM)의 어드레스신호의 지정에 따라 저장된 제3도(3a)와 같은 필터 특성계수 데이타가 발생되어 레지스터(Rl)에 로딩되고, 가/감산기(ADD/SUB)는 상기 레지스터(Rl, R2)의 출력값을 가감산하여 레지스터(R3)로 로딩하여 레지스터(R3)의 출력은 크로마성분[제6도-6C)은 완전히 제거되고 제6도-6b와 같은 루미넨스신호만이 지연회로(6)에 입력된다. 상기 지연회로(6)의 기능은 루미넨스신호(제6도-6b)와, 크로미넨스신호(제6도-6c)를 각각 독립적으로 처리하는 관계로 인해 매트릭스회로에서 루미넨스신호와 크로미넨스신호 복조시, 양신호와의 차이가 나는 시간만큼 인위적으로 보상해 주는 역할을 한다.

상기 지연회로(6)에서 시간보상된 디지탈 루미넨스신호(제6도-6b)는 2진 코드변환기(11)를 거쳐 2진코드로 변환된 후, D/A변환기(14)로 입력되어 출력에는 크로미넨스성분(제6도-6c)이 완전히 제거된 아주 선명한 루미넨스신호가 얻어진다. 또한 밴드 패스 필터(5)로 입력된 디지탈 합성 비디오 신호(제6도-6a)는 상기한 바와 같이 롬(ROM)이 제3도(3b)와 같이 저장된 밴드 패스 필터 특성계수에 의해 루이넨스신호(제6도-6b)는 완전히 제거되고 크로미넨스성분(제6도-6c)만이 밴드 패스된다. 상기 밴드 패스된 크로미넨스성분(제6도-6c)은 칼라 버어스트를 기준으로 하여 R-Y신호와 B-Y신호가 90°와 180°의 위상차를 가지고 구성되어 있어 원하는 R-Y신호(제6도-6d), B-Y신호(제6도-6e)를 얻기 위한 칼라복조기의 장치가 필요하게 된다. 상기 디지탈 데이타가 처리되는 밴드 패스 필터(5)의 출력(제6도-6c)을 받는 디지탈 칼라복조부(710)는 B-Y, R-Y 데이타 선택기(7,8)와 저역 필터(9,10)로 구성되어 있는데, 밴드 패스 출력을 받은 R-Y, B-Y 데이타선택기(7,8)는 제5도(5b,5c)와 같은 신호를 받아 크로미넨스성분(제6도-6c)을 R-Y신호(제6도-6d)와 B-Y신호(제6도-6e)를 분리해 내는 동작을 하게 되고, 보간(Interpotation) 필터 역할을 하는 저역필터(9,10)는 저역 필터(9)에서 제5도(5a)와 같은 기준신호(=2fsc)에 비해 90°지연된 신호(제5도=5d)가 공급되고 저역 필터(10)에는 90°앞선 신호(제5도-5e)가 공급되어 각각 보간(Intemotation)된다. 상기 분리된 R-Y신호(제 6도-6d), B-Y신호(제 6도-6e)는 루미넨스신허처리와 마찬가지로 매트릭스회로에서 영상신호의 복조를 위해 각각 2진 코드변환기(12,13)와 D/A변환기(15,16)를 거쳐 원하는 신호를 얻게된다.

상술한 바와 같이 아나로그형태로 이루어진 합성 비디오 신호를 텔레비젼 수신기에서 고속 A/D-D/A변환기 및 디지탈 필터를 이용하여 루미넨스신호, R-Y와 B-Y신호를 분리시켜 신호처리 함으로서 하기와 같은 효과가 있다.

1. 텔레비젼 수신기의 제조 가격절감.

2. 크로스 로트, 노이즈 등을 감소시킴으로서 화질향상 및 안정됨

3. 멀티플라이어를 전혀 사용하지 않는 디지탈 필터와 디지탈 복조기를 설계하여 14.3MHZ의 클럭신호에서도 고속으로 동작하도륵 아주 간단한 구조의 병렬형 구현방식 채택등이다.

Claims (2)

1. 루미넨스신호와 크로미넨스신호 분리회로에 있어서, 텔레비젼 수신기에 전송된 아나로그 합성 비디오신호를 디지탈형태로 처리하기 위하여 4fsc의 샘플링 레이트와 양자화 비트가 8인 디지탈신호로 변환하는 A/D변환기(1)와, 상기 A/D변환기(1)의 출력 디지탈신호를 스트레치 2'S 보수 코드로 변환하는 2진 보수변환기(3)와, 상기 2진 보수변환기(3)의 출력 디지탈 합성 비디오 신호를 루미넨스신호로 분리하기 위한 크로마트랩 필터(4)와, 상기 2진 보수변환기(3)의 출력 디지탈 합성 비디오 신호로부터 크로미넨스신호로 분리하기 위한 밴드 패스 필터(5)와, 상기 밴드 패스 필터(5)로부터 분리된 크로미넨스신호를 복조하기 위한 디지탈 복조기(710)와, 상기 아나로그 합성 비디오 신호를 받아 칼라 버어스트의 위상변화를 추적하여 정확한 동기검파를 위해 필수적인 디지탈 PLL동작으로 기준신호를 발생하는 마스타 클럭발생기(2)와, 상기 크로마 트랩 필터(4)의 출력을 소정 지연하는 지연회로(6)와, 상기 지연회로(6)에서 발생하는 디지탈 휘도(Y) 및 디지탈 복조기(710)에서 출력하는 디지탈 색차(R-Y),(B-Y)신호를 모니터에 재현시키기 위해 아나로그형태의 신호를 쉽게 변환시키기 위해 코드를 변환하는 2진 코드변환기(11-13)와, 상기 2진 코드변환기(11-13)의 출력을 아나로그신호로 변환하는 D/A변환기(14-16)로 구성됨을 특징으로 하는 디지탈 합성 비디오 신호로부터의 루이넨스신호와 크로미넨스신호의 분리회로.
2. 제1항에 있어서, 마스터 클럭발생기(2)가 합성 비디오 신호를 받아 수평 및 버어스트 게이트와 클램프 펄스를 발생하는 타이밍 펄스발생기(21)와, 상기 입력 합성 비디오 신호와 타이밍 펄스발생기(21)의 기준신호를 받아 위상 보정한 후 디지탈로 변환하는 A/D-D/A변환기(22)와, 상기 타이밍 펄스발생기(21)의 출력에 의해 상기 A/D-D/A변환기(22)의 출력데이타의 비트를 변환하는 비트변환기(25)와, 상기 A/D-D/A변환기(22)의 출력신호에 의해 발진기를 구동하여 소정 신호를 발생하는 전압 제어 발진부(26)와, 상기 비트변환기(25)의 출력과 전압 제어 발진부(26)의 출력신호의 위상을 비교하는 위상검출기(24)와, 상기위상검출기(24)의 출력에 따라 상승/하강 카운팅이 지정하여 카운트하는 카운터부(23)와, 상기 전압 제어발진부(26)의 출력을 받아 위상을 변환하여 소정 클럭을 발생하는 위상변환기(27)로 구성됨을 특징으로 하는 디지탈 합성 비디오 신호로부터의 루이넨스신호 및 크로미넨스신호의 분리회로.

Images