KR0141783B1 - 디지탈 티브이의 샘플링 속도 변환 회로 - Google Patents

디지탈 티브이의 샘플링 속도 변환 회로

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KR0141783B1
KR0141783B1 KR1019940022845A KR19940022845A KR0141783B1 KR 0141783 B1 KR0141783 B1 KR 0141783B1 KR 1019940022845 A KR1019940022845 A KR 1019940022845A KR 19940022845 A KR19940022845 A KR 19940022845A KR 0141783 B1 KR0141783 B1 KR 0141783B1
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Abstract

본 발명은 디지탈 티브이의 샘플링 속도 변환 회로에 관한 것으로, 종래에는 비표준 신호 검출에 의한 방식의 경우 표준/비표준 검출에 따른 하드웨어의 부담과 색복조까지의 아날로그 기능이 추가되어야 하므로 회로의 집적화에 부적합하고 아날로그 기능 추가 및 각 성분 신호를 디지탈 변환하기 위한 회로가 필요하여 제조 단가가 상승하고 또한, 아날로그 샘플링 속도 변환 방식은 다수개의 A/D, D/A를 사용하므로 가격 상승 문제와 A/D, D/A 처리에 사용되는 저역 통과 필터로 인한 신호의 화질 저하 현상을 피할 수 없는 문제점이 있었다. 이러한 점을 개선하기 위하여 본 발명은 라인 록 클럭이 버스트 록 클럭보다 빠른 경우 라인 록 클럭이 버스트 록 클럭보다 1클럭 빠를 때마다 버스트 록 클럭으로 처리한 디지탈 데이타 성분을 반복하여 출력하고 라인 록 클럭이 버스트 록 클럭보다 느린 경우에는 버스트 록 클럭이 라인 록 클럭보다 1클럭 빠를 때마다 버스트 록 클럭으로 처리한 디지탈 데이타 성분을 스킵하도록 구성한 것으로, 본 발명은 라이트 클럭과 리드 클럭의 타이밍을 조정할 수 있어 디지탈 티브이에서 복합 비디오 신호 처리 회로와 성분 신호 처리 회로의 클럭이 상이할 때 사용할 수 있고 또한, 구조가 간단하므로 제조 단가를 절감할 수 있다.

Description

디지탈 티브이의 샘플링 속도 변환 회로
제1도는 종래 디지탈 티브이의 표준/비표준 신호 검출 회로의 블럭도.
제2도는 종래 아날로그 방식의 표준/비표준 신호 처리 회로의 블럭도.
제3도는 본 발명의 샘플링 속도 변환 회로의 블럭도.
제4도는 제3도에 있어서, 라이트 어드레스 발생부의 회로도.
제5도는 제3도에 있어서, 어드레스 보정부의 회로도.
제6도는 제3도에 있어서, 버퍼 메모리의 회로도.
제7도는 제5도에 있어서, 동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
1; 버퍼 메모리2; 라이트 어드레스 발생부
3; 리드 어드레스 발생부4; 어드레스 보정부
11; 디코더12-1~12-8, 14, 15, 47, 48; 레지스터
13; 멀티플렉서21, 22, 44, 46, 50, 51, 54, 55; 디플립플롭
23, 43, 45, 52, 56; 반전기24, 27, 41, 42; 앤드게이트
25; 오아게이트26, 50, 54; 카운터
49; 비교기53, 57; 낸드게이트
본 발명은 비표준 티브이 신호 처리를 위한 버스트 록 클럭/라인 록 클럭의 타이밍 조정기술에 관한 것으로 특히, 버스트 록 클럭에 의하여 디지탈 신호 처리를 수행한 티브이 신호를 라인 록 클럭을 사용하는 신호 처리시 에러가 발생하지 않도록 1 라인 기간동안 픽셀 수를 일정하게 변환하는 디지탈 티브이의 샘플링 속도 변환 회로에 관한 것이다.
현행 티브이 신호는 정확한 NTSC 포멧을 갖는 표준 NTSC 신호와 VCR 신호와 같은 비표준 NTSC 신호로 분류할 수 있다.
여기서, 비표준 신호는 수평 동기 신호와 색부 반송 신호 사이에 주파수 관계가 아래와 같은 식(1)을 만족하지 못한다.
fsc = 455/2*fH...... (1)
fsc = 3.58MHz (색부반송 주파수)
fH= 15.75KHz (스캔 라인 주파수)
따라서, 비표준 신호의 경우 기존 아날로그 티브이 시스템에서는 커다란 화질 저하가 발생하지 않지만 디지탈 신호 처리를 수행하는 디지탈 티브이에 있어서는 사용되는 클럭에 따라 큰 화질 저하가 발생할 수도 있다.
즉, 티브이에 사용되는 클럭 신호는 색 버스트 신호에 고정된 버스트 록 클럭(BL-CLK)과 수평 동기 신호에 고정된 라인 록 클럭(LL-CLK)으로 Y/C 분리부, 색복조부, 라인 배수기(DOUBLER) 등으로 디지탈 티브이 신호 처리를 수행하면 버스트 록 클럭(BL-CLK)에 따라 신호 처리를 수행하면 Y/C 분리와 색복조에서는 비교적 좋은 결과가 얻어지지만 비표준 신호에 대한 라인 배수(line doubling) 처리에서는 화면이 흔들리는 큰 화질저하가 발생한다.
반면에 라인 록 클럭(LL-CLK)에 따라 신호 처리를 수행하면 라인 배수 처리에서는 좋은 결과가 얻어지지만 비표준 신호에 대한 휘도/색 분리와 색 복조 처리에서는 색신호가 얻어지지 못하는 큰 화질 저하가 발생한다.
이러한 문제점을 해결하기 위하여 디지탈 티브이 시스템에서는 비표준 신호 검출 결과에 신호 처리 경로를 변경하는 방식과 휘도/색 분리와 색복조 처리에서는 버스트 록 클럭(BL-CLK)을 사용하고 색 복조 이후에는 라인 록 클럭(LL-CLK)을 사용하며 버스트 록 클럭(BL-CLK)을 사용하여 신호 처리된 신호와 라인 록 클럭(LL-CLK) 사이의 연관을 맺어주는 샘플링 속도 변환(SRC) 처리를 수행하는 방식을 사용한다.
제1도는 종래 디지탈 티브이의 표준/비표준 신호 처리 회로의 블럭도로서 이에 도시된 바와 같이, 복합 비디오 신호를 점검하여 표준/비표준 신호를 검출하는 표준/비표준 신호 검출기(101)와, 복합 비디오 신호를 인가받아 위상 보정된 버스트 록 클럭을 출력하는 버스트 록 클럭 발생기(102)와, 복합 비디오 신호를 인가받아 위상 보정된 라인 록 클럭을 출력하는 라인 록 클럭 발생기(103)와, 상기 표준/비표준 검출부(101)의 출력에 따라 상기 버스트 록 클럭 발생기(102) 및 라인 록 클럭 발생기(103)의 출력중 하나를 선택하여 시스템 클럭(SCLK)으로 출력하는 스위칭부(104)와, 복합 비디오 신호를 라인 지연시킴에 의해 비표준 신호를 출력하는 라인 콤필터(105)와, 상기 표준/비표준 신호 검출기(101)의 출력에 따라 표준 신호와 상기 콤필터(105)의 비표준 신호중 하나를 선택하는 스위칭부(106)와, 제어 신호(CTL)에 따라 휘도 신호와 상기 스위칭부(106)의 출력중 하나를 선택하는 스위칭부(107)와, 이 스위칭부(107)의 출력을 디지탈 변환하는 아날로그/디지탈 변환기(108)와, 이 아날로그/디지탈 변환기(108)의 출력에서 휘도 신호를 분리하는 휘도 분리기(109)와, 이 휘도 분리기(109)의 출력을 라인 보간하는 라인 보간기(110)와, 이 라인 보간기(110)의 출력을 아날로그 변환하는 디지탈/아날로그 변환기(111)와, 상기 표준/비표준 신호 검출기(101)의 출력에 따라 표준 신호와 상기 라인 콤필터(105)의 비표준 신호중 하나를 선택하는 스위칭부(112)와, 제어신호에 따라 색신호와 상기 스위칭부(112)의 출력중 하나를 선택하는 스위칭부(118)와, 이 스위칭부(118)의 출력중 소정 대역 성분만을 통과시키는 대역 통과 필터(114)와, 이 대역통과 필터(114)의 출력을 복조시키는 변조기(115)와, 이 변조기(115)의 출력을 디지탈 변환하는 아날로그/디지탈 변환기(116)와, 이 아날로그/디지탈 변환기(116)의 출력에서 색신호를 분리하는 색신호 분리기(117)와, 이 색신호 분리기(117)의 출력을 라인 보간하는 라인 보간기(118)와, 이 라인 보간기(118)의 출력을 아날로그 변환하는 디지탈/아날로그 변환기(119)와, 상기 디지탈/아날로그 변환기(111)(119)의 출력을 처리하여 색신호(R, G, B)를 출력하는 색신호 처리기(120)로 구성된다.
이러한 종래 회로의 동작 과정을 설명하면 다음과 같다.
복합 비디오 신호가 입력되어 버스트 록 클럭 발생기(102)가 버스트 록 클럭(BL-CLK)을 발생시키고 라인 록 클럭 발생기(103)가 라인 록 클럭(LL-CLK)을 발생시킬 때 표준/비표준 신호 검출기(101)가 복합 비디오 신호를 점검하여 표준 신호와 비표준 신호의 입력인지 판별함에 의해 그에 따른 검출 신호를 출력하면 스위칭부(104)가 상기 버스트 록 클럭 발생기(102)의 출력과 상기 라인 록 클럭 발생기(103)의 출력중 하나를 선택하여 시스템 클럭(SCLK)으로 출력하게 된다.
이때, 라인 콤필터(105)가 복합 비디오 신호를 라인 지연시킴에 의해 비표준 신호를 출력하면 스위칭부(106)가 표준/비표준 신호 검출기(101)의 출력에 따라 표준 신호와 상기 라인 콤필터(105)의 비표준 신호중 하나를 선택하여 출력하고 스위칭부(107)가 제어 신호(CTL)에 따라 휘도 신호(Y)와 상기 스위칭부(106)의 출력중 하나를 선택하여 출력하며 상기 스위칭부(107)의 출력은 아날로그/디지탈 변환기(108)를 통해 디지탈 변환되어진다.
이에 따라, 휘도 분리기(109)가 아날로그/디지탈 변환기(108)의 출력에서 휘도 신호를 분리하면 라인 보간기(110)가 라인을 보간하고 이 라인 보간된 신호는 디지탈/아날로그 변환기(110)를 통해 아날로그 변환되어진다.
그리고, 라인 콤필터(105)가 비표준 신호를 출력할 때 스위칭부(112)는 표준/비표준 신호 검출기(101)의 출력에 따라 표준 신호와 상기 라인 콤필터(105)의 비표준 신호중 하나를 선택하고 스위칭부(113)가 제어 신호(CTL)에 따라 색신호(C)와 상기 스위칭부(112)의 출력중 하나를 선택하여 출력하며 상기 스위칭부(113)의 출력은 대역 통과 필터(114)를 통해 소정 대역 성분만이 출력되어진다.
이때, 대역 통과 필터(114)의 출력은 복조기(115)에서 원래 신호로 복조되어지고 이 복조기(115)의 출력은 아날로그/디지탈 변환기(116)을 통해 디지탈 신호로 변환되어진다.
이에 따라, 아날로그/디지탈 변환기(116)의 출력을 입력받은 색신호 분리기(117)가 색신호(C)를 분리하면 라인 보간기(119)를 통해 라인 보간되고 이 라인 보간된 신호는 디지탈/아날로그 변환기(119)를 통해 아날로그 신호로 변환되어진다.
따라서, 디지탈/아날로그 변환기(111)(119)의 출력을 영상 처리한 색신호 처리기(120)에서 색신호(R, G, B)가 출력되어진다.
여기서, 아날로그/디지탈 변환기(108)(116) 및 디지탈/아날로그 변환기(111)(119)에 제공되는 시스템 클럭(SCLK)은 표준 신호인 경우 버스트 록 클럭(BL-CLK)으로 사용하고 비표준 신호인 경우에는 라인 록 클럭(LL-CLK)을 사용한다.
이때, 표준 신호인 경우 입력 복합 비디오 신호를 버스트 록 클럭(BL-CLK)으로 디지탈 변환을 수행하고 움직인 적응형 휘도/색 분리, 움직임 적응형 스캔 라인 보간과 같이 메모리를 사용하는 신호 처리 후 버스트 록 클럭(BL-CLK)으로 아날로그 변환을 한다.
그리고, 비표준 신호인 경우에는 아날로그 방식으로 휘도/색 분리와 색복조를 수행하고 이 성분 신호들을 라인 록 클럭(LL-CLK)으로 디지탈 변환한 후 움직임 적응형 라인 보간을 수행한 후 라인 록 클럭(LL-CLK)으로 아날로그 변환한다.
제2도는 종래 아날로그 방식의 표준/비표준 신호 처리 회로도로서 이에 도시된 바와 같이, 버스트 록 클럭(BL-CLK)에 따라 아날로그인 복합 비디오 신호를 디지탈 변환하는 아날로그/디지탈 변환기(121)와, 이 아날로그/디지탈 변환기(121)의 버스트 록 클럭(BL-CLK)에 따라 휘도 분리를 수행한 후 색복조를 수행하는 비디오 처리기(122)와, 이 비디오 처리기(122)의 출력을 버스트 록 클럭(BL-CLK)에 따라 아날로그 변환하는 디지탈/아날로그 변환기(123)와, 이 디지탈/아날로그 변환기(123)의 출력을 라인 록 클럭(LL-CLK)에 따라 디지탈 변환하는 아날로그/디지탈 변환기(124)와, 이 아날로그/디지탈 변환기(124)의 출력을 라인 록 클럭(LL-CLK)에 따라 일시 저장하여 라인 보간을 수행하는 메모리(125)와, 이 메로리(125)의 출력을 아날로그 변환하는 디지탈/아날로그 변환기(126)으로 구성된다.
상기 디지탈/아날로그 변환기(123) 및 아날로그/디지탈 변환기(124)는 3개씩 구성되며 아날로그 샘플링 속도 변환기로 동작하게 된다.
이러한 종래 회로의 동작을 설명하면 다음과 같다.
먼저, 아날로그인 복합 비디오 신호가 입력되면 아날로그/디지탈 변환기(121)가 버스트 록 클럭(BL-CLK)에 따라 디지탈 변환하고 이 디지탈 신호는 비디오 처리기(122)에서 버스트 록 클럭(BL-CLK)으로 휘도/색 분리한 후 색복조 처리를 수행하게 된다.
여기서, 비디오 처리기(122)에서 색복조된 성분 신호들인 휘도, I, Q 신호는 버스트 록 클럭(BL-CLK)에 따라 3개의 디지탈/아날로그 변환기(123)에서 각기 아날로그 신호로 변환된다.
이때, 디지탈/아날로그 변환기(123)의 출력은 라인 록 클럭(LL-CLK)에 따라 3개의 아날로그/디지탈 변환기(124)에서 각기 디지탈 변환되고 이 디지탈 신호는 메모리(125)에 라인 록 클럭(LL-CLK)에 따라 저장된 후 출력됨에 의해 라인이 2배가 된다.
이에 따라, 메모리(125)의 출력을 디지탈/아날로그 변환기(126)에서 라인 록 클럭(LL-CLK)에 따라 아날로그 변환하여 출력하게 된다.
그러나, 종래에는 비표준 신호 검출에 의한 방식의 경우 표준/비표준 검출에 따른 하드웨어의 부담과 색복조까지의 아날로그 기능이 추가되어야 하므로 회로의 집적화에 부적합하며 아날로그 기능 추가 및 각 성분 신호를 디지탈 변환하므로 회로가 복잡해짐에 의해 제조 단가가 상승하는 문제점이 있었다.
또한, 아날로그 샘플링 속도 변환 방식은 다수개의 A/D, D/A (예를 들어 제2도와 같은 회로는 A/D가 4개, D/A가 6개 필요)를 사용하므로 가격 상승 문제와 A/D, D/A 처리에 사용되는 저역 통과 필터로 인한 신호의 화질 저하(해상도 저하) 현상을 피할 수 없는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 개선하기 위하여 라인 록 클럭이 버스트 록 클럭보다 빠른 경우 라인 록 클럭이 버스트 록 클럭보다 1클럭 빠를 때마다 버스트 록 클럭으로 처리한 디지탈 데이타 성분을 반복하여 출력하고 라인 록 클럭이 버스트 록 클럭보다 느린 경우에는 버스트 록 클럭이 라인 록 클럭보다 1클럭 빠를 때마다 버스트 록 클럭으로 처리한 디지탈 데이타 성분을 스킵하도록 창안한 디지탈 티브이의 샘플링 속도 변환 회로를 제공함에 목적이 있다.
본 발명은 상기와 같은 목적을 달성하기 위하여 버스트 록 클럭(BL-CLK)에 따라 라이트 어드레스를 발생시키는 라이트 어드레스 발생 수단과, 라인 록 클럭(LL-CLK)에 따라 리드 어드레스를 발생시키는 리드 어드레스 발생 수단과, 상기 라이트 어드레스 발생 수단 및 리드 어드레스 발생 수단을 제어하여 어드레스를 보정하는 어드레스 보정 수단과, 상기 라이트 어드레스 발생 수단의 출력에 따라 휘도/색 분리 및 색복조된 디지탈 데이타를 저장하고 상기 리드 어드레스 발생 수단의 출력에 따라 저장 데이타를 출력하는 버퍼 메모리로 구성한 것을 특징으로 한다.
이하, 본 발명을 첨부한 도면을 참조하여 설명하면 다음과 같다.
제3도는 본 발명의 실시예 블럭도로서 이에 도시한 바와 같이, 복합 영상 신호를 디지탈 변환하여 휘도 분리 및 색복조를 수행하고 타이밍을 조정한 디지탈 비디오 신호를 아날로그 변환한 후 색처리를 통해 원색신호로 출력하는 디지탈 티브이에 있어서, 버스트 록 클럭(BL-CLK)에 따라 라이트 어드레스를 발생시키는 라이트 어드레스 발생(2)와, 라인 록 클럭(LL-CLK)에 따라 리드 어드레스를 발생시키는 리드 어드레스 발생부(3)와, 상기 라이트 어드레스 발생부(2) 및 리드 어드레스 발생부(3)를 제어하여 어드레스를 보정하는 어드레스 보정부(4)와, 상기 라이트 어드레스 발생부(2)의 출력에 따라 휘도/색 분리 및 색복조된 디지탈 데이타를 저장하고 상기 리드 어드레스 발생부(3)의 출력에 따라 저장 데이타를 출력하는 버퍼 메모리(1)로 구성한다.
상기 라이트 어드레스 발생부(2)는 제4도에 도시한 바와 같이, 버스트 록 클럭(BL-CLK)에 따라 래치된 리세트 신호(RST)를 출력하는 디플립플롭(21)과, 이 디플립플롭(21)의 출력을 반전시키는 반전기(23)와, 버스트 록 클럭(BL-CLK)에 따라 상기 디플립플롭(21)의 출력을 홀딩하는 디플립플롭(22)과, 이 디플립플롭(22) 및 상기 반전기(23)의 출력을 논리곱하는 앤드게이트(24)와, 어드레스 보정 펄스(WA)에 의해 인에이블되어 버스트 록 컬륵(BL-CLK)에 따라 계수 동작을 수행하여 라이트 어드레스(BC0)를 발생시키는 카운터(26)와, 이 카운터(26)의 출력을 논리곱하는 앤드게이트(27)와, 상기 앤드게이트(24)(27)의 출력을 논리합함에 의해 상기 카운터(26)를 리세트시키는 오아게이트(25)로 구성한다.
상기 리드 어드레스 발생부(3)는 라인 록 클럭(LL-CLK), 어드레스 보정 펄스(RA)를 연산함에 리드 어드레스(LC0)를 발생시키도록 상기 라이트 어드레스 발생부(2)와 동일하게 구성한다.
상기 어드레스 보정부(4)는 제5도에 도시한 바와 같이, 리드 어드레스(LC0[3:0])중 상위 2비트를 논리곱하여 라이트 인에이블 신호(LEN)를 출력하는 앤드게이트(41)와, 라이트 어드레스(BC0[3:0])중 상위 2비트를 논리곱하여 라이트 인에이블 신호(BEN)를 출력하는 앤드게이트(42)와, 버스트 록 클럭(BL-CLK) 및 라인 록 클럭(LL-CLK)을 각기 반전시키는 반전기(45)(43)과, 이 반전기(45)의 출력에 따라 리드 어드레스(LC0[3])를 홀딩하여 최상위 비트 어드레스(MSBBC0)를 출력하는 디플립플롭(46)과, 상기 반전기(43)의 출력에 따라 리드 어드레스(LC0[3])를 홀딩하여 최상위 비트 어드레서(MSBLC0)를 출력하는 디플립플롭(44)과, 상기 디플립플롭(46)의 출력(MSBBC0)에 따라 라이트 어드레스(BC0[3:0])를 일시 저장하는 레지스터(47)와, 상기 디플립플롭(46)의 출력(MSBCL0)에 따라 리드 어드레스(LC0[3:0])를 일시 저장하는 레지스터(48)와, 상기 레지스터(47)(48)의 출력을 비교하는 비교기(49)와, 상기 앤드게이트(41)의 출력(LEN)에 의해 인에이블되어 라인 록 클럭(LL-CLK)에 따라 상기 비교기(49)의 출력단(AB) 신호를 홀딩하는 디플립플롭(50)과, 이 디플립플롭(50)의 출력을 라인 록 클럭(LL-CLK)에 따라 홀딩하는 디플립플롭(51)과, 이 디플립플롭(51)의 출력을 반전시키는 반전기(52)와, 이 반전기(52)의 출력과 상기 디플립플롭(50)의 출력을 논리조합하여 리드 어드레스 보정 펄스(RA)를 출력하는 낸드게이트(53)와, 상기 앤드게이트(42)의 출력(BEN)에 인에이블되어 버스트 록 클럭(BL-CLK)에 따라 상기 비교기(49)의 출력단(AB) 신호를 홀딩하는 디플립플롭(54)과, 이 디플립플롭(54)의 출력을 버스트 록 클럭(BL-CLK)에 따라 홀딩하는 디플립플롭(55)과, 이 디플립플롭(55)의 출력을 반전시키는 반전기(56)와, 이 반전기(56)의 출력과 상기 디플립플롭(54)의 출력을 논리조합하여 라이트 어드레스 보정 펄스(WA)로 출력하는 낸드게이트(57)로 구성한다.
상기 버퍼 메모리(1)는 제6도에 도시한 바와 같이, 라이트 어드레스(BC0[3:0])을 복호하는 디코더(11)와, 이 디코더(11)의 출력에 인에이블되어 버스트 록 클럭(BL-CLK)에 따라 디지탈 입력 데이타를 저장하는 레지스터(12-1~12-8)와, 라인 록 클럭(LL-CLK)에 따라 리드 어드레스(LC0[3:0])중 하위 3비트를 저장하는 4개의 3비트 레지스터(14)와, 이 레지스터(14)의 출력에 따라 상기 레지스터(12-1~12-8)중 해당 출력을 선택하는 멀티플렉서(13)와, 라인 록 클럭(LL-CLK)에 따라 상기 멀티플렉서(13)의 출력을 선택하여 디지탈 신호로 출력하는 레지스터(15)로 구성한다.
상기와 같은 구성으로 신호 처리가 가능한 이유는 영상 신호가 수평 방향으로 상관 관계가 크므로 현재 화소 성분을 이웃한 화소 성분으로 대치하거나 또는 제거하여도 일반 시청자들은 이를 감지하지 못하며 브이씨알 신호와 같은 비표준 신호는 버스트 록 클럭이 4fsc 주파수를 갖고 라인 록 클럭이 910fH주파수를 갖는 경우 1주사 기간동안 3클럭 이상 차이가 나타나지 않기 때문이다.
이와같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.
본 발명은 버퍼 메모리(1)의 길이가 '8'인 경우를 예를 들어 설명한다.
먼저, 디지탈 티브이에 아날로그인 복합 비디오 신호가 입력되어 디지탈 변환될때 라이트 어드레스 발생부(2)는 어드레스 보정 펄스(WA)에 인에이블된 카운터(26)가 버스트 록 클럭(BL-CLK)에 따라 계수 동작을 수행하여 라이트 어드레스(BC0)를 버퍼 메모리(1)에 출력하게 된다.
이때, 라이트 어드레스 발생부(2)는 디플립플롭(21)이 버스트 록 클럭(BL-CLK)에 따라 리세트 신호(RST)를 홀딩하고 이 홀딩된 신호가 반전기(23)에서 반전될때 디플립플롭(22)이 상기 버스트 록 클럭(BL-CLK)에 따라 상기 디플립플롭(21)의 출력을 홀딩하게 된다.
그리고, 앤드게이트(24)가 반전기(23) 및 디플립플롭(22)의 출력을 논리곱하거나 앤드게이트(27)가 카운터(26)의 출력을 논리곱할 때 오아게이트(25)는 상기 앤드게이트(24)(27)의 출력을 논리함하여 리세트 신호를 상기 카운터(26)에 출력하게 된다.
이에 따라, 수평 동기 펄스인 리세트 펄스(RST)가 하이가 되는 순가 또는 라이트 어드레스(BC0)가 '15(=1111)'가 되어 앤드게이트(27)의 출력이 하이가 되는 순간에 오아게이트(25)의 출력이 하이가 되고 이 오아게이트(25)의 출력이 하이가 될 때마다 '0~15'까지 계수 동작을 수행하는 카운터(26)가 0으로 리세트된다.
여기서, 카운터(26)는 클럭 인에이블단에 접속된 라이트 보정 펄스(WA)가 하이인 경우에는 정상적인 계수 동작을 수행하지만 라이트 보정 펄스(WA)가 로우인 경우에는 이전 출력값을 유지하게 된다.
따라서, 라이트 어드레스 발생부(2)는 카운터(26)가 라이트 어드레스 보정 펄스(WA)에 인에이블되어 계수 동작에 의해 버퍼 메모리(1)에 라이트 어드레서(BC0)를 출력하는데, 상기 카운터(26)는 수평 동기 펄스가 하이가 될 때 또는 상기 라이트 어드레스(BC0)가 1111이 될 때마다 리세트되어 어드레스의 계수 동작을 반복하게 된다.
또한, 리드 어드레스 발생부(3)는 라이트 어드레스 발생부(2)와 동일하게 구성되어 어드레스 보정 펄스(RA)에 인에이블된 카운터(26)가 라인 록 클럭(LL-CLK)에 따라 계수 동작을 수행하여 리드 어드레스(LC0)를 버퍼 메모리(1)에 출력하게 된다.
한편, 어드레스 보정부(4)는 라이트 어드레스 발생부(2) 및 리드 어드레스 발생부(3)에서 각기 발생하는 라이트 어드레스(BC0)와 리드 어드레스(LC0)의 타이밍을 보정하는데, 상기 어드레스(LC0[3:2])(BC0[3:2])는 앤드게이트(41)(42)를 각기 통해 논리곱되어 어드레스 인에이블 신호(LEN)(BEN)로 출력하고 상기 라이트 어드레스(LC0[3])는 라인 록 클럭(LL-CLK)과 버스트 록 클럭(BL-CLK)을 각기 반전시키는 반전기(43)(45)의 출력을 클럭으로 하는 디플립플롭(44)(46)에서 홀딩되어 최상위 비티 어드레서(MSBLC0)(MSBBC0)로 출력하게 된다.
여기서, 라이트 인에이블 신호(BEN)는 라이트 어드레스(BC0)중 상위 2비트가 모두 하이인 '12(=1100)~15(=1111)'값을 갖는 경우에만 하이가 되고 리드 인에이블 신호(LEN)는 리드 어드레스(LC0)중 상위 2비트가 모두 하이인 '12(=1100)~15(=1111)'값을 갖는 경우에만 하이가 되며 또한, 최상위 비트 어드레스(MSBLC0)인 플립플롭(44)의 출력은 리드 어드레스 발생부(3)의 4비트 출력(LC0)중 최상위 비트를 라인 록 클럭(LL-CLK)의 하강 에지에서 취한 값이고 최상위 비트 어드레스(MSBBC0)인 플립플롭(46)의 출력은 라이트 어드레스 발생부(2)의 4비트 출력(BC0)중 최상위 비트를 버스트 록 클럭(BL-CLK)의 하강 에지에서 취한 값이다.
이때 레지스터(47)가 최상위 비트 어드레스(MSBBC0)의 상승에지에서 라이트 어드레스(BC0[3:0])를 선택하여 비교기(49)에 출력하고 레지스터(48)가 최상위 비트 어드레스(MSBLC0)의 상승에지에서 리드 어드레스(LC0[3:0])를 선택하여 상기 비교기(49)에 출력하면 상기 비교기(49)는 상기 레지스터(47)(48)의 출력을 비교하므로써 레지스터(47)의 출력이 레지스터(48)의 출력보다 크면 출력단(AB)을 하이로 하고 작으면 출력단(AB)을 하이로 하게 된다.
예를 들어, 레지스터(47)의 출력이 9이고 레지스터(48)의 출력이 8일 경우 비교기(49)는 출력단(AB)이 하이가 되고 출력단(AB)이 로우가 된다.
상기에서 비교기(49)의 출력단(AB)(AB)의 값이 하이, 로우의 의미는 만일 출력단(AB)의 출력이 하이이면 라이트 어드레스(BC0)의 값이 리드 어드레스(LC0)보다 큰 경우로서 버스트 록 클럭(BL-CLK)이 라인 록 클럭(LL-CLK)보다 한 클럭 이상 빨라졌음을 의미하므로 따라서 버스트 록 클럭(BL-CLK)으로 처리된 데이터를 스킵해야 함을 의미하고 출력단(AB)의 출력이 하이이면 반대로 라인 록 클럭(LL-CLK)이 버스트 록 클럭(BL-CLK)보다 한 클럭 이상 빨라졌음을 의미하므로 버스트 록 클럭(BL-CLK)으로 처리된 데이터를 반복해야 함을 의미한다.
이에 따라, 라이트 인에이블 신호(BEN)가 인가될 때 디플립플롭(54)은 버스트 록 클럭(BL-CLK)에 따라 비교기(49)의 출력단(AB) 신호를 홀딩하고 이 신호가 상기 버스트 록 클럭(BL-CLK)에 따라 플립플롭(55)에서 홀딩되면 반전기(56)가 상기 플립플롭(55)의 출력을 반전시키고 이 반전기(56)의 출력과 상기 디플립플롭(54)의 출력이 낸드게이트(57)에서 조합되어 라이트 어드레스 보정 신호(WA)로 출력되어진다.
따라서, 라이트 어드레스 발생부(2)는 어드레스 보정부(4)의 라이트 어드레스 보정 신호(WA)에 따라 라이트 어드레스(BC0)를 보정하여 버퍼 메모리(1)의 라이트 동작을 제어하게 된다.
또한, 리드 인에이블 신호(LEN)가 인가될 때 디플립플립(50)은 라인 록 클럭(LL-CLK)에 따라 비교기(49)의 출력단(AB) 신호를 홀딩하고 이 신호는 상기 라인 록 클럭(LL-CLK)에 따라 플립플롭(51)에서 홀딩되어 반전기(52)에서 반전되며 상기 반전기(52)의 출력과 상기 디플립플롭(50)의 출력이 낸드게이트(53)에서 조합되어 리드 어드레스 보정 신호(RA)로 출력되어진다.
상기에서 디플립플롭(50)(54)이 각각 라이트 인에이블 신호(BEN)와 리드 인에이블 신호(LEN)가 하이일 경우에만 비교기(49)의 출력을 저장하도록 한 이유는 상기 비교기(49)의 출력이 천이하지 않는 안정된 출력 신호 구간의 출력값을 상기 디플립플롭(50)(54)에 저장하기 위한 것이다.
이에 따라, 어드레스 보정부(4)에서 출력된 리드 어드레스 보정 신호(RA)에 의해 리드 어드레스 발생부(3)가 리드 어드레스(LC0)의 타이밍을 보정하여 버퍼 메모리(1)의 리드 동작을 제어하게 된다.
예를 들어, 버스트 록 클럭(BL-CLK)이 라인 록 클럭(LL-CLK)보다 한 클럭 빠른 경우 제7도에 도시한 바와 같이 어드레스 보정보(4)는 비교기(49)의 출력단(AB)이 하이가 되어 낸드게이트(53)의 출력(RA)은 항상 하이가 되고 낸드게이트(57)의 출력(WA)이 P점에서부터 버스트 록 클럭(BL-CLK)에 대하여 1클럭 기간동안 로우가 되므로 리드 어드레스 발생부(3)는 0~15사이의 정상적인 계수를 수행하지만 라이트 어드레스 발생부(2)는 라이트 어드레스 보정 펄스(WA)가 로우인 동안 이전 라이트 어드레스(BC0)를 반복 출력하게 된다.
이때, 8비트의 디지탈 데이타가 레지스터(12-1~12-8)에 동시에 입력되는 버퍼 메모리(1)는 디코더(11)가 라이트 어드레스 발생부(2)에서 입력되는 라이트 어드레스(BC0[3:0])를 복호하고 이 복호된 신호에 인에이블된 상기 레지스터(12-1~12-8)중 해당 레지스터가 버스트 록 클럭(BL-CLK)에 따라 입력 데이타를 저장하는데, 상기 디코더(11)에 입력되는 라이트 어드레스(BC0)의 하위 3비트가 '010'이면 레지스터(12-6)가 인에이블되어 해당 비트의 데이타를 저장하게 된다.
예를 들어, 라이트 어드레스(BC0)가 0에서 7까지 순차적으로 계수되어 디코더(11)에 입력되면 레지스터(12-8~12-1)에 순차적으로 입력 데이타를 저장하게 된다.
또한, 4개의 3비트 레지스터(14)가 라인 록 클럭(LL-CLK)에 따라 리드 어드레스(LC0[3:0])중 상위 3비트만을 출력하면 멀티플렉서(13)는 상기 레지스터(14)의 출력에 따라 레지스터(12-1~12-8)의 출력을 선택하고 레지스터(15)가 라인 록 클럭(LL-CLK)에 따라 상기 멀티플렉서(13)의 출력을 홀딩하여 출력하게 된다.
이때, 레지스터(15)로 출력되는 디지탈 데이타는 입력 데이타중 한 픽셀 데이타를 스킵한 형태이다.
즉, 버스트 록 클럭(BL-CLK)이 라인 록 클럭(LL-CLK)보다 빠른 경우 버스트 록 클럭(BL-CLK)으로 신호 처리된 데이터를 버스트 록 클럭(BL-CLK)이 라인 록 클럭(LL-CLK)보다 1 클럭 빨라질 때마다 스킵함으로써 한 라인당 라인 록 클럭(LL-CLK)으로 처라할 데이터의 갯수를 항상 일정하게 유지한다.
만일, 제7도에 도시된 바와 같이, 라인 록 클럭(LL-CLK)이 버스트 록 클럭(BL-CLK)보다 1클럭 빠른 경우라면 라이트 어드레스(BC0)가 13(=1101) 값으로 반복 출력하므로 입력 디지탈 데이타는 레지스터(12-3)에 반복하여 저장되어진다.
상기에서 리드 어드레스(LC0)를 라인 록 클럭(LL-CLK)에 대하여 4클럭 지연시킨 이유는 라이트 어드레스(BC0)와 리드 어드레스(LC0)가 동일한 값을 갖고 거의 동시에 값이 변할 경우 라이트 어드레스(BC0)와 리드 어드레스(LC0)의 충돌에 의해 멀티플렉서(13)의 출력 데이터가 망가지는 것을 방지하기 위한 것이다.
예를 들어, 라이트 어드레스(BC0[2:0])가 '101'이고 리드 어드레스(LC0[2:0])가 '101'이면 4 클럭 이전의 리드 어드레스(LC0[2:0])는 '001'이므로 새로운 입력 데이터는 6번째 레지스터(12-4)에 입력되고 멀티플렉서(13)의 출력은 두 번째 레지스터(12-7)의 출력값이 된다.
일반적으로 NTSC 신호는 휘도(Y)와 색신호 성분(I, Q)로 분리할 수 있는데, 휘도 성분(Y)이 색성분(I, Q)보다 해상도가 높으므로 보통 Y, I, Q의 데이타 샘플링 속도는 4:2:2 을 사용한다.
따라서, 휘도 신호 처리에 사용되는 클럭의 속도와 색차 신호에 사용되는 클럭의 속도 역시 2:1의 관계를 갖게 됨으로 본 발명에서 사용되는 버퍼의 크가와 클럭 속도, 제어 신호 등을 모두 1/2 처리하면 된다.
즉, 상기와 같이 동작하는 본 발명은 Y, I, Q 경로에 적용하는 경우라면 휘도(Y)에 대하여 1/2 크기를 갖는 2개의 버퍼 메모리에 I, Q 신호를 입력시키고 이 버퍼 메모리의 라이트 어드레스, 리드 어드레스 단에는 휘도 신호에 대한 라이트 어드레스 발생부의 출력과 리드 어드레스 발생부의 4비트 출력중 상위 3비트를 입력으로 하여 처리하면 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 라이트 클럭과 리드 클럭의 타이밍을 조절할 수 있어 복합 비디오 신호 처리 회로와 성분 신호 처리 회로의 클럭이 상이한 디지탈 티브이에 사용할 수 있으므로 비표준 티브이 신호를 수신할 수 있는 IDTV에 적용할 수 있고 또한, 구조가 간단하므로 제조 단가를 절감할 수 있는 효과가 있다.

Claims (4)

  1. 복합 영상 신호를 디지탈 변환하여 휘도 분리 및 색복조를 수행하고 타이밍을 조정한 디지탈 비디오 신호를 아날로그 변환한 후 색처리를 통해 원색신호로 출력하는 디지탈 티브이에 있어서, 버스트 록 클럭(BL-CLK)에 따라 라이트 어드레스(BC0)를 발생시키는 라이트 어드레스 발생 수단과, 라인 록 클럭(LL-CLK)에 따라 리드 어드레스(LC0)를 발생시키는 리드 어드레스 발생 수단과, 상기 라이트 어드레스 발생 수단 및 리드 어드레스 발생 수단을 제어하여 라이트 및 리드 어드레스(BC0)(LC0)의 타이밍을 보정하는 어드레스 보정 수단과, 상기 라이트 어드레스 발생 수단의 출력(BC0)에 따라 휘도/색 분리 및 색복조된 디지탈 데이타를 저장하고 상기 리드 어드레스 발생 수단의 출력(LC0)에 따라 디지탈 데이타를 출력하는 버퍼 메모리로 구성한 것을 특징으로 하는 디지탈 티브이의 샘플링 속도 변환 회로.
  2. 제1항에 있어서, 라이트 어드레스 발생 수단은 어드레스 보정 펄스(RA)에 인에이블되어 버스트 록 클럭(BL-CLK)에 따라 계수 동작을 수행하여 라이트 어드레스(BC0)를 발생시키는 카운터(26)와, 이 카운터(26)의 출력을 논리곱하는 앤드게이트(27)와, 버스트 록 클럭(BL-CLK)에 따라 리세트 신호(RST)를 홀딩하는 디플립플롭(21)과, 이 디플립플롭(21)의 출력을 반전시키는 반전기(23)와, 버스트 록 클럭(BL-CLK)에 따라 상기 디플립플롭(21)의 출력을 홀딩하는 디플립플롭(22)과, 이 디플립플롭(22) 및 상기 반전기(23)의 출력을 논리곱하는 앤드게이트(24)와, 상기 앤드게이트(24)(27)의 출력을 논리합함에 의해 상기 카운터(26)를 리세트시키는 오아게이트(25)로 구성한 것을 특징으로 하는 디지탈 티브이의 샘플링 속도 변환 회로.
  3. 제1항에 있어서, 리드 어드레스 발생 수단은 라인 록 클럭(LL-CLK), 어드레스 보정 펄스(WA)를 연산함에 의해 리드 어드레스(LC0)를 발생시키도록 라이트 어드레스 발생 수단과 동일하게 구성한 것을 특징으로 하는 디지탈 티브이의 샘플링 속도 변환 회로.
  4. 제1항에 있어서, 버퍼 메모리는 라이트 어드레스(BC0[3:0])를 복호하는 디코더(11)와, 이 디코더(11)의 출력에 의해 인에이블되어 버스트 록 클럭(BL-CLK)에 따라 디지탈 입력 데이타를 저장하는 레지스터(12-1~12-8)와, 라인 록 클럭(LL-CLK)에 따라 리드 어드레스(LC0[3:0])중 하위 3비트를 저장하는 4개의 3비트 레지스터(14)와, 이 레지스터(14)의 출력에 따라 상기 레지스터(12-1~12-8)의 출력중 해당 출력을 선택하는 멀티플렉서(13)와, 라인 록 클럭(LL-CLK)에 따라 상기 멀티플렉서(13)의 출력을 선택하여 디지탈 신호를 출력하는 레지스터(15)로 구성한 것을 특징으로 하는 디지탈 티브이의 샘플링 속도 변환 회로.
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