JPH0814787B2 - デ−タ伝送装置 - Google Patents
デ−タ伝送装置Info
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- JPH0814787B2 JPH0814787B2 JP62177836A JP17783687A JPH0814787B2 JP H0814787 B2 JPH0814787 B2 JP H0814787B2 JP 62177836 A JP62177836 A JP 62177836A JP 17783687 A JP17783687 A JP 17783687A JP H0814787 B2 JPH0814787 B2 JP H0814787B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L1/24—Testing correct operation
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
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- Information Transfer Systems (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主として非同期動作するシステム間でデ
ータ伝送を行うデータ伝送装置に関し、特にその出力側
におけるデータの転送状況に合わせて転送制御を変化さ
せることが可能なデータ伝送装置に関するものである。
ータ伝送を行うデータ伝送装置に関し、特にその出力側
におけるデータの転送状況に合わせて転送制御を変化さ
せることが可能なデータ伝送装置に関するものである。
従来、この種の装置としてはFIFO（First-In First-O
ut;先入れ先出し）メモリにおけるデータ転送制御回路
があった。第５図はテキサスインスツルメンツ社発行の
「ザ バイポーラ ディジタル インテグレーティッド
サーキッツ データ ブック フォア デザイン エ
ンジニアズ パート２」（1982年版）第17巻,61頁（The
Bipolar Digital Integrated Circuits Data Book for
Disign Engineers Part 2",TEXAS INSTRUMENTS（198
2）,Vol.17,pp.61）に示されている非同期FIFOメモリの
構成図である。
ut;先入れ先出し）メモリにおけるデータ転送制御回路
があった。第５図はテキサスインスツルメンツ社発行の
「ザ バイポーラ ディジタル インテグレーティッド
サーキッツ データ ブック フォア デザイン エ
ンジニアズ パート２」（1982年版）第17巻,61頁（The
Bipolar Digital Integrated Circuits Data Book for
Disign Engineers Part 2",TEXAS INSTRUMENTS（198
2）,Vol.17,pp.61）に示されている非同期FIFOメモリの
構成図である。
４ビットの入力データ“D1"の値が確定している時に
書き込みパルス（転送要求信号）“PUSH"を与えると、
このパルス信号は図の左から右に“S1"→“S2"→“S3"
と順次伝送されて行くと同時に、入力データはパルス信
号の伝送に呼応してデータラッチ42,43に順次伝送され
る。この動作は第６図に示されている。
書き込みパルス（転送要求信号）“PUSH"を与えると、
このパルス信号は図の左から右に“S1"→“S2"→“S3"
と順次伝送されて行くと同時に、入力データはパルス信
号の伝送に呼応してデータラッチ42,43に順次伝送され
る。この動作は第６図に示されている。
このような従来のデータ伝送装置では、データラッチ
の段数が動作中変化しないので、伝送すべきデータ量が
多くても、少なくても、１個のデータが転送されるのに
要する最小の時間は同一である。従って、例えば非同期
に動作する２つのシステム間のデータ転送に従来の非同
期FIFOメモリを用いると、以下のような問題が生ずる。
の段数が動作中変化しないので、伝送すべきデータ量が
多くても、少なくても、１個のデータが転送されるのに
要する最小の時間は同一である。従って、例えば非同期
に動作する２つのシステム間のデータ転送に従来の非同
期FIFOメモリを用いると、以下のような問題が生ずる。
FIFOメモリの段数が多い場合、２つのシステム間で
転送されるデータ量が少ない時にはデータ転送時間がか
かる。
転送されるデータ量が少ない時にはデータ転送時間がか
かる。
FIFOメモリの段数が少ない場合、２つのシステム間
で転送されるデータ量が多い時には非同期動作によるデ
ータ量の乱れ等をバッファリングしきれず、あふれを起
こす。
で転送されるデータ量が多い時には非同期動作によるデ
ータ量の乱れ等をバッファリングしきれず、あふれを起
こす。
この発明はかかる問題点を解消するためになされたも
ので、データの量が少ない場合には短い転送時間で転送
し、データの量が多い場合には十分なバッファリング機
能を持つデータ伝送装置を得ることを目的とする。
ので、データの量が少ない場合には短い転送時間で転送
し、データの量が多い場合には十分なバッファリング機
能を持つデータ伝送装置を得ることを目的とする。
本願発明の第１の発明に係るデータ伝送装置は、シフ
トレジスタを多段に接続してなり、入力データを第１の
方向に転送する往路と，この往路より入力されたデータ
の転送方向を前記第１の方向とは逆方向の第２の方向に
変換する折り返し部と，この折り返し部より入力された
データを前記第２の方向に転送する復路とを有するデー
タ転送路と、前記往路を構成するシフトレジスタの各段
もしくは特定の段から、前記復路を構成するシフトレジ
スタにデータを転送するための複数のバイパス線路と、
このバイパス線路が分岐および合流する前記往路および
復路のシフトレジスタ段を境界としてこれよりも前記折
り返し部の側のシフトレジスタに有意なデータが存在す
るか否かを検知する第１の検知手段と、前記バイパス線
路が合流する復路のシフトレジスタ段上に存在するデー
タが停止しているか否かを検知する第２の検知手段と、
前記第１および第２の検知手段の検知結果により前記バ
イパス線路を制御する制御回路とを備えるようにしたも
のであり、また、その第２の検知手段を、隣接する複数
段にわたってデータの存在を示す各段毎の専有信号の論
理積を出力する回路により構成するようにしたものであ
る。
トレジスタを多段に接続してなり、入力データを第１の
方向に転送する往路と，この往路より入力されたデータ
の転送方向を前記第１の方向とは逆方向の第２の方向に
変換する折り返し部と，この折り返し部より入力された
データを前記第２の方向に転送する復路とを有するデー
タ転送路と、前記往路を構成するシフトレジスタの各段
もしくは特定の段から、前記復路を構成するシフトレジ
スタにデータを転送するための複数のバイパス線路と、
このバイパス線路が分岐および合流する前記往路および
復路のシフトレジスタ段を境界としてこれよりも前記折
り返し部の側のシフトレジスタに有意なデータが存在す
るか否かを検知する第１の検知手段と、前記バイパス線
路が合流する復路のシフトレジスタ段上に存在するデー
タが停止しているか否かを検知する第２の検知手段と、
前記第１および第２の検知手段の検知結果により前記バ
イパス線路を制御する制御回路とを備えるようにしたも
のであり、また、その第２の検知手段を、隣接する複数
段にわたってデータの存在を示す各段毎の専有信号の論
理積を出力する回路により構成するようにしたものであ
る。
また、本願発明の第２の発明に係るデータ伝送装置
は、シフトレジスタを多段に接続してなり、入力データ
を第１の方向に転送する往路と，この往路より入力され
たデータの転送方向を前記第１の方向とは逆方向の第２
の方向に変換する折り返し部と，この折り返し部より入
力されたデータを前記第２の方向に転送する復路とを有
するデータ転送路と、前記往路を構成するシフトレジス
タの各段もしくは特定の段から、前記復路を構成するシ
フトレジスタにデータを転送するための複数のバイパス
線路と、このバイパス線路が分岐および合流する前記往
路および復路のシフトレジスタ段を境界としてこれより
も前記折り返し部の側のシフトレジスタに有意なデータ
が存在するか否かを検知する第１の検知手段と、前記バ
イパス線路が合流する復路のシフトレジスタ段上に存在
するデータが停止しているか否かを検知する第２の検知
手段と、前記第１および第２の検知手段の検知結果，あ
るいは外部からの制御信号により前記バイパス線路によ
るバイパスを禁止するか否かを制御する制御回路とを備
えるようにしたものであり、また、その第２の検知手段
を、隣接する複数段にわたってデータの存在を示す各段
毎の占有信号の論理積を出力する回路により構成するよ
うにしたものである。
は、シフトレジスタを多段に接続してなり、入力データ
を第１の方向に転送する往路と，この往路より入力され
たデータの転送方向を前記第１の方向とは逆方向の第２
の方向に変換する折り返し部と，この折り返し部より入
力されたデータを前記第２の方向に転送する復路とを有
するデータ転送路と、前記往路を構成するシフトレジス
タの各段もしくは特定の段から、前記復路を構成するシ
フトレジスタにデータを転送するための複数のバイパス
線路と、このバイパス線路が分岐および合流する前記往
路および復路のシフトレジスタ段を境界としてこれより
も前記折り返し部の側のシフトレジスタに有意なデータ
が存在するか否かを検知する第１の検知手段と、前記バ
イパス線路が合流する復路のシフトレジスタ段上に存在
するデータが停止しているか否かを検知する第２の検知
手段と、前記第１および第２の検知手段の検知結果，あ
るいは外部からの制御信号により前記バイパス線路によ
るバイパスを禁止するか否かを制御する制御回路とを備
えるようにしたものであり、また、その第２の検知手段
を、隣接する複数段にわたってデータの存在を示す各段
毎の占有信号の論理積を出力する回路により構成するよ
うにしたものである。
本願の第１の発明においては、出力部もしくは復路の
シフトレジスタに有意なデータが滞留している場合は、
入力部から入力され往路のシフトレジスタによって転送
されているデータはバイパスされず奥側に転送され、デ
ータの滞留がなくかつ着目した段より奥側にデータが存
在しない場合は、データはバイパスされる。
シフトレジスタに有意なデータが滞留している場合は、
入力部から入力され往路のシフトレジスタによって転送
されているデータはバイパスされず奥側に転送され、デ
ータの滞留がなくかつ着目した段より奥側にデータが存
在しない場合は、データはバイパスされる。
また本願の第２の発明においては、上記に加えて、外
部からの制御により特定のバイパス経路を禁止状態にす
ることができる。
部からの制御により特定のバイパス経路を禁止状態にす
ることができる。
以下、本発明の実施例を図について説明する。第１図
は本願の第１の発明の一実施例によるデータ伝送装置の
ブロック図である。図において、110はデータ入力部、1
30はシフトレジスタの折り返し部、120は繰り返し構造
の構成単位であり、本実施例では、図に示すように、左
側のデータ入力部110、右側の折り返し部130の間に構成
単位120が複数個並んだ繰り返し構成となっている。
は本願の第１の発明の一実施例によるデータ伝送装置の
ブロック図である。図において、110はデータ入力部、1
30はシフトレジスタの折り返し部、120は繰り返し構造
の構成単位であり、本実施例では、図に示すように、左
側のデータ入力部110、右側の折り返し部130の間に構成
単位120が複数個並んだ繰り返し構成となっている。
１〜８は各々往路及び復路のシフトレジスタを構成す
るデータラッチ、11〜18は各々前記データラッチ１〜８
を制御する転送制御部、So,Si,Ao,Aiは各々転送制御部
のセンド（SEND）出力線，センド入力線，アック（AC
K）出力線，アック入力線である。なお、本実施例では
センド信号及びアック信号の「アクティブ状態」を各々
“1"及び“0"と仮定して説明する。P1,P2は前記往路及
び復路のシフトレジスタの間をバイパスするバイパス線
路である。
るデータラッチ、11〜18は各々前記データラッチ１〜８
を制御する転送制御部、So,Si,Ao,Aiは各々転送制御部
のセンド（SEND）出力線，センド入力線，アック（AC
K）出力線，アック入力線である。なお、本実施例では
センド信号及びアック信号の「アクティブ状態」を各々
“1"及び“0"と仮定して説明する。P1,P2は前記往路及
び復路のシフトレジスタの間をバイパスするバイパス線
路である。
次に上記繰り返し構成について説明するが、ここでは
繰り返し構成の一単位である構成単位120の構成を中心
に説明する。他の構成単位についても、以下に示す構成
と同様の構成となっている。30はフリップフロップ、3
1,32はNAND回路、33,34,36はAND回路、35はOR回路、37
はNOR回路、61〜63は反転回路である。
繰り返し構成の一単位である構成単位120の構成を中心
に説明する。他の構成単位についても、以下に示す構成
と同様の構成となっている。30はフリップフロップ、3
1,32はNAND回路、33,34,36はAND回路、35はOR回路、37
はNOR回路、61〜63は反転回路である。
次に動作について説明する。
まず、各NOR回路の出力信号線E1〜E4の意義について
説明する。転送制御部のセンド出力Soは、各転送制御部
が制御するデータラッチに有意なデータが保持されてい
る場合（以後「データあり」と称する）は“1"、そうで
ない場合は“0"となるので、信号線E1は折り返し段130
のデータラッチ4,5に有意なデータが共に保持されてい
ない場合（以後「データ空」と称する）に“1"となる。
説明する。転送制御部のセンド出力Soは、各転送制御部
が制御するデータラッチに有意なデータが保持されてい
る場合（以後「データあり」と称する）は“1"、そうで
ない場合は“0"となるので、信号線E1は折り返し段130
のデータラッチ4,5に有意なデータが共に保持されてい
ない場合（以後「データ空」と称する）に“1"となる。
信号線E3は、信号線E2が“1"であり、かつデータラッ
チ３及び６がともに「データ空」である場合、即ち転送
制御部13及び16のセンド出力線Soがともに“0"である場
合のみ、NOR回路37により“1"となり、上記以外の場合
は“0"となる。
チ３及び６がともに「データ空」である場合、即ち転送
制御部13及び16のセンド出力線Soがともに“0"である場
合のみ、NOR回路37により“1"となり、上記以外の場合
は“0"となる。
この意味するところは、信号線E3は着目した段120及
びその奥側（図では右側）のデータラッチが「データ
空」である場合のみ“1"となる。以後「エンプティ線」
と称す。信号線E4に関しても同様である。
びその奥側（図では右側）のデータラッチが「データ
空」である場合のみ“1"となる。以後「エンプティ線」
と称す。信号線E4に関しても同様である。
次に繰り返し段の構成単位120に着目し、本実施例の
動作について説明する。最初にフリップフロップ30がセ
ット状態及びリセット状態である場合に対応する制御状
態について説明する。
動作について説明する。最初にフリップフロップ30がセ
ット状態及びリセット状態である場合に対応する制御状
態について説明する。
（ｉ） フリップフロップ30がセット状態（Ｓ出力：
“1",R出力：“0"）の場合 相隣る転送制御部の間で授受されるセンド信号及びア
ック信号の「アクティブ状態」を各々“1"及び“0"と仮
定しているので、転送制御部13のセンド出力線S3oのア
クティブ状態“1"は:AND回路33により転送制御部14のセ
ンド線には伝達されず、AND回路34及びOR回路35により
転送制御部16のセンド入力線S6iに伝達される。これと
同時に、転送制御部16のアック出力線A6oのアクティブ
状態“0"も、AND回路36により転送制御部13のアック入
力線A3iに伝達され、転送制御部13及び16は「ハンドシ
ェイク」がとられる。また同時に、スイッチ手段71の制
御入力（フリップフロップ30のＲ出力）が“0"であるか
ら、データラッチ６へ入力されるデータ線は、データ線
D5とバイパス線P2のうちバイパス線P2が選択されてい
る。
“1",R出力：“0"）の場合 相隣る転送制御部の間で授受されるセンド信号及びア
ック信号の「アクティブ状態」を各々“1"及び“0"と仮
定しているので、転送制御部13のセンド出力線S3oのア
クティブ状態“1"は:AND回路33により転送制御部14のセ
ンド線には伝達されず、AND回路34及びOR回路35により
転送制御部16のセンド入力線S6iに伝達される。これと
同時に、転送制御部16のアック出力線A6oのアクティブ
状態“0"も、AND回路36により転送制御部13のアック入
力線A3iに伝達され、転送制御部13及び16は「ハンドシ
ェイク」がとられる。また同時に、スイッチ手段71の制
御入力（フリップフロップ30のＲ出力）が“0"であるか
ら、データラッチ６へ入力されるデータ線は、データ線
D5とバイパス線P2のうちバイパス線P2が選択されてい
る。
従ってフリップフロップ30がセット状態の場合、入力
部からデータが入力され、データラッチ３に転送された
場合は、バイパス線路P2を経て、対応する下段のデータ
ラッチ６に転送される（以後バイパス状態と称する）。
部からデータが入力され、データラッチ３に転送された
場合は、バイパス線路P2を経て、対応する下段のデータ
ラッチ６に転送される（以後バイパス状態と称する）。
（ii） フリップフロップ30がリセット状態（Ｓ出力：
“0",R出力：“1"）にある場合 転送制御部13のセンド出力線S3oのアクティブ状態
“1"は、AND回路34の一方の入力（Ｓ出力）が“0"なの
で、転送制御部16のセンド入力線S6iには伝達されず、
一方、AND回路33の一方の入力線（Ｒ出力）が“1"なの
で、奥側の段へのセンド信号線に伝達される。また奥側
の段から出力されるアック出力線Aoのアクティブ状態
“0"は、AND回路36を介して転送制御部13のアック入力
線A3iに伝達され、転送制御部13と奥側の転送制御部と
は「ハンドシェイク」がとられている。また同時に、ス
イッチ手段71の制御入力線（Ｒ出力）が“1"であるか
ら、データラッチ６へ入力されるデータ線は、データ線
D5をバイパス線P2のうちデータ線D5が選択されている。
“0",R出力：“1"）にある場合 転送制御部13のセンド出力線S3oのアクティブ状態
“1"は、AND回路34の一方の入力（Ｓ出力）が“0"なの
で、転送制御部16のセンド入力線S6iには伝達されず、
一方、AND回路33の一方の入力線（Ｒ出力）が“1"なの
で、奥側の段へのセンド信号線に伝達される。また奥側
の段から出力されるアック出力線Aoのアクティブ状態
“0"は、AND回路36を介して転送制御部13のアック入力
線A3iに伝達され、転送制御部13と奥側の転送制御部と
は「ハンドシェイク」がとられている。また同時に、ス
イッチ手段71の制御入力線（Ｒ出力）が“1"であるか
ら、データラッチ６へ入力されるデータ線は、データ線
D5をバイパス線P2のうちデータ線D5が選択されている。
また、下段の奥側の転送制御部から出力されるセンド
出力線Soのアクティブ状態“1"は、OR回路35を介して転
送制御部16のセンド入力線S6iに伝達され、また転送制
御部16のアック出力線A6oのアクティブ状態“0"は奥側
の転送制御部のアック入力線Aiに伝達されることによ
り、転送制御部16と奥側の転送制御部は「ハンドシェイ
ク」がとられる。
出力線Soのアクティブ状態“1"は、OR回路35を介して転
送制御部16のセンド入力線S6iに伝達され、また転送制
御部16のアック出力線A6oのアクティブ状態“0"は奥側
の転送制御部のアック入力線Aiに伝達されることによ
り、転送制御部16と奥側の転送制御部は「ハンドシェイ
ク」がとられる。
従って、フリップフロップ30がリセット状態の場合、
入力部から入力されたデータがデータラッチ３に転送さ
れた後、奥側の上段のデータラッチに転送され、また奥
側下段のデータラッチから転送されてきたデータはデー
タラッチ６へ転送される（以後「バイパス禁止状態」と
称する）。
入力部から入力されたデータがデータラッチ３に転送さ
れた後、奥側の上段のデータラッチに転送され、また奥
側下段のデータラッチから転送されてきたデータはデー
タラッチ６へ転送される（以後「バイパス禁止状態」と
称する）。
次に本実施例の動作を構成単位120に着目して説明す
る。
る。
初期状態においては、各転送制御部のセンド線は
“0",アック線は“1"となっているので、エンプティ信
号線E2は“1"、また３入力NAND回路31の他の２入力は反
転回路62,63により共に“1"となり、この３入力NAND回
路31の出力は“0"となる。一方、転送制御部13のセンド
出力線S3oが“0"なので、４入力NAND回路32の出力は
“1"となり、これによりフリップフロップ30はセット状
態、即ちバイパス状態となっている。
“0",アック線は“1"となっているので、エンプティ信
号線E2は“1"、また３入力NAND回路31の他の２入力は反
転回路62,63により共に“1"となり、この３入力NAND回
路31の出力は“0"となる。一方、転送制御部13のセンド
出力線S3oが“0"なので、４入力NAND回路32の出力は
“1"となり、これによりフリップフロップ30はセット状
態、即ちバイパス状態となっている。
次に制御状態が「バイパス状態」及び「バイパス禁止
状態」の間で遷移する場合を説明する。
状態」の間で遷移する場合を説明する。
（ａ） 「バイパス状態」から「バイパス禁止状態」へ
の遷移 データラッチ６及び７に有意なデータが存在する場
合、即ちラッチ制御部16及び17のセンド出力線が共に
“1"であり（以後「つまり状態」と称する）、かつデー
タラッチ３からデータラッチ６へデータが転送途中では
ない場合、即ち転送制御部16のアック出力線A6oが“1"
であり、入力部よりデータがデータラッチ３に転送され
てきた場合転送制御部13のセンド出力線S3oが“1"とな
り、これにより４入力NAND回路32の出力は“1"から“0"
になる。一方、３入力NAND回路31の一入力である転送制
御部13のセンド出力線S3oが反転回路62により“1"から
“0"となるので、３入力NAND回路31の出力は“0"から
“1"と変化し、これによりフリップフロップ30はセット
状態（バイパス状態）からリセット状態（バイパス禁止
状態）へ変化する。
の遷移 データラッチ６及び７に有意なデータが存在する場
合、即ちラッチ制御部16及び17のセンド出力線が共に
“1"であり（以後「つまり状態」と称する）、かつデー
タラッチ３からデータラッチ６へデータが転送途中では
ない場合、即ち転送制御部16のアック出力線A6oが“1"
であり、入力部よりデータがデータラッチ３に転送され
てきた場合転送制御部13のセンド出力線S3oが“1"とな
り、これにより４入力NAND回路32の出力は“1"から“0"
になる。一方、３入力NAND回路31の一入力である転送制
御部13のセンド出力線S3oが反転回路62により“1"から
“0"となるので、３入力NAND回路31の出力は“0"から
“1"と変化し、これによりフリップフロップ30はセット
状態（バイパス状態）からリセット状態（バイパス禁止
状態）へ変化する。
つまり往路のデータラッチ（ここではラッチ３）から
見て、バイパスする先の復路のデータラッチ（ここでは
ラッチ６）及びその次のデータラッチ（ここではラッチ
７）が「つまり状態」であり、バイパス状態でのデータ
転送が完了している場合であれば、次にデータラッチ３
にデータが到着した（センド出力線が“0"→“1"）時に
「バイパス禁止状態」に変更される。
見て、バイパスする先の復路のデータラッチ（ここでは
ラッチ６）及びその次のデータラッチ（ここではラッチ
７）が「つまり状態」であり、バイパス状態でのデータ
転送が完了している場合であれば、次にデータラッチ３
にデータが到着した（センド出力線が“0"→“1"）時に
「バイパス禁止状態」に変更される。
（ｂ） 「バイパス禁止状態」から「バイパス状態」へ
の遷移 データラッチ２に有意なデータが存在せず（転送制御
部12のセンド出力S2oが“0"）、データラッチ３及び６
より奥側のデータラッチが有意なデータを保持しておら
ず（エンプティ線E2が“1"）、上記（ａ）で述べた「つ
まり状態」が解消された場合で、かつデータラッチ３に
有意なデータが存在しない場合（転送制御部13のセンド
出力S3oが“0"）、３入力NAND回路31の出力は“1"から
“0"に変化する。一方、４入力NAND回路32の出力はセン
ド出力S3oが“0"となるので“0"から“1"と変化し、こ
れによりフリップフロップ30はリセット状態（バイパス
禁止状態）からセット状態（バイパス状態）に変化す
る。
の遷移 データラッチ２に有意なデータが存在せず（転送制御
部12のセンド出力S2oが“0"）、データラッチ３及び６
より奥側のデータラッチが有意なデータを保持しておら
ず（エンプティ線E2が“1"）、上記（ａ）で述べた「つ
まり状態」が解消された場合で、かつデータラッチ３に
有意なデータが存在しない場合（転送制御部13のセンド
出力S3oが“0"）、３入力NAND回路31の出力は“1"から
“0"に変化する。一方、４入力NAND回路32の出力はセン
ド出力S3oが“0"となるので“0"から“1"と変化し、こ
れによりフリップフロップ30はリセット状態（バイパス
禁止状態）からセット状態（バイパス状態）に変化す
る。
つまり、往路のデータラッチ（ここではラッチ３）か
ら見て、復路のバイパス先のデータラッチ（ここではラ
ッチ６）及びその次の段のデータラッチ（ここではラッ
チ７）が空であり、即ち「つまり状態」ではなく、奥側
のデータラッチが空である場合は制御が「バイパス状
態」へと変化する。
ら見て、復路のバイパス先のデータラッチ（ここではラ
ッチ６）及びその次の段のデータラッチ（ここではラッ
チ７）が空であり、即ち「つまり状態」ではなく、奥側
のデータラッチが空である場合は制御が「バイパス状
態」へと変化する。
以上構成単位を中心に本実施例の動作について説明し
たように、転送制御動作は、ある段に着目した場合、そ
の奥側のデータラッチが全て空で、かつバイパス先の復
路のシフトレジスタを構成するデータラッチが「つまり
状態」でなければ、データをバイパスさせるよう制御
し、奥側に有意なデータが存在する場合、もしくはバイ
パス先の復路のシフトレジスタを構成するデータラッチ
が「つまり状態」であれば、バイパスを禁止し奥側にデ
ータを転送するように制御する。
たように、転送制御動作は、ある段に着目した場合、そ
の奥側のデータラッチが全て空で、かつバイパス先の復
路のシフトレジスタを構成するデータラッチが「つまり
状態」でなければ、データをバイパスさせるよう制御
し、奥側に有意なデータが存在する場合、もしくはバイ
パス先の復路のシフトレジスタを構成するデータラッチ
が「つまり状態」であれば、バイパスを禁止し奥側にデ
ータを転送するように制御する。
なお、上記実施例では「つまり状態」を規定する際、
バイパス先の相隣る２個のデータラッチに有意なデータ
が存在する場合としたが、これは２個以上のデータラッ
チにより判断してもよい。
バイパス先の相隣る２個のデータラッチに有意なデータ
が存在する場合としたが、これは２個以上のデータラッ
チにより判断してもよい。
またバイパス線路は、往路のシフトレジスタを構成す
るデータラッチと、対応する復路のシフトレジスタを構
成するデータラッチとの間の全てに備えたが、必ずしも
全てのデータラッチ間に設ける必要はなく、また往路の
シフトレジスタを構成するデータラッチでバイパス線路
が無いものの数と、復路のシフトレジスタを構成するデ
ータラッチでバイパス線路の無いものの数とが必ずしも
同一でなくともよい。
るデータラッチと、対応する復路のシフトレジスタを構
成するデータラッチとの間の全てに備えたが、必ずしも
全てのデータラッチ間に設ける必要はなく、また往路の
シフトレジスタを構成するデータラッチでバイパス線路
が無いものの数と、復路のシフトレジスタを構成するデ
ータラッチでバイパス線路の無いものの数とが必ずしも
同一でなくともよい。
第２図は本願の第２の発明の一実施例の構成図であ
る。この第２図に示した装置はほぼ第１図と同様の構成
となっているが、繰り返し単位中で、４入力NAND回路32
の２本の入力線に２入力OR回路38,39が挿入されてお
り、それらの各２入力OR回路の他方の入力線は、外部か
らの制御信号線C1に接続されている。
る。この第２図に示した装置はほぼ第１図と同様の構成
となっているが、繰り返し単位中で、４入力NAND回路32
の２本の入力線に２入力OR回路38,39が挿入されてお
り、それらの各２入力OR回路の他方の入力線は、外部か
らの制御信号線C1に接続されている。
以下、構成単位120に着目し、この第２図の実施例の
動作について説明する。前述のように、フリップフロッ
プ30のセット，リセット状態に対応する制御状態は、各
々「バイパス状態」及び「バイパス禁止状態」である
が、外部から入力される制御信号C1が“1"の場合、２入
力OR回路38,39により、その出力である４入力NAND回路3
2の入力線は常に“1"となるので、等価的に「つまり状
態」が常に発生していることになる。
動作について説明する。前述のように、フリップフロッ
プ30のセット，リセット状態に対応する制御状態は、各
々「バイパス状態」及び「バイパス禁止状態」である
が、外部から入力される制御信号C1が“1"の場合、２入
力OR回路38,39により、その出力である４入力NAND回路3
2の入力線は常に“1"となるので、等価的に「つまり状
態」が常に発生していることになる。
従って本来「バイパス状態」に制御されるような場合
でも、外部制御入力線C1を“1"にすることにより、常に
「バイパス禁止状態」になるように制御される。つま
り、外部からの制御入力線を“1"とすることにより、当
該段のバイパスを常に禁止するよう制御することができ
る。なお、外部からの制御入力線C1が“0"であるとき
は、OR回路38,39により、第１図で示した実施例と同じ
動作をするのは明らかである。
でも、外部制御入力線C1を“1"にすることにより、常に
「バイパス禁止状態」になるように制御される。つま
り、外部からの制御入力線を“1"とすることにより、当
該段のバイパスを常に禁止するよう制御することができ
る。なお、外部からの制御入力線C1が“0"であるとき
は、OR回路38,39により、第１図で示した実施例と同じ
動作をするのは明らかである。
第３図は本願の第２の発明の他の実施例を示した構成
図である。この第３図の実施例では、第１図における反
転回路61が２入力NAND回路65に置換されており、２入力
NAND回路65の他方の入力は、外部から入力される制御線
C3に接続されている。
図である。この第３図の実施例では、第１図における反
転回路61が２入力NAND回路65に置換されており、２入力
NAND回路65の他方の入力は、外部から入力される制御線
C3に接続されている。
外部制御入力線が“1"であれば、第１図及び第２図で
示した実施例と同じ動作するが、以下に示す方法で本実
施例装置を動作させると、所望の段でバイパスを禁止す
るよう制御できる。
示した実施例と同じ動作するが、以下に示す方法で本実
施例装置を動作させると、所望の段でバイパスを禁止す
るよう制御できる。
即ち、外部制御入力線を“1"として初期化を行うと、
各段は「バイパス状態」となる。そこで、例えば外部制
御入力線のうちC4のみを“0"とし、かつ出力部のアック
線A8iを“0"に保って「つまり状態」とする。その上で
入力部よりデータを次々に入力すると、第１番目のデー
タは入出力部に最も近いバイパス線路をバイパスして出
力部に達するが、「つまり」を生じているため出力され
ずに出力部に留まる。以後、データが入力されるたび
に、データの「つまり」は奥側に拡がり、入力部に近い
段から「バイパス禁止状態」へと制御が変化し、最終的
には全ての段が「バイパス禁止状態」となる。
各段は「バイパス状態」となる。そこで、例えば外部制
御入力線のうちC4のみを“0"とし、かつ出力部のアック
線A8iを“0"に保って「つまり状態」とする。その上で
入力部よりデータを次々に入力すると、第１番目のデー
タは入出力部に最も近いバイパス線路をバイパスして出
力部に達するが、「つまり」を生じているため出力され
ずに出力部に留まる。以後、データが入力されるたび
に、データの「つまり」は奥側に拡がり、入力部に近い
段から「バイパス禁止状態」へと制御が変化し、最終的
には全ての段が「バイパス禁止状態」となる。
この時点で出力部から全てのデータを出力し、「つま
り」を解消すると、外部制御入力線C3のみが“0"である
から、構成単位120より奥側の段は、すべて「データ
空」なので入力されるエンプティ信号が“1"となり、制
御は「バイパス状態」となるが、データラッチ２及び７
を含む段及びそれより左側の段では、入力されるエンプ
ティ信号が“0"となるため、制御は「バイパス禁止状
態」のままである。
り」を解消すると、外部制御入力線C3のみが“0"である
から、構成単位120より奥側の段は、すべて「データ
空」なので入力されるエンプティ信号が“1"となり、制
御は「バイパス状態」となるが、データラッチ２及び７
を含む段及びそれより左側の段では、入力されるエンプ
ティ信号が“0"となるため、制御は「バイパス禁止状
態」のままである。
従って、上記の状態で次に入力されたデータは、バイ
パス線路P2でバイパスされるよう制御することができ
る。
パス線路P2でバイパスされるよう制御することができ
る。
なお、外部制御線C3,C4を“1"に保つと、第１図で示
した実施例と同じ動作をすることは明らかである。
した実施例と同じ動作をすることは明らかである。
第４図は本願の第２の発明のさらに他の実施例を示す
構成図である。第１図で示した実施例において、繰り返
し単位中のフリップフロップ30及びNAND回路31が各々変
更されており、フリップフロップ80,NAND回路81に各々
外部から入力される制御線が入力されている。
構成図である。第１図で示した実施例において、繰り返
し単位中のフリップフロップ30及びNAND回路31が各々変
更されており、フリップフロップ80,NAND回路81に各々
外部から入力される制御線が入力されている。
このような構成では、構成単位120に着目すると、外
部制御線C5を“0"にすることにより、外部からダイレク
トにフリップフロップ80をリセット状態にすることがで
きる。従って、外部から入力する制御信号により所望の
段を「バイパス禁止状態」にすることができる。
部制御線C5を“0"にすることにより、外部からダイレク
トにフリップフロップ80をリセット状態にすることがで
きる。従って、外部から入力する制御信号により所望の
段を「バイパス禁止状態」にすることができる。
なお、外部制御線C5,C6を“1"に保つと、第１図で示
した実施例と同じ動作をすることは明らかである。
した実施例と同じ動作をすることは明らかである。
以上のように、本願発明の第１の発明に係るデータ伝
送装置によれば、シフトレジスタを多段に接続してな
り、入力データを第１の方向に転送する往路と，この往
路より入力されたデータの転送方向を前記第１の方向と
は逆方向の第２の方向に変換する折り返し部と，この折
り返し部より入力されたデータを前記第２の方向に転送
する復路とを有するデータ転送路と、前記往路を構成す
るシフトレジスタの各段もしくは特定の段から、前記復
路を構成するシフトレジスタにデータを転送するための
複数のバイパス線路と、このバイパス線路が分岐および
合流する前記往路および復路のシフトレジスタ段を境界
としてこれよりも前記折り返し部の側のシフトレジスタ
に有意なデータが存在するか否かを検知する第１の検知
手段と、前記バイパス線路が合流する復路のシフトレジ
スタ段上に存在するデータが停止しているか否かを検知
する第２の検知手段と、前記第１および第２の検知手段
の検知結果により前記バイパス線路を制御する制御回路
とを備えるようにしたので、また、その第２の検知手段
を、隣接する複数段にわたってデータの存在を示す各段
毎の専有信号の論理積を出力する回路により構成するよ
うにしたので、データの量が少ない場合には短い転送時
間でデータを転送でき、データの量が多い場合には十分
なバッファリング機能を持つことができる効果がある。
送装置によれば、シフトレジスタを多段に接続してな
り、入力データを第１の方向に転送する往路と，この往
路より入力されたデータの転送方向を前記第１の方向と
は逆方向の第２の方向に変換する折り返し部と，この折
り返し部より入力されたデータを前記第２の方向に転送
する復路とを有するデータ転送路と、前記往路を構成す
るシフトレジスタの各段もしくは特定の段から、前記復
路を構成するシフトレジスタにデータを転送するための
複数のバイパス線路と、このバイパス線路が分岐および
合流する前記往路および復路のシフトレジスタ段を境界
としてこれよりも前記折り返し部の側のシフトレジスタ
に有意なデータが存在するか否かを検知する第１の検知
手段と、前記バイパス線路が合流する復路のシフトレジ
スタ段上に存在するデータが停止しているか否かを検知
する第２の検知手段と、前記第１および第２の検知手段
の検知結果により前記バイパス線路を制御する制御回路
とを備えるようにしたので、また、その第２の検知手段
を、隣接する複数段にわたってデータの存在を示す各段
毎の専有信号の論理積を出力する回路により構成するよ
うにしたので、データの量が少ない場合には短い転送時
間でデータを転送でき、データの量が多い場合には十分
なバッファリング機能を持つことができる効果がある。
また、本願発明の第２の発明に係るデータ伝送装置に
よれば、シフトレジスタを多段に接続してなり、入力デ
ータを第１の方向に転送する往路と，この往路より入力
されたデータの転送方向を前記第１の方向とは逆方向の
第２の方向に変換する折り返し部と，この折り返し部よ
り入力されたデータを前記第２の方向に転送する復路と
を有するデータ転送路と、前記往路を構成するシフトレ
ジスタの各段もしくは特定の段から、前記復路を構成す
るシフトレジスタにデータを転送するための複数のバイ
パス線路と、このバイパス線路が分岐および合流する前
記往路および復路のシフトレジスタ段を境界としてこれ
よりも前記折り返し部の側のシフトレジスタに有意なデ
ータが存在するか否かを検知する第１の検知手段と、前
記バイパス線路が合流する復路のシフトレジスタ段上に
存在するデータが停止しているか否かを検知する第２の
検知手段と、前記第１および第２の検知手段の検知結
果，あるいは外部からの制御信号により前記バイパス線
路によるバイパスを禁止するか否かを制御する制御回路
とを備えるようにしたので、また、その第２の検知手段
を、隣接する複数段にわたってデータの存在を示す各段
毎の専有信号の論理積を出力する回路により構成するよ
うにしたので、データの量が少ない場合には短い転送時
間でデータを転送でき、データの量が多い場合には十分
なバッファリング機能を持つことができるとともに、特
定の段のバイパス線路を禁止状態にすることができ、回
路のテストを容易に行うことができる効果がある。
よれば、シフトレジスタを多段に接続してなり、入力デ
ータを第１の方向に転送する往路と，この往路より入力
されたデータの転送方向を前記第１の方向とは逆方向の
第２の方向に変換する折り返し部と，この折り返し部よ
り入力されたデータを前記第２の方向に転送する復路と
を有するデータ転送路と、前記往路を構成するシフトレ
ジスタの各段もしくは特定の段から、前記復路を構成す
るシフトレジスタにデータを転送するための複数のバイ
パス線路と、このバイパス線路が分岐および合流する前
記往路および復路のシフトレジスタ段を境界としてこれ
よりも前記折り返し部の側のシフトレジスタに有意なデ
ータが存在するか否かを検知する第１の検知手段と、前
記バイパス線路が合流する復路のシフトレジスタ段上に
存在するデータが停止しているか否かを検知する第２の
検知手段と、前記第１および第２の検知手段の検知結
果，あるいは外部からの制御信号により前記バイパス線
路によるバイパスを禁止するか否かを制御する制御回路
とを備えるようにしたので、また、その第２の検知手段
を、隣接する複数段にわたってデータの存在を示す各段
毎の専有信号の論理積を出力する回路により構成するよ
うにしたので、データの量が少ない場合には短い転送時
間でデータを転送でき、データの量が多い場合には十分
なバッファリング機能を持つことができるとともに、特
定の段のバイパス線路を禁止状態にすることができ、回
路のテストを容易に行うことができる効果がある。
第１図は本願の第１の発明によるデータ伝送装置の構成
図、第２図は本願の第２の発明の一実施例によるデータ
伝送装置の構成図、第３図及び第４図は本願の第２の発
明の他の実施例を示す図、第５図は従来のデータ伝送装
置の構成図、第６図はその動作を説明するためのタイミ
ングチャート図である。 １〜８……データラッチ、11〜18……転送制御部、30…
…フリップフロップ、110……データ入力部、120……繰
り返し構造の構成単位、130……折り返し部。 なお図中同一符号は同一又は相当部分を示す。
図、第２図は本願の第２の発明の一実施例によるデータ
伝送装置の構成図、第３図及び第４図は本願の第２の発
明の他の実施例を示す図、第５図は従来のデータ伝送装
置の構成図、第６図はその動作を説明するためのタイミ
ングチャート図である。 １〜８……データラッチ、11〜18……転送制御部、30…
…フリップフロップ、110……データ入力部、120……繰
り返し構造の構成単位、130……折り返し部。 なお図中同一符号は同一又は相当部分を示す。
フロントページの続き (72)発明者 山崎 哲男 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社応用機器研究所内 (72)発明者 寺田 浩詔 大阪府吹田市山田西３丁目52番地 千里一 条池Ｂ−803 (72)発明者 浅田 勝彦 兵庫県尼崎市東難波町４丁目11番４号 (56)参考文献 特開 昭61−294554（ＪＰ，Ａ) 特開 昭63−82512（ＪＰ，Ａ)
Claims (4)
- 【請求項１】シフトレジスタを多段に接続してなり、入
力データを第１の方向に転送する往路と，この往路より
入力されたデータの転送方向を前記第１の方向とは逆方
向の第２の方向に変換する折り返し部と，この折り返し
部より入力されたデータを前記第２の方向に転送する復
路とを有するデータ転送路と、 前記往路を構成するシフトレジスタの各段もしくは特定
の段から、前記復路を構成するシフトレジスタにデータ
を転送するための複数のバイパス線路と、 このバイパス線路が分岐および合流する前記往路および
復路のシフトレジスタ段を境界としてこれよりも前記折
り返し部の側のシフトレジスタに有意なデータが存在す
るか否かを検知する第１の検知手段と、 前記バイパス線路が合流する復路のシフトレジスタ段上
に存在するデータが停止しているか否かを検知する第２
の検知手段と、 前記第１および第２の検知手段の検知結果により前記バ
イパス線路を制御する制御回路とを備えたことを特徴と
するデータ伝送装置。 - 【請求項２】前記第２の検知手段は、隣接する複数段に
わたってデータの存在を示す各段毎の専有信号の論理積
を出力する回路により構成されていることを特徴とする
特許請求の範囲第１項記載のデータ伝送装置。 - 【請求項３】シフトレジスタを多段に接続してなり、入
力データを第１の方向に転送する往路と，この往路より
入力されたデータの転送方向を前記第１の方向とは逆方
向の第２の方向に変換する折り返し部と，この折り返し
部より入力されたデータを前記第２の方向に転送する復
路とを有するデータ転送路と、 前記往路を構成するシフトレジスタの各段もしくは特定
の段から、前記復路を構成するシフトレジスタにデータ
を転送するための複数のバイパス線路と、 このバイパス線路が分岐および合流する前記往路および
復路のシフトレジスタ段を境界としてこれよりも前記折
り返し部の側のシフトレジスタに有意なデータが存在す
るか否かを検知する第１の検知手段と、 前記バイパス線路が合流する復路のシフトレジスタ段上
に存在するデータが停止しているか否かを検知する第２
の検知手段と、 前記第１および第２の検知手段の検知結果，あるいは外
部からの制御信号により前記バイパス線路によるバイパ
スを禁止するか否かを制御する制御回路とを備えたこと
を特徴とするデータ伝送装置。 - 【請求項４】前記第２の検知手段は、隣接する複数段に
わたってデータの存在を示す各段毎の専有信号の論理積
を出力する回路により構成されていることを特徴とする
特許請求の範囲第３項記載のデータ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62177836A JPH0814787B2 (ja) | 1987-07-15 | 1987-07-15 | デ−タ伝送装置 |
| US07/217,002 US4992973A (en) | 1987-07-15 | 1988-07-08 | Data transmission apparatus with loopback topology |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62177836A JPH0814787B2 (ja) | 1987-07-15 | 1987-07-15 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6421530A JPS6421530A (en) | 1989-01-24 |
| JPH0814787B2 true JPH0814787B2 (ja) | 1996-02-14 |
Family
ID=16037965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62177836A Expired - Fee Related JPH0814787B2 (ja) | 1987-07-15 | 1987-07-15 | デ−タ伝送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4992973A (ja) |
| JP (1) | JPH0814787B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2665750B2 (ja) * | 1987-10-20 | 1997-10-22 | 浩詔 寺田 | 半導体集積回路装置 |
| JP2504797B2 (ja) * | 1988-01-22 | 1996-06-05 | シャープ株式会社 | デ―タ伝送装置 |
| EP0417861B1 (en) * | 1989-09-12 | 1998-06-10 | Koninklijke Philips Electronics N.V. | Dynamically reconfigurable signal processor and processor arrangement |
| KR20000021073A (ko) | 1998-09-25 | 2000-04-15 | 박원배 | 콜레스테롤 생합성 저해제 |
| KR20000042507A (ko) * | 1998-12-21 | 2000-07-15 | 박원배 | 콜레스테롤 생합성 저해효과를 나타내는 디벤조[a,g]퀴놀리지늄 유도체 |
| US6611469B2 (en) | 2001-12-11 | 2003-08-26 | Texas Instruments Incorporated | Asynchronous FIFO memory having built-in self test logic |
| US8533543B2 (en) * | 2009-03-30 | 2013-09-10 | Infineon Technologies Ag | System for testing connections between chips |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3300724A (en) * | 1964-03-09 | 1967-01-24 | Ibm | Data register with particular intrastage feedback and transfer means between stages to automatically advance data |
| US3540004A (en) * | 1968-07-05 | 1970-11-10 | Teletype Corp | Buffer storage circuit |
| US3748647A (en) * | 1971-06-30 | 1973-07-24 | Ibm | Toroidal interconnection system |
| US3735362A (en) * | 1971-09-22 | 1973-05-22 | Ibm | Shift register interconnection system |
| US4176400A (en) * | 1977-08-10 | 1979-11-27 | Teletype Corporation | Buffer storage and control |
| US4156288A (en) * | 1978-06-13 | 1979-05-22 | Sperry Rand Corporation | Asynchronous shift register with turnpike feature |
| JPS5916053A (ja) * | 1982-07-16 | 1984-01-27 | Nec Corp | パイプライン演算装置 |
| JPH0632057B2 (ja) * | 1985-06-21 | 1994-04-27 | 三菱電機株式会社 | デ−タ伝送装置 |
-
1987
- 1987-07-15 JP JP62177836A patent/JPH0814787B2/ja not_active Expired - Fee Related
-
1988
- 1988-07-08 US US07/217,002 patent/US4992973A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6421530A (en) | 1989-01-24 |
| US4992973A (en) | 1991-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| S531 | Written request for registration of change of domicile |
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