KR910014953A - 용장성 직렬 메모리 - Google Patents

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KR910014953A
KR910014953A KR1019910000434A KR910000434A KR910014953A KR 910014953 A KR910014953 A KR 910014953A KR 1019910000434 A KR1019910000434 A KR 1019910000434A KR 910000434 A KR910000434 A KR 910000434A KR 910014953 A KR910014953 A KR 910014953A
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챨스 맥그루우 데비드
알랜 레진거 마아크
Original Assignee
리챠드 케이. 로빈슨
에스지에스-톰슨 마이크로일렉트로닉스 인코포레이티드
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Publication date
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Abstract

내용 없음

Description

용장성 직렬 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제7도는 용장메모리 셀과 용장 판독 및 기록 행 시프트 포인터 셀들을 구비한 FIFO 순차 메모리의 간략화된 블럭도, 제9도는 제7도의 마지막 주요 행 시프트레지스터에 결합된 제1용장 행 시프트 레지스터와 멀티플렉서 논리 회로 및 프로그램가능 퓨즈회로의 상호 접속을 예시한 회로도.

Claims (10)

  1. 내고장성 직렬메모리에 있어서, 각기 데이터 기억 셀을 구비하고 있는 주요 메모리 블럭들의 직렬 어레이와, 데이터 기억 셀의 용장 메모리 블럭과, 각각의 주요 메모리 블럭 및 용장 메모리 블럭에 순차로 데이터를 기록 및 판독하기 위한 블럭 선택회로 수단과, 개개의 주요 메모리 블럭과 용장 메모리 블럭에 대한 상기 블럭 선택회로 수단에 각각 결합되는 데이터 입력 노드 및 데이터 출력노드를 가지며, 블럭 선택 데이터가 상기 블럭 선택회로 수단에 입출력되는 제1안전상태와, 상기 블럭 선택수단이 바이패스되고 블럭 선택 데이터가 멀티플렉서 데이터 입력 노드로 부터 바이패스 경로를 통하여 멀티플렉서 데이터 출력 노드로 전송되는 제2안전 상태에서 동작가능한 멀티플렉서 회로 수단으로 구성됨을 특징으로 하는 내고장성 직렬 메모리.
  2. 제1항에 있어서, 상기 내고장성 직렬메모리는 상기 제1안정 상태에서는 상기 블럭 선택회로 수단을 통한 블럭 선택 데이터만의 전송을 논리적으로 동작시키는 한편 상기 제2안정 상태에서는 상기 바이패스 경로를 통한 블럭 선택 데이터만의 전송을 논리적으로 동작시키도록 각각의 멀티플렉서 회로에 결합되는 독립적인 프로그램가능 수단을 포함함을 특징으로 하는 내고장성 직렬 메모리.
  3. 데이터 기억 셀을 가진 주요 메모리 블럭과, 상기 메모리 셀에 순차로 데이터를 기록 및 판독할 수 있도록 상기 주요 메모리 블럭에 결합된 블럭 선택수단을 구비하고 있는 종류의 직렬 메모리 시스템에 있어서, 데이터 기억셀의 용장 메모리 블럭과, 상기 용장 메모리 셀에 데이터를 순차오 기록 및 판독할 수 있도록 상기 용장 메모리 블럭에 결합된 용장 블럭 선택 회로 수단과, 상기 주요 메모리 블럭과 상기 용장 메모리 블럭에 각각 결합되는 데이터 입력 노드 및 데이터 출력 노드를 가지며, 상기 블럭 선택회로 수단에 대한 블럭 선택 데이터 만의 전송을 동작시키는 제1안정 상태와, 멀티플렉서 데이터 입력 노드로부터 멀티플렉서 데이터 출력노드로 공급될 블럭 선택 데이터만의 전송을 동작시키는 제2안정 상태에서 동작 가능한 용장 멀티플렉서 회로 수단과; 각각의 멀티플렉서 회로가 상기 제1안정 상태 및 제2안정 상태중의 어느 선택된 상태에서 동작할 수 있도록 상기 개객의 멀티플렉서 회로에 결합된 독립적인 프로그램가능 수단으로 구성됨을 특징으로 하는 개량된 직렬 메모리 시스템.
  4. 내고장성 직렬 메모리에 있어서, 각기 데이터 기럭 셀을 구비하고 있는 주요 메모리 블럭들의 직렬 어레이와, 데이터 기럭 셀의 용장 메모리 블럭과, 각기 블럭 포인터 입력 노드와 블럭 포인터 출력 노드를 가지고 상기 주요 메모리 블록 및 용장 메모리 블럭에 데이터를 순차로 기록 및 판독하는 수단과, 상기 개개의 주요 메모리 블럭과 용장 메모리 블럭에 대한 상기 순차 기록 및 판독 수단에 각각 결합되는 데이터 입력 노드 및 데이터 출력노드를 가지며, 멀티플렉서 입력 데이터 노드로 부터 블럭 포인터 입력데이터 노드까지에는 제1데이터 경로가 형성되고 블럭 포인터 데이터 출력 노드로 부터 멀티플렉서 출력 노드까지에는 제2데이터 경로가 형성되는 제1안전상태와, 멀티플렉서 회로 입력 데이터 노드로부터 멀티플렉서 출력 데이터 노드까지에는 바이패스 데이터 경로가 형성되는 제2안정 상태에서 동작 가능한 멀티플렉서 회로와, 개개의 멀티플렉서 회로를 상기 제1 및 제2안정 동작상태중의 선택된 어느 하나에서 동작시키도록 개개의 멀티플렉서 회로에 접속된 프로그램가능 수단으로 구성됨을 특징으로 하는 내고장성 직렬 메모리.
  5. 제4항에 있어서, 상기 멀티플렉서 회로는 멀티플렉서 입력 데이터 노드와 블럭 포인터 데이터 입력 노드 사이에 접속된 제1전송 게이트와, 블럭 포인터 출력 노드와 멀티플렉서 출력 노드 사이에 접속된 제2전송 게이트와, 멀티플렉서 입력 데이터 노드와 멀티플렉서 출력 데이터 노드사이에 접속된 제3전송 게이트로 구성됨을 특징으로 하는 내고장성 직렬메모리.
  6. 제4항에 있어서, 상기 독립적인 프로그램가능 수단은 도전성 퓨즈와; 게이트 회로에 인가된 수선 신호에 응답하여 상기 퓨즈를 통하여 중전류를 통전시키도록 상기 퓨즈에 접속된 게이트 회로를 포함하는 수선 버퍼로 구성되며, 상기 수선 버퍼는 상기 퓨즈의 단락 상태와 개방 상태에 대응하는 "참" 출력신호와 그의 "상보" 출력신호를 각각 나타내는 제1 및 제2출력노드를 구비함을 특징으로 하는 내고장성 직렬메모리.
  7. 제4항에 있어서, 상기 독립적인 프로그램가능 수단은 하기의 구성을 가진 수선 버퍼로 이루어지며; 이 수선 버퍼는 프로그래밍 신호를 수신하기 위한 입력노드와, 게이트 제어회로와, 이 게이트 제어회로를 상기 프로그래밍 입력 노드에 결합하는 도전성 퓨즈와, 상기 퓨즈의 단락 상태 및 개방 상태에 대응하는 "참" 출력신호와 그의 "상보" 출력 신호를 각각 나타내는 제1출력 노드 및 제2출력 노드로 구성됨을 특징으로 하는 내고장성 직렬 메모리.
  8. 제4항에 있어서, 개개의 멀티플렉서 회로는 각각 블럭 포인터 입력 데이터 노드와 블럭 포인터 출력 데이터 노드에 직렬로 접속되는 제1 주요 전송 게이트 및 제2주요 전송 게이트를 포함하고, 상기 멀티플렉서 데이터 입력 노드와 데이터 출력 노드 사이에 그리고 상기 직렬 접속의 주요 전송 게이트에 대하여 병렬로 접속되는 바이패스 전송 게이트를 구비함을 특징으로 하는 내고장성 직렬 메모리.
  9. 제4항에 있어서, 개개의 독립적인 프로그램가능 수단은 수선 퓨즈와 이 수선 퓨즈에 결합되는 수선 버퍼회로를 포함하며; 상기 수선 버포 회로는 제1주요 바이패스 전송 게이트 및 제2주요 바이패스 전송 게이트에 결합되는 제1출력 노드 및 제2출력 노드를 구비함과 아울러, 상기 퓨즈가 온전한 상태로 있을 때에는 상기 제1출력 노드 및 제2출력 노드를 드 상에 각각 동작 신호와 그의 상보 동작 신호를 출력하는 한편, 상기 퓨즈가 개방 상태로 있을 때에는 상기 제1출력 노드 및 제2출력 노드에 각각 상보 동작 신호와 동작 신호를 출력하도록 구성됨을 특징으로 하는 내고장성 직렬 메모리.
  10. 내고장성 FIFO 메모리에 있어서, 각기 데이터 기억 셀을 구비하고 있는 주요 메모리 블럭들의 직렬 어레이와, 각각 데이터 기럭 셀을 구비하고 있는 용장 메모리 블럭들의 직렬 어레이와, 각기 블럭 포인터 입력 노드와 블럭 포인터출력 노드를 구비하고 상기 주요 메모리 블록 및 용장 메모리 블럭들의 메모리 셀 내에 데이터를 순차로 기록하는 시프트레지스터들의 직렬 어레이와, 개개의 주요 메모리 및 개개의 용장 메모리 블럭에 대한 개개의 기록 시프트 레지스터 및 판독 시프트 레지스터에 각가 결합되어, 개개의 시프트 레지스터의 블럭 포인터 입력 노드 및 블럭 포인터 출력 노드에 각각 결합되는 데이터 입력 노드 및 데이터 출력 노드를 구비하고, 접속상태를 유지하고 있는 시프트레지스터의 블럭 포인터 입력 노드와 블럭 포인터 출력 노드에 대하여 블럭 선택 데이터가 입력 및 출력되는 제1안정상태와 접속상태를 유지하고 있는 시프트레지스터를 바이패스시킴과 아울러 멀티플렉서 데이터 입력 노드로 부터 멀티플렉서 데이터 출력 노드까지 공급될 블럭 선택 데이터만의 전송을 동작시키는 제2안정 상태에서 동작가능한 멀티플렉서 회로와, 상기 제1안정 동작 상태 및 제2안정 동작 상태중의 선택된 어느 하나에서 개개의 멀티플렉서 회로가 동작할 수 있도록 개개의 멀티플렉서 회로에 결합되는 독립적인 프로그램가능 수단으로 구성됨을 특징으로 하는 내고장성 FIFO 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910000434A 1990-01-12 1991-01-12 용장성 직렬 메모리 KR910014953A (ko)

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