KR920022672A - 프로그래머블 로직 유니트회로 및 프로그래머블 로직회로 - Google Patents

프로그래머블 로직 유니트회로 및 프로그래머블 로직회로 Download PDF

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Abstract

내용 없음.

Description

프로그래머블 로직 유니트회로 및 프로그래머블 로직회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일 실시예에 관한 마스터 유니트회로의 블럭도,
제2도는 본 발명의 일 실시예에 관한 스리브 유니트회로의 블럭도,
제3도는 제1도의 마스터 유니트회로의 상세한 구성을 나타낸 회로도.

Claims (22)

  1. 적어도 2개의 입력신호가 제공되며, 이들의 입력신호의 소정 논리입력신호를 얻는 조합논리회로와, 상기 조합논리회로에 공급되는 적어도 2개의 각 입력신호를 선택용의 제1 데이터에 의거하여 각각 2개이상의 신호중에서 선택하는 적어도 2개의 입력선택회로와, 상기 조합논리회로의 출력신호를 클록신호에 동기시켜 래치하고 출력하는 클록동기회로와, 상기 조합논리회로의 출력신호 및 상기 클록동기회로의 출력신호를 선택용의 제2 데이터에 의거하여 선택출력하는 3스테이트 출력형의 출력선택회로와, 적어도 상기 선택용의 제1 데이터 및 제2 데이터를 기억하는 데이터기억회로를 구비한 프로그래머블 로직 유니트회로.
  2. 적어도 2개의 입력신호가 공급되며, 이들의 입력신호의 소정 논리입력신호를 얻는 조합논리회로와, 상기 조합논리회로에 공급되는 적어도 2개의 각 입력신호를 선택용의 제1 데이터에 의거하여 각각 2개이상의 신호중에서 선택하는 적어도 2개의 입력선택회로와, 상기 조합논리회로의 출력신호를 클록신호에 동기시켜 래치하고 출력함과 동시에 리세트신호에 대응하여 래치내용을 리세트하는 클록동기회로와, 상기 조합논리회로의 출력신호 및 상기 클록동기회로의 출력신호를 선택용의 제2 데이터에 의거하여 선택출력하는 3스테이트 출력형의 출력선택회로와, 적어도 상기 선택용의 제1 데이터 및 제2 데이터를 기억하는 데이터기억회로를 구비한 프로그래머블 로직 유니트회로.
  3. 제1항 또는 제2항에 있어서, 상기 조합논리회로는 상기 입력신호에 대한 출력신호의 논리상태를 변경할 수 있으며, 이 입력신호에 대한 출력신호의 논리상태가 상기 데이터기억회로에 기억된 제3 데이터에 의거하여 변경되는 프로그래머블 로직 유니트회로.
  4. 특허청구범위 제1항 또는 제2항에 기재된 프로그래머블 로직 유니트회로를 복수개 가지며, 이들 복수의 프로그래머블 로직 유니트회로가 매트릭스형상으로 배치된 프로그래머블 로직회로.
  5. 제1항 또는 제2항에 있어서, 상기 각 입력선택회로에 있어서의 신호의 선택이 상기 데이터기억회로에 기억된 상보하는 레벨의 제1 데이터에 의거하여 행해지는 프로그래머블 로직 유니트회로.
  6. 제1항 또는 제2항에 있어서, 상기 적어도 2개의 입력선택회로중 1개의 입력선택회로의 적어도 1개의 출력신호가 이것과는 상이한 타의 입력선택회로에 입력신호의 하나로서 공급되는 프로그래머블 로직 유니트회로.
  7. 제1항 또는 제2항에 있어서, 상기 적어도 2개의 각 입력선택회로는 각각 2개이상의 입력신호중 적어도 1개의 입력신호로서 값이 고정된 논리신호가 공급되는 프로그래머블 로직 유니트회로.
  8. 특허청구범위 제1항에 기재된 프로그래머블 로직 유니트회로를 복수개 가지며, 그중 적어도 1개의 프로그래머블 로직 유니트회로는 상기 클록동기회로에 상기 조합논리회로의 입력신호의 하나가 상기 클록신호로서 공급되는 프로그래머블 로직 유니트회로.
  9. 특허청구범위 제2항에 기재된 프로그램머블 로직 유니트회로를 복수개 가지며, 그중 적어도 1개의 프로그래머블 로직 유니트회로는 상기 클록동기회로에 상기 조합논리회로의 입력신호의 하나가 상기 리세트신호로서 공급되는 프로그래머블 로직 유니트회로.
  10. 특허청구범위 제1항 또는 제2항에 기재된 프로그래머블 로직 유니트회로를 복수개 가지며, 그중 적어도 1개의 프로그래머블 로직 유니트회로는 상기 출력선택회로에 상기 조합논리회로의 입력신호의 하나가 3스테이트 상태를 제어하기 위한 제어신호로서 공급되는 프로그래머블 로직회로.
  11. 특허청구범위 제1항에 기재된 프로그래머블 로직 유니트회로를 복수개 가지며, 그중 적어도 1개의 프로그래머블 로직 유니트회로는 상기 클록동기회로에 상기 조합논리회로의 입력신호의 하나가 상기 클록신호로서 공급되며, 또 상기 출력선택회로에 상기 조합논리회로의 입력신호의 하나가 3스테이트 상태를 제어하기 위한 제어신호로서 공급되는 프로그래머블 로직회로.
  12. 특허청구범위 제2항에 기재된 프로그래머블 로직 유니트회로를 복수개 가지며, 그중 적어도 1개의 프로그래머블 로직 유니트회로는 상기 클록동기회로에 상기 조합논리회로의 입력신호의 하나가 상기 리세트신호로서 공급되며, 또 상기 출력선택회로에 상기 조합논리회로의 입력신호의 하나가 3스테이트 상태를 제어하기 위한 제어신호로서 공급되는 프로그래머블 로직회로.
  13. 특허청구범위 제1항에 기재된 프로그래머블 로직 유니트회로를 복수개 가지며, 그중 제1프로그래머블 로직 유니트회로에서는 상기 조합논리회로의 입력신호의 하나가 상기 클럭동기회로에 클록신호로서 공급되며, 상기와는 상이한 제2프로그래머블 로직 유니트회로에서는 상기 조합논리회로의 입력신호의 하나가 상기 출력선택회로에 출력선택용의 제어신호로서 공급되며, 또 상기 제1프로그래머블 로직 유니트회로에서 사용되는 클럭신호가 상기 클럭동기회로의 클록신호로서 공급되는 프로그래머블 로직회로.
  14. 특허청구범위 제1항에 기재된 프로그래머블 로직 유니트회로를 복수개 가지며, 그중 제1프로그래머블 로직 유니트회로에서는 상기 조합논리회로의 입력신호의 하나가 상기 클럭동기회로에 클록신호로서 공급되며, 상기와는 상이한 제2프로그래머블 로직 유니트회로에서는 상기 조합논리회로의 입력신호의 하나가 상기 출력선택회로에 출력선택용의 제어신호로서 공급되며, 또 상기 제1프로그래머블 로직 유니트회로에서 사용되는 클록신호가 상기 클럭동기회로의 클록신호로서 공급되며, 상기 제2프로그래머블 로직 유니트회로에서는 상기 조합논리회로에서는 상기 제2프로그래머블 로직 유니트회로내의 클록동기회로에서 사용되는 리세트신호가 제1프로그래머블 로직 유니트회로내의 클록동기회로에 리세트신호로서 공급되는 프로그래머블 로직회로.
  15. 제13항 또는 제14항에 있어서, 상기 제1, 제2 프로그래머블 로직 유니트회로내의 각 클록동기회로에 공급되는 클록신호가 서로 반전관계로 되어 있는 프로그래머블 로직회로.
  16. 제15항에 있어서, 상기 제1, 제2 프로그래머블 로직 유니트회로는 동일한 집적회로내의 형성되며, 또 이 집적회로내에서 서로 인접하게 배치되는 프로그래머블 로직회로.
  17. 데이터를 기억하는 메모리회로와, 상기 메모리회로의 기억데이터에 대응하여 회로기능이 변경되는 논리회로와, 상기 메모리회로에서 데이터를 판독제어하는 판독제어수단과, 상기 메모리회로에서 판독되는 데이터를 전송하기 위한 데이터선과, 상기 논리회로의 임의의 회로노드에 있어서의 신호를 관측하기 위해서 상기 신호를 판독제어하는 관측제어수단을 구비하며, 상기 관측제어수단은 상기 판독제어수단의 일부를 포함하는 것을 특징으로 하는 프로그래머블 로직 유니트회로.
  18. 제17항에 있어서, 상기 논리회로의 임의의 회로노드에서 판독되는 신호가 상기 데이터선을 통해서 전송되는 프로그래머블 로직 유니트회로.
  19. 제18항에 있어서, 상기 논리회로의 임의의 회로노드에서 서로 상보하는 레벨의 1쌍의 신호가 판독되는 프로그래머블 로직 유니트회로.
  20. 제17항에 있어서, 상기 판독제어수단이 상기 메모리회로에 접속된 메모리회로선택선을 포함하는 프로그래머블 로직 유니트회로.
  21. 제20항에 있어서, 상기 관측제어수단이 상기 논리회로의 임의의 회로노드에서 판독되는 신호를 전송하기 위한 신호선과, 상기 논리회로의 임의의 회로노드와 상기 신호선사이에 삽입되며, 상기 메모리회로선택선의 신호로 제어되는 스위치수단을 포함하는 프로그래머블 로직 유니트회로.
  22. 제17항에 있어서, 상기 관측제어수단이 상기 논리회로의 임의의 회로노드와 상기 데이터선사이에 삽입되며, 상기 메모리회로선택선의 신호와는 상이한 독립된 신호로 제어되는 스위치수단을 포함하는 프로그래머블 로직 유니트회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920007822A 1991-05-10 1992-05-08 프로그래버블 로직 유니트회로 및 프로그래머블 로직회로 KR950012952B1 (ko)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386155A (en) * 1993-03-30 1995-01-31 Intel Corporation Apparatus and method for selecting polarity and output type in a programmable logic device
US5652902A (en) * 1993-06-08 1997-07-29 Theseus Research, Inc. Asynchronous register for null convention logic systems
US5815024A (en) * 1993-06-11 1998-09-29 Altera Corporation Look-up table using multi-level decode
US5438295A (en) * 1993-06-11 1995-08-01 Altera Corporation Look-up table using multi-level decode
CA2126265A1 (en) * 1993-09-27 1995-03-28 Michael Robert Cantone System for synthesizing field programmable gate array implementations from high level circuit descriptions
US5737578A (en) * 1994-11-18 1998-04-07 International Business Machines Corp. Apparatus and method for partitioning multiport rams
US5646546A (en) * 1995-06-02 1997-07-08 International Business Machines Corporation Programmable logic cell having configurable gates and multiplexers
US5781032A (en) * 1996-09-09 1998-07-14 International Business Machines Corporation Programmable inverter circuit used in a programmable logic cell
EP2109053B1 (en) * 2006-12-28 2015-08-19 NEC Corporation Signal selection device, method, and program

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2202355B (en) * 1985-02-27 1989-10-11 Xilinx Inc Configurable storage circuit
US4706216A (en) * 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
US4684830A (en) * 1985-03-22 1987-08-04 Monolithic Memories, Inc. Output circuit for a programmable logic array
US4933577A (en) * 1985-03-22 1990-06-12 Advanced Micro Devices, Inc. Output circuit for a programmable logic array
US4742252A (en) * 1985-03-29 1988-05-03 Advanced Micro Devices, Inc. Multiple array customizable logic device
US4789951A (en) * 1986-05-16 1988-12-06 Advanced Micro Devices, Inc. Programmable array logic cell
US4910417A (en) * 1986-09-19 1990-03-20 Actel Corporation Universal logic module comprising multiplexers
US5019736A (en) * 1986-11-07 1991-05-28 Concurrent Logic, Inc. Programmable logic cell and array
DE3875909T2 (de) * 1987-11-20 1993-05-13 Kawasaki Steel Co Programmierbare logische vorrichtung.
US4878200A (en) * 1987-12-30 1989-10-31 Intel Corporation Product term sharing/allocation in an EPROM array
EP0383952A4 (en) * 1988-08-31 1991-07-03 Fujitsu Limited Constitution for expanding logic scale of a programmable logic array
GB8828828D0 (en) * 1988-12-09 1989-01-18 Pilkington Micro Electronics Semiconductor integrated circuit
US4912345A (en) * 1988-12-29 1990-03-27 Sgs-Thomson Microelectronics, Inc. Programmable summing functions for programmable logic devices
US5027011A (en) * 1989-10-31 1991-06-25 Sgs-Thomson Microelectronics, Inc. Input row drivers for programmable logic devices
US5144166A (en) * 1990-11-02 1992-09-01 Concurrent Logic, Inc. Programmable logic cell and array

Also Published As

Publication number Publication date
KR950012952B1 (ko) 1995-10-23
EP0512536A3 (en) 1995-08-02
DE69227144T2 (de) 1999-03-18
EP0512536B1 (en) 1998-09-30
EP0512536A2 (en) 1992-11-11
DE69227144D1 (de) 1998-11-05
US5309045A (en) 1994-05-03

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