KR950012952B1 - 프로그래버블 로직 유니트회로 및 프로그래머블 로직회로 - Google Patents

프로그래버블 로직 유니트회로 및 프로그래머블 로직회로 Download PDF

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마쯔 토모히사 시게
토시오 히비
야스오 가와하라
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오스틴 케네쓰
스티어링 워크 고든
마틴 웨드우드 다렌
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가부시기가이샤 도오시바
아오이 죠이찌
필킹톤 마이크로-일렉트로닉스 리미티드
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Abstract

내용 없음.

Description

프로그래머블 로직 유니트회로 및 프로그래머블 로직회로
제 1 도는 본 발명의 일실시예에 관한 마스터 유니트회로의 블럭도.
제 2 도는 본 발명의 일실시예에 관한 슬리브 유니트회로의 블럭도.
제 3 도는 제 1 도의 마스터 유니트회로의 상세한 구성을 나타낸 회로도.
제 4 도는 제 2 도의 슬리브 유니트회로의 상세한 구성을 나타낸 회로도.
제 5 도는 제 1 도의 마스터 유니트회로의 또다른 상세한 구성을 나타낸 회로도.
제 6 도는 제 2 도의 슬리브 유니트회로의 또다른 상세한 구성을 나타낸 회로도.
제 7a 도는 제 3 도 및 제 5 도의 마스터 유니트회로의 기호도(symbol도).
제 7b 도는 제 4 도 및 제 6 도의 슬리브 유니트회로의 기호도.
제 8a 도는 제 3 도 내지 제 6 도의 회로에서 사용되는 RAM셀의 구체적인 구성을 나타낸 회로도.
제 9 도는 제 3 도 내지 제 6 도의 회로에서 사용되는 RAM셀의 또다른 구체적인 구성을 나타내는 회로도.
제 10 도는 제 3 도 내지 제 6 도의 회로에서 사용되는 입력선택회로의 구체적인 구성을 나타낸 회로도.
제 11 도는 제 3 도 내지 제 6 도의 회로에서 사용되는 입력선택회로의 또다른 구체적인 구성을 나타낸 회로도.
제 12 도는 제 3 도 혹은 제 5 도의 마스터 유니트회로와 제 4 도 혹은 제 6 도의 슬리브 유니트회로를 이용하여 구성된 D형 플립플롭의 회로도.
제 13 도는 1개의 마스터 유니트회로의 입럭에 관계한 근거리 배선을 포함하는 부분을 추출하여 나타낸 블럭도.
제 14 도는 1개의 슬리브 유니트회로의 입력에 관계한 근거리 배선을 포함하는 부분을 추출하여 나타낸 블럭도.
제 15 도는 복수개의 마스터 유니트회로 및 슬리브 유니트회로를 마스터형상으로 배치한 경우의 장거리 배선을 나타낸 도면.
제 16 도는 신호관측수단을 포함하는 프로그래머블 로직 유니트회로의 구성을 나타낸 회로도.
제 17 도는 신호관측수단을 포함하는 프로그래머블 로직 유니트회로의 또다른 구성을 나타낸 회로도.
제 18 도는 제 16 도에 나타낸 유니트회로를 종방향 또는 횡방향으로 배치한 경우에 이것들을 선택하기 위한 데이터를 포함하는 구성을 나타낸 회로도.
제 19 도는 제 17 도에 나타낸 유니트회로를 종방향 또는 횡방향으로 배치한 경우에 이것들을 선택하기 위한 데이터를 포함하는 구성을 나타낸 회로도.
제 20 도는 제 3 도의 마스터 유니트회로의 또다른 상세한 구성을 나타낸 회로도.
제 21 도는 제 3 도의 마스터 유니트회로의 상기한 것과는 또다른 상세한 구성을 나타낸 회로도.
제 22 도는 매트릭스형상으로 배치된 복수개의 유니트회로내의 각 RAM셀에 대한 데이터의 기록·판독 및 각 유니트회로의 출력의 판독제어를 하기 위한 시스템전체의 구성을 나타낸 블럭도.
제 23 도는 제 22 도의 시스템이 작동될 때의 타이밍 챠트도.
본 발명은 반도체 집적회로에 관한 것으로서, 특히 사용자가 소망의 회로기능을 프로그램할 수 있는 프로그래머블 로직 유니트회로 및 프로그래머블 로직회로에 관한 것이다.
현재, 사용자가 소망하는 회로를 반도체 집적회로로 실현하는 여러가지 방법이 개발되고 있다. 그중에서도 게이트 어레이(gate array)는 대단히 유용한 집적회로이다. 잘 알려진 바와 같이 게이트 어레이는, 미리 트랜지스터를 웨이퍼내에 만들어놓고, 금속배선에 의하여 선택적으로 트랜지스터를 결합시켜 소망의 논리회로를 실현하는 집적회로이다. 상기 금속배선에 의한 트랜지스터간의 결선(結線)은 제조업자가 하는데 금속배선의 형성공정은 집적회로의 제작과정에 있어서 거의 최종단계이다. 따라서 사용자에게 신속하게 제품을 제공할 수 있다는 이점이 있다.
그러나, 제조업자는 사용자로부터 회로정보를 받아서 이 회로정보에 의거 금속배선층의 마스터패턴을 제작하고, 또 이 마스터를 이용하여 집적회로를 제작하는 것으로, 사용자가 발주한 후 부터 제품을 받을 때까지에는 수일 또는 수주간의 시간이 필요하게 된다. 또 만일 사용자의 과실로 인하여 잘못된 회로정보를 제조업자가 받았을 때에는 제작된 집적회로는 사용할 수 없게 되며, 수정을 위한 새로운 집적회로를 제작하지않으면 안된다.
이와같은 불합리점을 해소하기 위하여 개발된 것이 필드프로그래머블 게이트 어레이(FPGA)이다. FPGA는 사용자가 제조업자에게 회로정보를 공급하지 않더라도, 사용자자신이 프로그램하여 소망의 회로를 얻을 수 있는 집적회로이다. 상술한 바와같이 금속배선을 선택적으로 결합하므로써 소망의 논리회로를 얻을 수 있는 것이 게이트 어레이의 특징이다. 여기서, 사용될 것이라고 생각되는 배선을 여러개 만들어넣고, 내부의 스위치를 적절히 절환시키므로써, 이것 중의 결선을 선택적으로 행하도록 하면 종래의 게이트 어레이와 동등한 동작을 하는 집적회로를 실현할 수 있다.
이와같이 FPGA의 일예는, 예를 들면 미국특허 제 5,706,216호 명세서 및 미국특허제 4,758,958호 명세서에 게재되어 있다. 즉, 전자에서는 시프트 레지스터로 된 메모리회로, 조합논리회로, D형 플립플롭으로 된 일시보존회로 및 선택회로로 구성된 유니트회로가 게재되어 있다. 또 후자에서는 시프트 레지스터로 된 메모리회로, 조합논리회로(combinational loglc circuit), D형 플립플롭으로 된 일시보존회로 및 선택회로로 구성된 유니트회로, 및 이 유니트회로를 매트릭스형상으로 배치한 회로구성이 게재되어 있다.
상기와 같은 FPGA를 개발함에 있어서 특히 유의하지 않으면 안되는 점은, 유니트회로의 규모 및 프로그램용의 기억회로를 어떠한 것으로 하는가에 있다.
상기 종래의 FPGA의 유니트회로는 실로 여러가지의 조합논리회로를 실현할 수 있으며 또 유니트회로내에 D형 플립플롭을 내장하는등 회로규모가 대단히 큰 것으로 되어 있다. 또 유니트회로의 내부노드의 상태를 파악하려고 하면 보다 많은 회로를 필요로 하기 때문에 회로규모가 더욱 커진다. 유니트회로의 규모가 커지면, 1개의 유니트회로로 실현할 수 있는 회로의 종류가 많아진다는 이점이 있으나, 그만큼 면적이 증가하여 집적화하기에 매우 불리하게 된다. 또한 요구되는 논리회로가 다입력(多入力)의 간단한 조립논리회로이면 유니트회로내에서 사용되지 않는 회로방식이 많이 효율적이지 못하다.
한편, 메모리회로에서도 -시프트 레지스터에서는 시리얼에 데이터가 전송되기 때문에- 다수의 데이터를전송하기 위해서는 많은 시간이 소요된다. 또 메모리회로내의 일부 데이터를 바꾸고자 할 경우, 또는 일부 데이터를 판독하고자 할 경우에도, 모든 데이터를 다시한변 전송하여 변경하지 않으면 안되는 결점이 있다.
따라서, 본 발명은 필드 프로그래머블 게이트 어레이를 구성하는데 적합한 프로그래머블 로직 유니트회로및 프로그래머블 로직회로를 제공하는 것을 목적으로 한다.
본 발명에 의하면, 적어도 2개의 입력신호가 공급되며 이들의 입력신호의 소정논리출력신호를 얻는 조합논리회로와, 이 조합논리회로에 공급되는 적어도 2개의 각 입력신호를 선택용의 제 1데이터에 의거하여 각각 2개이상의 신호중에서 선택하는 적어도 2개의 입력선택회로와, 조합논리회로의 출력신호를 클록신호(clock signal)에 동기시켜서 래치하고 출력하는 클록동기회로와, 조합논리회로의 출력신호 및 클록동기회로의 출력신호를 선택용의 제 2데이터에 의거하여 선택출력하는 3스테이트 출력용의 출력선택회로와, 적어도 상기 선택용의 제 1데이터 및 제 2데이터를 기억하는 기억회로를 구비한 프로그래머블 로직 유니트회로가 제공되고 있다.
상기 프로그래머블 로직 유니트회로에서는, 데이터기록회로에 기록된 데이터에 의거하여 입력선택회로에서 입력신호가 선택되어 조합논리회로로 공급된다. 또 데이터기록회로에 기억된 데이터에 의거하여 출력선택회로에서 상기 조합논리회로의 출력 및 클록동기회로의 출력이 선택된다. 따라서 데이터기록회로에 기억시킨 데이터에 대응한 논리를 얻을 수 있다.
이하 도면을 참조하면서 본 발명을 실시예에 의거하여 상세하게 설명한다.
본 발명에 관한 프로그래머블 로직회로에서는, 뒤에서 상세하게 설명하는 프로그래머블 로직 유니트회로가 다수개 형성되어 있으며, 이들 복수의 유니트회로가 매트릭스형상으로 배치된다. 또한 각 유니트회로 상호간의 배선에 의하여 규칙적으로 결선(結線)된다. 상기 복수의 유니트회로는, 기본적으로는 마스터 유니트회로와 슬리브 유니트회로의 2종류로 구성된다.
제 1 도는 마스터 유니트회로의 개략적인 구성을 나타낸 블럭도이다. 상기 마스터 유니트회로는 데이터를 기억하는 데이터 기억힉로(10), 2개의 입력선택회로(11)(12), 2입력의 조합논리회로(13), 클록회로를 포함하는 클록동기회로(14), 극성선택회로(polarity select circuit)(15) 및 출력선택회로(16)로 구성되어 있다.
상기 일방의 입력선택회로(11)는, 상기 데이터기억회로(l0)의 기억데이터에 의거하여 상기 조합논리회로(13)에 공급하기 위한 일방의 입력(A)을 N개{(N은 정(正)의 정수(整數)}의 입력(10)중에서 선택한다 마찬가지로, 상기 타방의 입력선택회로(12)는, 상기 데이터기억회로(10)의 기억데이터에 의거하여 상기 조합논리회로(13)에 공급하기 위한 타방의 입력(B)을 M개(M은 정의 정수)의 입력(11)중에서 선택한다. 상기 조합논리회로(13)는 이미 선택된 논리상태에 의거하여 상기 2개의 입력(A)(B)의 논리신호를 얻는다. 그리고 상기 조합논리회로(13)의 출력은 상기 클록동기회로(14)에 공급된다. 클록동기회로(14)는 상기 조합논리회로(13)의 출력을 클록신호에 동기시켜서 출력하는 것이다. 상기 클록동기회로(14)가 있으면 순서논리회로를 용이하게 구성할 수 있어 매우 유용하다. 상기 클록동기회로(14)의 클록신호의 역할을 하는 것이 상기입력(IO)중에서 선택되는 입력(A)이다. 따라서 상기 입력(A)은 조합논리회로(13)에 입력되며, 클록동기회로(14)의 클록신호의 역할도 한다. 또 클록동기회로(14)에 공급되는 클록신호는 클록출력(CO)으로서 마스터 유니트 회로의 외부로 출력된다. 또한 상기 클록동기회로(14)에는 내부의 래치회로를 리세트하기 위한 리세트 입력신호(RI)가 공급된다.
상기 클록동기회로(14)의 출력은 상기 극성선택회로(15)에 공급된다. 극성선택회로(15)는 상기 클록동기회로(14)의 출력을 그대로의 레벨로 출력할 것인가 혹은 반전하여 출력할 것인가를 선택한다. 이 선택동작도 데이타기록회로(10)의 기억데이터에 의거하여 제어된다. 상기 극성선택회로(15)의 출력(Q)은 마스터 유니트회로의 외부로 출력된다.
상기 극성선택회로(15)의 출력 (Q)은, 상기 출력선택회로(16)에도 공급된다. 상기 출력선택회로(16)에는 상기 입력(A) 및 데이터기록회로(l0)의 기억데이터가 공급된다. 상기 출력선택회로(16)는 상기 극성선택회로(15)의 출력(Q)을 K개(K는 정의 정수)의 상이한 출력단중 어느 곳에서 출력할 것인가를 선택한다. 상기 선택동작은 데이터기록회로(10)의 기억데이터에 의거하여 제어된다. 또한 출력선택회로(16)는 복수개의 출력단에서 동시에 출력하는 것도 가능하다. 이하 상기 출력을 QO로 한다. 또 출력선택회로(16)의 출력(QO)은, "1" 및 "0" 레벨의 상태외에 고(高)임피던스상태로도 될 수 있으며, 출력선택회로(16)의 출력은 3스테이트 출력으로 되어 있다.
제 2 도는 상기 슬리브 유니트회로의 개략적인 구성을 나타낸 블럭도이다. 상기 슬리브 유니트회로는, 상기 마스터 유니트회로와 마찬가지로, 데이터기록회로(10), 2개의 입력선택회로(11)(12), 2입력의 조합논리회로(13), 클록동기회로(l4), 극성선택회로(15) 및 출력 선택회로(16)로 구성되어 있다. 그러나, 마스터 유니트회로와의 클록동기회로(14)의 클록신호가 상이하다. 즉, 슬리브 유니트회로에서는, 외부에서 입력되는 클록신호(CI)가 클록동기회로(14)에 클록신호에서 공급된다. 상기 클록신호(CI)는, 상기 마스터 유니트회로에서 출력되는 클록신호(C0)이다. 한편 입력선택회로(1)의 출력은 클록동기회로(14)에 입력되며, 이 입력선택회로(11)의 출력에 의하여 클록동기회로(14)내의 래치가 리세트된다. 이 리세트신호는 리세트출력신호(R0)로서 상기 슬리브 유니트회로에서 외부로 출력된다.
제 3 도는 상기 제 1 도에 도시한 마스터 유니트회로의 상세한 구성을 나타낸다. 이 마스터 유니트회로에서는, 상기 제 1 도에서 나타낸 회로외에 다수개의 MOS스위치, 게이트회로등이 형성되어 있다. 또, 9개의 RAM셀(R0∼R8)은 상기 데이터기억회로(10)를 구성하고 있다.
상기 일방의 입력선택회로(11)는 3개의 외부입력(I00∼I02) 및 타방의 입력선택회로(12)의 출력중에서 1개를 선택하고, 또 상기 타방의 입력선택회로(12)는 3개의 외부입력(I10∼I12) 및 일방의 입력선택회로(11)의 출력중에서 1개를 선택한다. 즉, 본 실시예에서는, N=M=4이다. 그리고 상기 일방의 입력선택회로(11)에 있어서의 입력선택동작은, 데이터기억회로(10)내의 2개의 RAM셀(R0,R1)에서 판독되는 상보(相補)하는 데이터(D0,/D0,D1,/D1)에 의거하여 결정된다. 마찬가지로, 타방의 입력선택회로(12)에 있어서의 입력선택동작은, 데이터기억회로(10)내의 2개의 RAM셀(R6,R7)에서 판독되는 상보하는 데이터(D6,/D6,D7,/D7)에 의거하여 결정된다.
상기 일방의 입력선택회로(11)에서 선택된 입력(A)은 3개의 OR게이트(21,22,23)의 각 일방의 단에 병렬로 공급된다. 그리고 상기 OR게이트(21)의 타방의 단에는 RAM셀(R2)에서 판독되는 데이터(D2)가, OR게이트(22)의 타방의 단에는 RAM셀(R2)에서 판독되는 데이터(/D2)가 각각 공급되며, OR게이트(23)의 타방의 단에는 RAM셀(R3)에서 판독되는 데이터(/D3)가 공급된다.
상기 조합논리회로(13)는, 본 실시예에서는 2입력의 NAND게이트(24)이다. 그리고 상기 OR게이트(21)의 출력 및 상기 타방의 입력선택회로(12)에서 선택된 신호(B)가 상기 NAND게이트(24)에 공급된다.
상기 클록동기회로(14)는 상기 NAND게이트(24)의 출력이 소스, 드레인간의 일단에 공급되는 MOS스위치(25)와, 이 MOS스위치(25)의 소스, 드레인간의 타단에 입력단이 접속된 인버터(26)와, 일방의 입력단에 상기 인버터(26)의 출력이 인도되며 타방의 입력단에는 외부로부터 인도된 리세트 입력신호(RI)가 공급되며 출력이 상기 인버터(26)이 입력단으로 되돌려지는 2입력의 NOR게이트(27)로 구성되어 있다. 그리고 상기 MOS스위치(25)의 게이트에는 상기 OR게이트(22)의 출력이 공급된다. 또 OR게이트(22)의 출력은 CO로서 유니트회로의 외부로 출력된다.
상기 극성선택회로(15)는 소스, 드레인간의 일단이 상기 인버터(26)의 출력단에 접속된 MOS스위치(28)와, 소스, 드레인간의 일단이 상기 NOR게이트(27)의 출력단에 접속된 MOS스위치(29)와, 상기 양 MOS스위치(28,29)의 소스, 드레인간의 타단이 그 입력단에 공통으로 접속된 인버터(30)로 구성되어 있다. 그리고, 상기 양 MOS스위치(28,29)의 각 게이트에는 상기 RAM셀(R8)에서 판독되는 데이터(D8,/D8)가 각각공급된다. 또 상기 인버터(30)의 출력은 상기 신호(Q)로서 유니트회로의 외부로 출력된다.
상기 출력선택회로(16)는 소스, 드레인간의 일단이 상기 인버터(30)의 출력단에 접속된 MOS스위치(31)와, 각각 스스, 드레인간의 일단이 상기 MOS스위치(31)의 소스, 드레인간의 타단에 접속된 MOS스위치(32,33)로 구성되어 있다. 그리고 상기 MOS스위치(31)의 게이트에는 상기 OR게이트(23)의 출력이 공급되며, 상기 MOS스위치(32,33)의 각 게이트에는 상기 RAM셀(R4,R5)의 각 D출력(D4,D5)이 각각 공급된다. 그리고 상기 MOS스위치(32)의 소스, 드레인간의 타단에서는 신호(QOH)가 또한 MOS스위치(33)의 소스, 드레인간간의 타단에서는 신호(QOV)가 각각 출력된다. 즉, 이 출력선택회로(16)에서는 출력의 수 K가 2인 경우이다. 또한 이와같은 구성의 마스터 유니트회로를 이하 제 7a 도와 같은 기호(symbol)로 나타낸다.
제 4 도는 제 2 도에 나타낸 슬리브 유니트회로의 상세한 구성을 나타낸다. 이 슬리브 유니트회로가 제 3 도에 나타낸 마스터 유니트회로와 상이한 곳은, 상기 OR게이트(22) 대신에 2입력의 NAND게이트(34)가 형성되어 있다는 점과, 새로운 2입력의 AND게이트(35)가 형성되어 있다는 점이다. 상기 NAND게이트(34)에는 클록입력신호(CI) 및 RAM셀(R2)의 D출력(D2)이 공급되며, 이 출력은 클록동기회로(14)내의 MOS스위치(25)의 게이트에 공급된다. 상기 AND게이트(35)에는 신호(A) 및 상기 RAM셀(R2)의 D출력(D2)이 공급되며, 이 출력은 클록동기회로(14)내의 NOR게이트(27)의 일방의 입력단에 인도됨과 동시에 유니트회로의 외부로 리세트 출력신호(RO)로서 출력된다. 이와 같은 구성의 슬리브 유니트회로를 이하 제 7b 도와 같은 기호로 나타낸다. 또한 상기 마스터 유니트회로 및 슬리브 유니트회로에서 이용되고 있는 MOS스위치에는 예를 들면 N채널의 MOS트랜지스터로 구성된다.
이어서, 상기한 바와 같은 구성으로 된 마스터 유니트회로 및 슬리브 유니트회로의 동작을 설명한다. 마스터 유니트회로 및 슬리브 유니트회로에서는 데이터기록회로(10)내의 각각 9개의 RAM셀(R0∼R8)의 기억데이터에 의거하여 다음과 같은 여러가지의 기능제어가 행해진다.
(1) 입력선택회로(11)에 있어서, N개의 입력에서 1개를 신호 A로서 선택하기 위한 제어
(2) 타방의 입력선택회로(12)에 있어서, M개의 입력에서 1개를 신호 B로 선택하기 위한 제어
(3) 신호(A)를 조합논리회로(13)의 입력으로서 이용할 것인가, 마스터 유니트회로 및 슬리브 유니트회로에서 클록동기회로(14)의 클록신호로서 이용할 것인가, 클록동기회로(14)에서 리세트신호로서 이용할 것인가, 혹은 출력선택회로(16)에 있어서의 3스테이트 출력의 제어신호로 이용할 것인가의 제어.
(4) 극성선택회로(15)에 있어서의 극성선택제어
(5) 출력선택회로(16)에 있어서, 출력(Q)을 K개의 출력단중 어느 위치에서 출력할 것인가의 제어
상기 (1) 및 (2)의 입력선택회로(11,12)에 있어서의 입력(A,B)의 선택은 각각 2개의 RAM셀(R0,R1)및 (R6,R7)의 기억데이터에 의거하여 행해진다.
또, 상기 (3)의 제어는 다음과 같이 행해진다. 조합논리회로인 NAND게이트(24)의 일방의 입력은 B이지만, 타방의 입력은 A 그자체가 아니라 OR게이트(21)를 통해서 NAND게이트(24)에 입력되는 것이다. 그 이유는 상술한 바와 같이, 입력(A)은 조합논리회로(13)의 입력이 될뿐만아니라, 마스터 유니트회로에서는 클록동기회로(14)의 클록신호로서, 슬리브 유니트회로에서는 클록동기회로(14)의 리세트신호로서도 이용되고 있기 때문이다. 따라서, 마스터 유니트회로에서 클록동기회로(14)의 클록신호로서 또는 슬리브 유니트회로에서 클록동기회로(14)의 러세트신호로서 입력(A)을 각각 이용할 때에는 NAND게이트(24)의 입력에서 입력(A)을 분리하지 않으면 안된다. 상기 입력(A)을 클록신호로서 선택할 것인가, 또는 리세트신호로서 선택할 것인가를 제어하는 것이 RAM셀(R2)의 기억데이터이고, 이 데이터가 "1"레벨일 때는 입력(A)이 클록신호 또는 리세트신호로서 이용된다. 한편, RAM셀(R2)의 기억데이타가 "0"레벨일 때에는, 입력(A)은 클록신호 및 리세트신호로서는 이용되지 않는다.
제 3 도의 마스터 유니트회로에 있어서, 입력(A)이 클록신호로서 이용될 때, OR게이트(21)의 출력은 입력(A)과는 관계없이 "1"레벨이 되며, NAND게이트(24)는 입력(B)을 반전(反轉)하여 출력한다. 리세트신호(RI)가 "0"일때, 인버터(26) 및 NOR게이트(27)로 구성되는 래치회로는 MOS스위치(25)를 통해서 전달되는 신호를 래치할 수 있다.
현재, 입력(A)이 클록신호로서 선택된 경우에는, RMA셀(R2)의 /D출력(/D2)은 "0"레벨이 되며, OR게이트(22)는 입력(A)을 클록신호로서 MOR스위치(25)의 게이트에 부여한다. 따라서 MOS스위치(25)가 온(on)되어 NAND게이트(24)의 출력이 래치회로에 부여된다. 즉 이때의 클록동기회로(14)는 입력이 /B이고, 클록신호를 A로하는 클록동기형 래치회로가 된다. 만일, 입력(A)을 클록신호로서 이용하지 않을 때에는 /D2가 "1"레벨이 되며, OR게이트(22)의 출력이 입력(A)과는 관계없이 "1"레벨이 되어 MOS스위치(25)가 항상 온상태가 되기 때문에 클록동기기능은 상실되며, 클록동기회로(14)는 단순한 조합회로가 된다.
제 4 도의 슬리브 유니트회로에 있어서, 입력(A)이 리세트신호로서 이용될 때,OR게이트(21)의 출력은 입력(A)과는 관계없이 "1"레벨이 되며, NAND게이트(24)는 입력(B)을 반전하여 출력하는 것은 마스터 유니트회로의 경우와 같다.
현재, 입력(A)이 리세트신호로서 선택된 경우에는, RAM셀(R2)의 D출력(D2)은 "0"레벨이 되며, AND게이트(35)는 "1"레벨의 입력(A)을 리세트신호로서 클록동기회로(14)내의 NOR게이트(27)의 일방의 입력단자에 부여한다. 따라서 NOR게이트(27)의 출력이 일의적(一義的)으로 "0"레벨, 인버터(2)의 출력이 "1"레벨이 되어 인버터(26) 및 NOR게이트(7)로 구성되는 래치회로가 리세트된다. 또 AND게이트(35)의 출력은 리세트 출력신호(R0)로서 외부로 출력된다. 만일, 입력(A)을 리세트신호로서 이용하지 않을 때에는 D2가 "0"레벨이 되고, AND게이트(35)의 출력이 입력(A)과는 관계없이 "0"레벨이 되어 NOR게이트(27)의 출력에는 영향이 미치지 않는다.
여기서, 입력선택회로(11,12)에 서로의 출력(A,B)이 각각의 1개의 입력으로서 선택되는 점에 대해서 설명한다.
현재, 입력(I10)의 단분한 반전신호를 출력(Q)으로서 얻는 경우를 생각할 수 있다. 즉, 이 경우는 조합논리회로(13)의 논리상태를 NAND논리에서 NOT논리로 변경하는 것을 의미한다. 이때, 클록신호는 필요없으며, 입력(A)는 NAND게이트(24)이 입력신호로서 입력선택회로(11)에서 선택된다. 입력(B)에는 물론 I10이 타방의 입력선택회로(12)로 선택된다. NAND게이트(24)에서 입력(B)의 반전신호를 얻기위한 방법의 하나로서는 A와 B를 서로 같은 것으로 하면 된다. 따라서 입력(B)를 입력선택회로(11)의 1개의 입력으로하여 공급한다. 마찬가지로 입력(B)에 입력(A)을 전달시키는 수단이 있으면 되기 때문에 각각의 입력선택회로(11,12)는 서로의 출력을 입력의 1개로서 하고 있는 것이다.
또 조합논리회로(13)의 논리상태를 NAND논리에서 NOT논리로 변경한다는 목적을 위해서는, 마스터 유니트회로는 제 5 도에 도시한 구성으로, 슬리브 유니트회로는 제 6 도에 도시한 구성으로 각각 변경해도 된다. 즉, 제 3 도의 마스터 유니트회로에서는, 조합논리회로(13)의 논리상태를 NAND논리에서 NOT논리로 변경하기 위해서 입력선택회로(11,12)의 서로의 출력(A,B)을 각각 1개의 입력으로서 선택하도록 하고 있으나, 입력선택회로(11)에 입력선택회로(12)의 출력(B)을, 입력신택회로(12)에 입력선택회로(11)의 출력(A)을 각각 입력하는 것 대신에, 제 5 도에 도시한 바와 같이 각각 "1"레벨의 논리신호를 입력할 수 있다. 제 6 도의 슬리브 유니트회로에서도 같은 목적으로 입력선택회로(11,12)의 각각 1개의 입력으로서 "1"레벨의 논리신호를 입력하도록 한 것이다. 또한 상기 조합논리회로(13)로서 NOR게이트를 사용할 경우에는 입력선택회로(11,12)의 각각 1개의 입력으로서 "0"레벨의 논리신호를 입력할 수도 있다. 또, 상기 제 5 도에 도시한 마스터 유니트회로의 기호도 제 7a 도로 나타내며, 제 6 도에 나타낸 슬리브 유니트회로의 기호는 제 7b 도로 나타낸다.
상기 클록동기회로(14)의 인버터(26) 및 NOR게이트(27)의 각 출력은, 극성신택회로(15)내의 2개의 MOS스위치(28,29)의 각각을 통해서 인버터(30)에 전달된다. 그리고 상기 2개의 MOS스위치(28,29)가 출력의 극성을 선택한다. 이 선택을 제어하기 위해서 상기 데이터기록회로(10)내의 RAM셀(R8)의 기억데이터가 이용된다. 즉, RAM셀(R8)의 기억데이터가 "1"레벨이고, D출력(D8)이 "1"레벨일 때는 NIOS스위치(28)가 온되고 인버터(26)의 출력인 인버터(30)에 전달된다. 따라서, 유니트회로 출력(Q)은 상기 NAND게이트(24)의 출력과 서로 같게되며, NAND게이트(24)의 출력은 비반전상태(非反車斬大態)로 출력된다. 이것과는 반대로, RAM셀(R8)의 기억데이타가 "0"레벨이고, /D출력(/D8)이 "1"레벨일 때는 MOS스위치(29)가 온되고 NOR게이트(27)의 출력이 인버터(30)에 전달된다. 따라서, 이 경우에는 유니트회로 출력(Q)은 상기 NAND게이트(24)의 출력과 서로 반대가 되며, NAND게이트(24)의 출력은 반전상태로 출력되는 것이 된다.
출력선택회로(16)에서는 상기한 바와 같이 상기 출력(Q)를 2개의 출력단에서 선택적으로 출력함과 동시에 출력단을 고임피던스상태로 설정할 수 있다.
다음은 상기 동작을 설명한다. MOS스위치(31)는 3스테이트 제어용의 스위치이다. 현재, 데이터기록회로(10)내의 RAM셀(R3)이 기억데이터가 "1"레벨일 때, 그 /D출력(/D3)은 "0"레벨이 되며, 이 MOS스위치(31)의 게이트에는 입력(A)이 전달된다. 따라서, 입력(A)이 "1"레벨이면 MOS스위치(31)가 온되어 출력(Q)이 2개의 MOS스위치(32,33)의 공통접속점에 전달된다. 또 입력(A)이 "0"레벨이면 MOS스위치(31)가오프되어 출력(Q)은 전달되지 않는다.
한편, RANM셀(R3)의 기억데이타가 "0"레벨일 때, /D출력(/D3)은 "1"레벨이 되며, 입력(A)에 관계없이 OR게이트(23)의 출력은 "1"레벨이 되어 MOS스위치(31)는 항상 온된다. 이때 2개의 RAM셀(R4,R5)의 기억데이터에 의해서 2개의 MOS스위치(32,33)를 온 혹은 오프시켜서 상기 MOS스위치(31)의 출력을 각각 QOH, QOV에 전달할 것인가 아닌가가 결정된다. 즉, RAM셀(R4,R5)의 기억데이터가 모두 "0"레벨이고, D출력(D4,D5)이 모두 "0"레벨일 때는 2개의 MOS스위치(32,33)가 모두 오프되어 QOH 및 QOV에는 모두출력(Q)이 전달되지 않는다 RAM셀(R4)의 기억데이터가 "1"레벨이고, 출력(D4)이 "1"레벨일때는 MOS스위치(32)가 온되어 출력(Q)이 QOH에 전달된다. 마찬가지로, RAM셀(R5)의 기억데이터가 "1"레벨이고, 출력(D5)이 "1"레벨일 때는 MOS스위치(33)가 은되어 출력(Q)이 QOV에 전달된다.
제 8 도는, 상기 마스터 유니트회로 및 슬리브 유니트회로에 있어서의 데이터 기록회로(10)내에서 각각 사용되는 1개의 RAM셀의 구체적인 구성을 나타낸다. 이 셀에는 각각 2개의 인버터(41,42) 및 트랜스퍼 게이트(43,44)가 형성되어 있다. 상기 트랜스퍼 게이트(43,44) 각각의 소스, 드레인간의 일단은 비트선(BL,/BL)의 각각에 접속되며, 게이트는 워드선(WL)에 공통으로 접속되어 있다. 상기 트랜스퍼 게이트(43)의 소스, 드레인간의 타단은 상기 인버터(41)의 입력단 및 인버터(42)의 출력단에 공통으로 접속되며, 상기 트랜스퍼 게이트(44)의 소스, 드레인간의 타단은 상기 인버터(42)의 입력단 및 인버터(41)의 출력단에 공통으로 접속된다. 그리고 출력(D,/D)은 2개의 인버터(41,42)의 출력단에서 각각 출력된다. 즉, 이 RAM셀은 스태틱형(static型)의 것이다.
제 9 도는, 상기 마스터 유니트회로 및 슬리브 유니트회로에 있어서의 데이터기록회로(10)내에서 각각 사용되는 1개의 RAM셀의 구체적인 구성을 나타낸다. 이 셀에는 데이터기억용의 축전기(capacitor)(45)와, 워드선(WL) 및 비트선(BL)에 접속된 축전기선택용의 MOS스위치(46)가 형성되어 있다. 그리고 출력(D,/D)은 축전기(45)의 기억데이터 및 이것을 입력으로 하는 도시하지 않은 인버터의 출력으로서 얻어진다.즉, 이 RAM셀은 다이나믹형(dynamic型)의 것이다.
제 10는 상기 마스터 유니트회로 및 슬리브 유니트회로에서 각각 사용되는 입력선택회로(11)의 구체적인 구성을 나타낸다. 이 입력선택회로(11)는 4개의 입력에서 1개를 선택하는 것으로서, 6개의 MOS스위치(51∼56)로 구성되어 있다. 즉, 외부입력(I00)과 노드(N1)사이에는 MOS스위치(51)의 소스, 드레인간의 삽입되어 있다. 외부입력(I01)과 노드(Nl)사이에는 MOS스위치(52)의 소스, 드레인간이 삽입되어 있다. 또 외부입력(I02)과 노드(N2)사이에는 MOS스위치(53)의 소스, 드레인간이 삽입되어 있다. 입력(B) 혹은"1"레벨의 논리신호와 상기 논리(N2)사이에는 NIOS스위치(54)4의 소스드레인간이 삽입되어 있다. 또한 상기 노드(N1)와 입력(A)을 얻기 위한 노드사이에는 MOS스위치(55)의 소스, 드레인간의 삽입되어 있다. 상기 노드(N2)와 입력(A)을 얻기 위한 노드사이에는 MOS스위치(56)의 소스, 드레인간의 삽입되어 있다. 그리고 상기 2개의 MOS스위치(51,53)의 게이트에는 상기 스태틱형의 RAM셀(RO)의 /D출력이 공급되며, 상기 2개의 MOS스위치(52,54)의 게이트에는 RAM셀(R0)의 D출력이 공급된다. 또한 상기 2개의 MOS스위치(55,56)의 게이트에는 상기 RAM셀(R1)의 D, /D출력이 각각 공급된다.
여기서, 상기 2개의 RAM셀(R0,Rl)에 기억되는 2비트의 데이터에 대응하여 상기 6개의 MOS스위치(51∼56)가 선택적으로 온상태가 되며, 3개의 외부입력(I00∼I02) 및 1개의 입력(B) 혹은 "1"레벨의 논리신호중에서 1개가 선택된다. 예를 들면 RAM셀(R0, R1)의 기억데이터가 모두 "1"레벨일 때는 MOS스위치(54,56)가 온되고, 입력(B) 혹은 "1''레벨의 논리신호가 선택된다. 또한 타방의 입력선택회로(12)는 상기입력선택회로(11)와 마찬가지로 구성되어 있기 때문에 그 설명은 생략한다.
제 11 도는 상기 마스터 유니트회로 및 슬리브 유니트회로에서 각각 사용되는 입력선택회로(11)의 또다른 구체적인 구성을 나타낸다. 이 실시예는 RAM셀(R0,Rl)로서 상기 다이나믹형의 RAM셀이 이용되는 경우이며, /D출력을 얻기위한 제 10 도의 회로에 대하여 2개의 인버터(57,58)가 추가되어 있다.
그런데 상기와 같이 유니트회로를 마스터와 슬리브의 2종류로 하는 이유는 다음과 같다. 상술한 바와 같이 마스터 유니트회로내의 클록동기회로는 래치회로를 포함하고 있다. 일반적으로 수순회로에서는 래치회로 뿐만아니라 D형 플립플롭도 자주 이용된다. D형 플립플롭은 잘 알려진 바와 같이, 래치회로를 2단 직렬접속하고 각각에서 사용되는 클록신호가 서로 반전관계가 되도록 설정하여 2단의 래치회로가 서로 상보동작(相補動作)하도록 한 것이다. 따라서 D형 플립플롭을 복수의 유니트회로에서 실현할 경우에는 클록신호가 서로 반전된 래치회로를 갖는 2개의 유니트회로를 직렬접속하면 된다. 따라서 마스터 유니트회로와 슬리브유니트회로간의 차이점의 하나는, 단지 클록동기회로(14)의 클록신호를 공급할 것인가 또는 클록동기회로(14)에서 클록신호를 받아들일 것인가와, 클록동기회로(14)에서 래치회로 리세트용의 리세트신호를 공급할 것인가 또는 클록동기회로(14)에서 리세트신호를 받아들일 것인가이다.
각각 1개의 마스터 유니트회로와 슬리브 유니트회로를 이용하여 D형 플립플롭을 구성한 예를 제 12 도에나타낸다. 이 실시예에서는, 마스터 유니트회로(MU)의 입력(I00)을 클록입력으로 또 입력(I10)을 데이터입력으로 하고, 슬리브 유니트회로(SU)의 Q를 출력으로 하는 D형 플립플롭이다. 또 슬리브 유니트회로(SU)의 입력(I00)을 리세트신호입력으로 하고, 슬리브 유니트회로(SU)의 리세트출력신호(RO)는 마스터유니트회로(MU)에 리세트입력신호(RI)로서 공급된다. 또한 상기 2개의 유니트회로는 동일집적회로내에 형성되어 있다.
다음은 상기 마스터 유니트회로 및 슬리브 유니트회로를 각각 복수개 이용하여 -이것들을 매트릭스형상으로 배치하여- FPGA(프로그래머블 로직회로)를 구성할 때의 배선군(配線群)구성에 대하여 설명한다. 이 FPGA에 있어서의 배선군에는 2종류가 있다. 하나는 서로 인접하게 되어 있는 유니트회로 서로를 접속하는 배선군(이할 이 배선군을 근거리배선군이라 한다)이며, 또하나는 매트릭스형상으로 배치된 복수의 유니트회로를 행(行)단위 혹은 열(列)단위로 접속하는 배선군(이하 이 배선군을 장거리배선군이라 한다)이다.
제 13 도는 1개의 마스터 유니트회로의 입력에 관계한 근거리배선군을 포함하는 부분을 추출하여 나타낸 블록도이다. 1개의 마스더 유니트회로(MU)를 중심으로 하여 그 상하좌우방향으로 4개의 슬리브 유니트회로(SU1∼SU4)가 배치되어 있다. 그리고 상기 4개의 슬리브 유니트회로(SU1∼SU4)의 각 출력(Q)이 마스터유니트회로(MU)의 입력(I01,I10,I02,I11)이 되도록 각각 배선이 형성되어 있다. 또한 마스터 유니트회로(MU)의 입력(I00,I12)에 대해서는 후술한다. 이와같은 구성이면 가장 가까운 유니트로부터의 신호전달이 대단히 용이하게 된다.
제 14 도는 1개의 마스터 유니트회로의 출력에 관계한 근거리배선군을 포함하는 부분을 추출하여 나타낸 블록도이다. 이 경우도, 1개의 마스터 유니트회로(MU)를 중심으로 하여 그 상하좌우방향으로 4개의 슬리브유니트회로(SU1∼SU4)가 배치되어 있다. 그리고 상기 1개의 마스터 유니트회로(MU)의 출력(Q)은 4개의 슬리브 유니트회로(SU1∼SU4)의 의 입력(I10,I11,I10,I10)이 되도록 각각 배선이 형성되어 있다.
또한 상기 제 13 도 및 제 14 도에는 단지 마스터 유니트회로의 경우의 근거리배선군이 도시되어 있으나, 슬리브 유니트회로에 대해서도 같기 때문에 이것들의 근거리배선군에 대해서는 생략한다.
다음은 장거리배선군에 대하여 설명한다. 제 15 도에 있어서, 매트릭스형상으로 각각 복수개의 마스터 유니트회로(도면에서는 각각 부호 S로 표시되어 있음)가 배치되어 있다. 도면중, 종방향으로 배치된 복수개의 유니트회로의 입력(I12)과 출력(QOV)은 각각 종방향으로 연장된 각 2개의 배선(V1,V2)에 각각 공통으로 접속되어 있다. 또, 도면중 횡방향으로 배치된 복수개의 우니트회로의 입력(I00)과 출력(QOH)은 각각 횡방향으로 연장된 각 2개의 배선(H1 ,H2)에 각각 공통으로 접속되어 있다.
이와같은 장거리배선(V1,V2 및 H1, H2)을 형성하므로써, 임의의 위치의 유니트회로는, 복수개의 유니트회로를 우회하여 데이터를 전송할 수 있다. 또 각 유니트회로의 출력(QOH 및 QOV)은 3스테이트출력으로 되어 있기 때문에, 각 장거리배선을 마치 마이크로컴퓨터 시스템의 데이터 버스로서 이용할 수 있다. 즉, 각 유니트회로내의 출력선택회로(16)에서는 MOS스위치(31)를 온/오프 제어할 수 있다. 따라서, 출력(QOH 혹은 QOV)에서 배선에 대하여 신호를 출력할 필요가 있는 유니트회로에는 상기 MOS스위치(31)를 온 상태로 설정하고, 신호를 출력하지 않는 유니트회로에는 상기 MOS스위치(31)를 오프 상태로 설정하므로써 신호의 경합을 일으키지 않고서 복수의 유니트회로에서 장거리배선(V1, V2 및 H1, H2)을 공용할 수 있다. 따라서 마이크로컴퓨터의 주변장치회로를 매우 용이하게 프로그램할 수 있다.
다음은 본 발명의 중요한 기술인 신호관측을 하기위한 회로구성에 대하여 설명한다. FPGA에 임의의 회로기능을 프로그램한 후, FPGA의 입력단자에 신호를 입력하고, 출력단자에서 출력을 내보내는 것이나, 이때 회로가 소망의 동작을 하지 않았을 경우, 어느부분이 불량동작을 하고 있는 것인가를 점검할 필요가 있다. 이경우, FPGA내의 각 유니트회로의 노드의 신호를 관측할 수 있다면 불량부분을 보다 빠르게 발견할 수 있다. 그러므로, 본 발명의 각 유니트회로에는 임의의 노드의 신호를 관측하기 위한 수단이 형성되어 있다.
제 16 도는 상기 신호관측수단을 포함하는 1개의 프로그래머블 로직 유니트회로의 구성을 나타내는 회로도이다. 도면에 있어서, R0∼R8은 상기 제 3 도 또는 제 4 도에 도시되어 있으며, 상기 데이터기록회로(10)를 구성하는 RAM셀이다. 또한 각 RAM셀의 상세한 설명은 상기 제 9 도에 도시한 바와같다. 그리고 RAM셀 R0와 R6는 비트선 BL1에, RAM셀 R1과 R7은 비트선 BL2에, RAM셀 R2와 R8은 비트선 BL3에 각각 공통으로 접속되며, RAM셀 R3는 비트선 BL4에, RAM셀 R4는 비트선 BL5에, RAM셀 R5는 비트선 BL6에 각각 접속되어 있다. 한편 RAM셀(R0∼R5)은 워드선(WL1)에 공통으로 접속되며, RAM셀(R6∼R8)은 워드선(WL2)에 공통으로 접속되어 있다.
또한, 유니트회로의 출력(Q)과 상기 1개의 비트선(BL6) 사이에는 신호관측용의 N채널의 MOS스위치(61)가 형성되어 있다. 또 상기 유니트회로에는 상기 2개의 워드선과는 별도로 또하나의 워드선(WL3)이 형성되어 있으며, 상기 신호관측용의 MOS스위치(61)의 게이트가 상기 워드선(WL3)에 접속되어 있다. 또한 상기 3개의 워드선(WL1∼WL3)에는 후술하는 어드레스 디코더의 출력이 공급된다.
상기한 바와같은 구성에 있어서, 유니트회로의 출력(Q)을 관측할 경우에는 워드선(WL3)의 신호를 "1레벨로 설정한다.
따라서 상기 MOS스위치(61)가 온 되어 출력(Q)이 비트선(BL6)에서 판독된다. 비트선(BL6)에서 판독된 신호는 도시하지 않았으나 상기 각 RAM셀의 기억데이터를 판독하기 위한 회로를 이용하므써 FPGA의 외부로 출력된다.
제 17 도는 상기 신호관측수단을 포함하는 1개의 프로그래머블 로직 유니트회로의 또다른 구성을 나타내는회로도이다. 이 유니트회로에서는 제 16 도의 워드선(WL3)대신에 새로운 비트선(BL7)을 형성하고, 이 비트선(BL7)과 유니트회로의 출력(Q)사이에 상기 신호관측용의 MOS스위치(61)를 삽입하도록 한 것이다. 그리고 상기 MOS스위치(61)의 게이트는 RAM(R0∼R5)을 선댁하기 위한 워드선과 동일한 워드선(WLl)에 접속되어 있다. 즉, 상기 유니트회로에서는 RAM셀(R0∼R5)에서 기억데이터를 판독할 때에 동시에 유니트회로의 출력(Q)이 판독된다.
다음은 상기 제 16 도, 제 17 도에 도시한 바와같은 유니트회로를 매트릭스형상으로 배치한 경우의 상기 워드선의 선택방법에 대해서 설명한다.
제 18 도는 상기 제 16 도에 도시한 유니트회로를 종방향 및 횡방향으로 각각 4개씩 배치하여 전체로서 16개 형성한 경우에, 이것들을 선택하기 위한 디코더(DEC)를 포함하는 구성을 나타낸 도면이다. 이 경우 16개의 유니트회로내의 각 RAM셀의 선택 및 유니트회로의 출력(Q)의 선택은 디코더(DEC)에 입력되는 3비트의 상보하는 어드레스신호(A0,/A0∼A2,/A42)에 의거하여 선택된다. 또한 도면에서의 워드선(WL1-1∼WL1-4)은 상기 제 16 도의 워드선(WLl)에 대응하며, 워드선(WL2-1∼WL2-4)은 상기 제 16 도의 워드선(WL2)에 대응하며, 워드선(WL3-1∼WL3-4)은 상기 제 16 도의 워드선(WL3)에 대응한다
도면에 있어서, 상기 3비트 어드레스신호(A0,/A0∼A2,/A2)의 상이한 조합이 입력되는 7개의 AND게이트(7l∼77)는 7개의 디코더출력을 얻기 위해서 형성되어 있다. 상기 AND게이트(71∼77)는 RAM셀만을 선택하기 위해서 형성되어 있으며, 각각의 디코더출력은 워드선(WL2-1,WL2-2,WL2-3)에공급된다.
한편 그외의 AND게이트(72,73,75,76)는 RAM셀과 유니트회로의 출력(Q)을 선택하기 위한 것이며, 이들 AND게이트(72,73,75,76)의 각 디코더출력은 각각 2개의 AND게이트(78과 79,80과 81,82와 83,84와85)에 각각 병렬로 공급된다. 상기 각 2개의 AND게이트(78과 79,80과 81,82와 83,84와 85)의 각각은 RAM셀을 선택하기 위한 신호(RA) 및 유니트회로의 출력(Q)을 선택하기 위한 신호(OB)에 의해서 절환된다. 즉, 신호(RA)가 "1" 레벨로 되어 있을 때에는 AND게이트(72,73,75,76)의 각 디코더출력이 AND게이트(79,80,83,84)에 전달되며, 또한 워드선(WLl-1∼WL1-4)에 공급된다. 한편, 신호(OB) 가 "1" 레벨로 되어 있을 때에는 AND게이트(72,73,75,76)의 각 디코더출력이 AND게이트(78,81,82,85)에 전달되며, 또한 워드선(WL3-1∼WL3-4)에 공급된다.
제 19 도는 상기 제 17 도에 도시한 유니트회로를 종방향 및 횡방향으로 각각 4개씩 배치하여 전체로서 16개 형성한 경우에, 이것들을 선택하기 위한 디코더(DEC)를 포함하는 구성을 나타낸 도면이다. 이 경우에서도, 16개의 유니트회로내의 각 RAM셀의 선택 및 유니트회로의 출력(Q)의 선택은 3비트의 상보하는 어드레스신호(A0,/A0∼A2,/A2)에 의거하여 선택된다. 또한 도면에서의 워드선(WL1-1∼WL1-4)은 상기 제 17 도의 워드선(WL1)에 대응하며, 워드선(WL2-1∼WL2-3)은 상기 제 17 도의 워드선(WL2)에 대응한다.
상기 3비트 어드레스신호(A0,/A0∼A2,/A2)의 상이한 조합이 입력되는 7개의 AND게이트(9l∼97)는 7개의 디토더출력을 얻기 위한 것이고, 각 디코더출력은 워드선(WL2-1,WL1-1,WL1-2,WL2-2,WL1-3,WL1-4,WL2-3)에 각각 공급된다.
또한, 본 실시예에서는 각 유니트회로의 출력(Q)을 판독하기 위한 상기 비트선(BL7)에 상당하는 4개의 비트선(BL7-1∼BL7-4) 이 형성되어 있다.
제 20 도는 상기 RAM셀(R0-R7)로서 상기 제 8 도에 도시한 바와같은 스태틱형의 것을 이용하고, 또 입력선택회로(11,12)로서 상기 제 10 도에 도시한 바와같은 것을 이용하고, 또한 신호관측수단으로서 상기 제 16 도에 도시한 바와같은 것을 이용한 경우의 마스터 유니트회로 전체의 상세한 구성을 나타낸 회로도이다. 이 실시예에서는 출력(Q)으로서 상보하는 신호를 비트선(BL6,/BL6)에서 판독하기 위해 상기 MOS스위치(61)에 상당하는 것으로서 2개의 MOS스위치(61A,61B)가 형성되어 있다. 그리고 일방의 MOS스위치(61A)는 상기 극성선택회로(15)내의 인버터(30)의 입력단과 비트선(/BL6)사이에 삽입되며, 타방의 MOS스위치(61B)는 상기 인버터(30)의 출력단과 비트선(BL6)사이에 삽입되어 있다. 그리고 상기 양 MOS스위치(61A,61B)의 게이트는 모두 RAM셀(R6∼R8)을 선택하는 것과 독립하여 형성된 워드선(WL3)에 접속되어 있다.
제 21 도는 상기 RAM셀(R0∼R7)로서 상기 제 8 도에 도시한 바와같은 스태틱형의 것을 이용하고, 또 입력선택회로(11,12)로서 상기 제 10 도에 도시한 바와같은 것을 이용하고, 또 신호관측수단으로서 상기 제 17 도에 도시한 바와같은 것을 이용한 경우의 마스터 유니트회로 전체의 상세한 구성을 나타낸 회로도이다. 이실시예에서도 출력(Q)으로서 상보하는 신호를 비트선(BL7,/BL7)에서 판독하기 위해 상기 MOS스위치(61)에 상당하는 것으로서 2개의 MOS스위치(61A,61B)가 형성되어 있다. 그리고 일방의 MOS스위치(61A)는 상기 극성선택회로(15)내의 인버터(30)의 입력단과 비트선(/BL7)사이에 삽입되며, 타방의 MOS스위치(61B)는 상기 인버터(30)의 출력단과 비트선(BL7) 사이에 삽입되어 있다. 그리고 상기 양 MOS스위치(61A,61B)의 게이트는 모두 RAM셀(R0∼R5)을 선택하는 것과 동일한 워드선(WL1)에 접속되어 있다.
이와같이 각 유니트회로에서는 출력노드의 신호(Q)를 외부에서 판독하고 관측할 수 있다. 그러나 관측되는 노드는 유니트회로의 출력노드에만 한정되는 것이 아니며 유니트회로내의 임의의 노드를 관측할 수 있다. 또 관측할 수 있는 노드는 항상 임의의 l점에만 한정되는 것이 아니며 동시에 몇몇개의 노드를 관측하는 것이 가능하다. 또한 관측하기 위한 수단에 대해서도 제 16 도, 제 17도에 도시한 바와같은 구성에 한정되지 않는 것은 물론이다.
제 22 도는 매트릭스형상으로 배치된 복수개의 유니트회로내의 각 RAM셀에 대한 데이터의 기록, 판독 및 각 유니트회로의 출력(Q)의 판독제어를 하기 위한 시스템 전체의 구성을 나타낸 블럭도이다. 도면에 있어서, DB는 데이터 버스, ADB는 어드레스 버스이다. 예를들면, 8비트의 시스템에서는 데이터 버스(DB)는 8개, 어드레스 버스(ADB)는 16개의 병렬신호인 것이 일반적이다. 상기 어드레스 버스(ADB)상의 로우 어드레스는 로우 어드레스 래치(ROW ADDRESS LATCH)(101)에서 래치되어 로우 디코더(102)에 공급된다. 또 상기 어드레스 버스(ADB)상의 컬럼 어드레스는 컬럼 어드레스 래치(COLUMN ADDRESS LATCH)(103)에서 래치되어 컬럼 디코더(104)에 공급된다. 또 상기 데이터 버스(DB) 상의 콘트롤 데이터는 콘트롤 레지스터(CONTROL REGISTER)(105)에 공급된다. 이 콘트롤 레지스터(105)는 상기 콘트롤 데이터에 의거하여 RAM셀을 선택하기 위한 상기 신호(RA) 및 유니트회로의 출력(Q)를 선택하기 위한 상기 신호(OB)를 발생한다. 그리고 양신호(RA,OB)는 상기 로우 디코더(102)에 공급되며, 로우 디코더(102)의 동작은 이들의 신호에 의해서 제어된다. 또 상기 로우 디코더(102) 및 Qx럼 디코더(104)의 디코더출력은 복수개의 유니트회로가 매트릭스형상으로 배치된 유니트회로 매트릭스(UNIT CIRCUT MATRIX)(106)에 공급된다.
다음은 제 22 도의 시스템동작을 설명한다. 제 23 도는 제 22 도의 시스템을 제어하기 위해서 사용되는 제어신호의 파형을 나타낸다. /CE, /WR, /RD는 각각 칩 이네이블신호, 라이트신호, 리드신호이며, 마이크로컴퓨터 시스템에서는 잘 알려진 신호이다. /CE는 마이크로컴퓨터의 CPU가 본 발명의 FPGA를 사용할 경우에 "0"레벨로 설정된다. 또 CPU가 FPGA에 데이터를 기록할 경우에는 /WR이 "0" 레벨로 설정되며, CPU가"0"레벨로 설정된다.
데이터판독의 예로서, 유니트회로 매트릭스(106)내의 각 유니트회로에 있어서의 RAM셀의 기억데이터를 판독할 때의 수순을 설명한다. 제 23 도의 타이밍 챠트도에서 나타낸 바와같이 먼저 /CE가 "0" 레벨이 되며, FPGA가 선택된 후에 /WR이 "0" 레벨이 되며, 콘트롤 레지스터(105)에 콘트롤 데이터가 기록된다. 콘트롤 레지스터(105)에는 이미 고유의 어드레스가 할당되어 있으며, /WR=''0"일 때에 어드레스 버스(ADB)에 이 어드레스 데이터를 공급하면 이 데이터가 콘트롤 레지스터(105)에 기록된다. 이 경우 데이터 버스(DB)에는 콘트롤 례지스터(105)의 출력(RA)이 "1"레벨, OB가 "O" 레벨이 되도록 데이터가 공급된다. 따라서 로우 디코더(102)의 출력중 RAM셀을 선택하기 위한 디코더출력이 로우 디코더(102)내에서 선택된다.
이어서 /RD가 "0" 레벨이 되며, 이때에 공급되고 있는 어드레스에 대응하는 RAM셀이 로우 디코더(102) 및 컬럼 디코더(104)에 의해서 선택되며, 이 기억데이터가 데이터 버스(DB) 상으로 출력된다. 이와같이 하여 유니트회로내의 RAM셀의 기억데이터가 판독된다.
또 상기 설명에서 용이하게 생각할 수 있는 바와같이, 유니트회르의 출력(Q)을 판독할 경우, 각 제어신호는 상기한 바와 마찬가지로 하여도 되며, 최초 콘트롤 레지스터(105)에 콘트롤 데이터를 기록할 때에 출력(R4)이 "0" 레벨, OB가 "1" 레벨이 되도록 데이터를 기록하면 된다.
이와같이 제 22 도의 시스템에서는, 데이터 버스상의 데이터의 변경만으로 유니트회로내의 RAM셀의 기억데이터와 유니트회로의 출력(Q)의 판독을 동일한 제어신호로 할 수 있다.
또한 상기 제 22 도의 시스템에서는, 로우 디코더로서 상기 제 18 도에서 나타낸 바와같은 구성의 것을 이용하고 있으나, 이것은 제 19 도에서 나타낸 바와같은 구성의 디코더를 이용할 수도 있다. 단 이때는 콘트롤 레지스터(105)가 필요없으며, 제 23 도의 타이밍 챠트도에 있어서의 처음의 라이트동작이 필요없게 된다.
이와같이 상기 실시예의 프로그래머블 로직 유니트회로 및 프로그래머블 로직회로에서는, 종래에 비해 회로구성을 간단하게 할 수 있으며, 또 유니트회로의 임의의 노드의 신호를 용의하게 관측할 수 있으며, 필드프로그래머블 게이트 어레이를 구성하는데 적당하다
이상 설명한 바와같이, 본 발명에 의하면 필드 프로그래머블 게이트 어레이를 구성하는데 적합한 프로그래머블 로직 유니트회로 및 프로그래머블 로직회로를 제공할 수 있다.

Claims (30)

  1. 선택용 제 1데이터(D0,/D0,D1,/D1)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 1입력선택회로(11)와 ; 선택용 제 2데이터(D6,/D6,D7,/D7)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 2입력선택회로(12)와, 상기 제 1및 제 2입력선택회로(11,12)에 선택된 신호가 입력되며, 이들 입력신호의 소정 논리출력신호를 얻어내는 조합논리회로(13)와 ; 상기 조합논리회로(13)의 출력을 클록신호에 동기시켜 래치하고 출력하는 클록동기회로(14)와, 상기 클록동기회로(14)의 출력신호를 데이타기록회로(10)에 기억되어 있는 데이타에 의해 제어를 받아 그대로의 레벨로 출력할 것인지 혹은 레벨을 반전시켜 출력할 것인지를 결정하는 극성선택회로(15)와; 상기 제 1입력선택회로(11)에서 선택된 신호와 선택용 제 3데이터(/D3,D4,D5)에 의거하여, 상기 극성 선택회로(15)의 출력신호를 복수의 출력단자(QOH,QOV)에서 선택하여 출력하는 3스테이트 출력형 출력선택회로(16)와 ; 적어도 선택용 제 1데이터(D0,/D0,D1,/D1), 제 2데이터(D6,/D6,D7,/D7) 및 제 3 데이터(/D3,D4,D5)를 기억하는 데이터기억회로(10)를 구비한 것을 특징으로 하는 프로그래머블 로직 유니트회로.
  2. 제 1 항에 있어서, 상기 조합논리회로(13)는 상기 제 1및 제 2입력선택회로(11,12)에서 선택된 신호에 대한 출력신호의 논리상태를 변경할 수 있으며, 이 입력신호에 대한 출력신호의 논리상태는 상기 데이터기억회로(10)에 기억된 제 4데이터(D2)에 의거하여 변경되는 것을 특징으로 하는 프로그래머블 로직 유니트회로.
  3. 제 1 항에 있어서, 상기 제 1 및 제 2입력선택회로(11,12)에 있어서의 신호의 선택이 상기 데이터기억회로(10)에 기억된 상보하는 레벨의 상기 제 1 및 제 2데이터(D0,/D0,D1,/D1)(D6,/D6,D7,/D7) 각각에 의거하여 행해지는 것임을 특징으로 하는 프로그래머블 로직 유니트회로
  4. 제 1 항에 있어서, 상기 제 1 및 제 2입력선택회로(11,12)중 일측의 입력선택회로의 출력신호가 타측의 입력선택회로에 입력신호의 하나로서 공급되는 것을 특징으로 하는 프로그래머블 로직 유니트회로
  5. 제 1 항에 있어서, 상기 제 1 및 제 2입력선택회로(11,12)는 각각 2개 이상의 입력신호 중 적어도 1개의 입력신호로서 값이 고정된 논리 신호가 공급되는 것을 특징으로 하는 프로그래머블 로직 유니트회로
  6. 선택용 제 1데이터(D0,/D0,D1,/D1)에 의거하여 2개 이상의 신호 중 어느 1개의 신호를 선택하여 출력하는 제 1입력선택회로(11)와; 선택용 제 2데이터(D6,/D6,D7,/D7)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 2입력선택회로(12)와 ; 상기 제 1 및 제 2입력선택회로(11,12)에서 선택된 신호가 입력되며 ; 이들 입력신호의 소정 논리출력신호를 얻는 조합논리회로(13)와, 상기 조합논리회로(13)의 출력을 클록신호에 동기시켜 래치하고 출력하는 클록동기회로(14)와, 상기 클록동기회로(14)의 출력신호를 데이타기록회로(10)에 기억되어 있는 데이타에 의해 제어를 받아 그대로의 레벨로 출력할 것인지 혹은 레벨을 반전시켜 출력할 것인지를 결정하는 극성선택회로(15)와, 상기 제 1입력선택회로(11)에서 선택된 신호와 선택용 제 3데이터(/D3,D4,D5)에 의거하여, 상기 극성선택회로(15)의 출력신호를 복수의 출력단자(QOH,QOV)에서 선택하여 출력하는 3스테이트 출력형 출력선택회로(16)와 ; 적어도 선택용 제 1데이터(D0,/D0,D1,/D1), 제 2데이터(D6,/D6,D7,/D7) 및 제 3데이터(/D3,D4,D5)를 기억하는 데이터기억회로(10)로 각각 구성된 복수개의 프로그래머블 로직 유니트회로를 가지며, 이들 복수개의 프로그래머블 로직 유니트회로 중 어느 1개의 프로그래머블 로직 유니트회로는, 상기 조합논리회로(13)의 입력신호의 하나가 상기 클록동기회로(14)에 클록신호로서 공급되는 것을 특징으로 하는 프로그래머블 로직회로.
  7. 선택용 제 1데이터(D0,/D0,D1,/D1)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 1입력선택회로(11)와 ; 선택용 제 2데이터(D6,/D6,D7/D7)에 의거하여 2개 이상의 어느 신호중 1개의 신호를 선택하여 출력하는 제 2입력선택회로(12)와 ; 상기 제 1 및 제 2입력선택회로(11,12)에서 선택된 신호가 입력되며, 이들 입력신호의 소정 논리출력신호를 얻는 조합논리회로(13)와, 상기 조합논리회로(13)의 출력을 클록신호에 동기시켜 래치하고 출력함과 동시에 리세트신호에 대응하여 레치내용을 리세트하는 클록동기회로(14)와 ; 상기 클록동기회로(14)의 출력신호를 데이타기록회로(10)에 기억되어 있는 데이타에 의해 제어를 받아 그대로의 레벨로 출력할 것인지 혹은 레벨을 반전시켜 출력할 것인지를 결정하는 극성선택회로(15)와 ; 상기 제 1입력선택회로(11)에서 선택된 신호와 선택용 제 3데이터(/D3,D4,D5)에 의거하여, 상기 극성선택회로(15)의 출력신호를 복수의 출력단자(QOH,QOV)에서 선택하여 출력하는 3스테이트출력형 출력선택회로(16)와 ; 적어도 선택용 제 1데이터(D0,/D0,D1,/D1), 제 2데이터(D6,/D6,D7,/D7)및 제 3데이터(/D3,D4,D5)를 기억하는 데이터기억회로(10)로 각각 구성된 복수개의 프로그래머블 로직 유니트회로를 가지며, 이들 복수개의 프로그래머블 로직 유니트회로중 어느 1개의 프로그래머블 로직 유니트회로는, 상기 조합논리회로(13)의 입력신호의 하나가 상기 클록 동기회로(14)에 리세트신호로서 공급되는것을 특징으로 하는 프로그래머블 로직회로.
  8. 선택용 제 1데이터(D0,/D0,D1,/D1)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 1입력선택회로(11)와 ; 선택용 제 2데이터(D6,/D6,D7,/D7)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 2입력선택회로(12)와, 상기 제 1및 제 2입력선택회로(11,12)에 선택된 신호가 입력되며, 이들 입력신호의 소정 논리출력신호를 얻는 조합논리회로(13)와 ; 상기 조합논리회로(13)의 출력을 클록신호에 동기시켜 래치하고 출력하는 클록동기회로(14)와 ; 상기 클록동기회로(14)의 출력신호를 데이타기록회로(10)에 기억되어 있는 데이타에 의해 제어를 받아 그대로의 레벨로 출력할 것인지 혹은 레벨을 반전시켜 출력할 것인지를 결정하는 극성선택회로(15)와, 상기 제 1입력선택회로(11)에서 선택된 신호와 선택용 제 3데이터(/D3,D4,D5)에 의거하여, 상기 극성선택회로(15)의 출력신호를 복수의 출력단자(QOH,QOV)에서 선택하여 출력하는 3스테이트 출력형 출력선택회로(16)와 ; 적어도 선택용 제 1데이터(D0,/D0,D1,/D1), 제 2데이터(D6,/D6,D7,/D7) 및 제 3데이터(/D3,D4,D5)를 기억하는 데이터기억회로(10)로 각각 구성된 복수개의 프로그래머블 로직 유니트회로를 가지며, 이들 복수개의 프로그래머블 로직유니트회로중 어느 1개의 프로그래머블 로직 유니트회로는, 상기 조합논리회로(13)의 입력신호의 하나가 상기 출력 선택회로(16)를 3스테이트 상태로 제어하기 위한 제어신호로서 공급되는 것을 특징으로 하는 프로그래머블 로직회로.
  9. 선택용 제 1데이터(D0,/D0,D1,/D1)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 1입력선택회로(11)와, 선택용 제 2데이터(D6,/D6,D7,/D7)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 2입력선택회로(12)와 ; 상기 제 1 및 제 2입력선택회로(11,12)에서 선택된 신호가 입력되며, 이들 입력신호의 소정 논리출력신호를 얻은 조합논리회로(13)와 ; 상기 조합논리회로(13)의 출력을 클록신호에 동기시켜 래치하고 출력하는 클록동기회로(14)와 ; 상기 클록동기회로(14)의 출력신호를 데이타기록회로(10)에 기억되어 있는 데이타에 의해 제어를 받아 그대로의 레벨로 출력할 것인지 혹은 레벨을 반전시켜 출력할 것인지를 결정하는 극성선택회로(15)와, 상기 제 1입력선택회로(11)에서 선택된 신호와 선택용 제 3데이터(/D3,D4,D5)에 의거하여, 상기 극성선택회로(15)의 출력신호를 복수의 출력단자(QOH,QOV)에서 선택하여 출력하는 3스테이트 출력형 출력선택회로(16)와 ; 적어도 선택용 제 1데이터(D0,/D0,D1,/D1), 제 2데이터(D6,/6,D7,/D7) 및 제 3데이터(/D3,D4,D5)를 기억하는 데이터기억회로(10)로 각각 구성된 복수개의 프로그래머블 로직 유니트회로를 가지며, 이들 복수개의 프로그래머블 로직유니트회로중 어느 1개의 프로그래머블 로직 유니트회로는, 상기 조합논리회로(13)의 입력신호의 하나가 상기 클록동기회로(14)에 클록신호로서 공급되며, 또 상기 조합논리회로(13)의 입력신호의 하나가 상기 출력선택회로(16)를 3스테이트 상태로 제어하기 위한 제어신호로서 공급되는 것을 특징으로 하는 프로그래머블 로직회로.
  10. 선택용 제 1데이터(D0,/D0,D1,/D1)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 1입력선택회로(11)와, 선택용 제 2데이터(D6,/D6,D7,/D7)에 의거하여 2개 이상의 어느 신호중 1개의 신호를 선택하여 출력하는 제 2입력선택회로(12)와 ; 상기 제 1 및 제 2입력선택회로(11,12)에서 선택된 신호가 입력되며, 이들 입력신호의 소정 논리출력신호를 얻는 조합논리회로(13)와 ; 상기 조합논리회로(13)의 출력을 클록신호에 동기시켜 래치하고 출력함과 동시에 리세트신호에 대응하여 래치내용을 리세트하는 클록동기회로(14)와 ; 상기 클록동기회로(14)의 출력신호를 데이타기록회로(10)에 기억되어 있는 데이타에 의해 제어를 받아 그대로의 레벨로 출력할 것인지 혹은 레벨을 반전시켜 출력할 것인지를 결정하는 극성선택회로(15)와 ; 상기 제 1입력선택회로(11)에서 선택된 신호와 선택용 제3데이터(/D3,D4,D5)에 의거하여, 상기 극성선택회로(15)의 출력신호를 복수의 출력단자(QOH,QOV)에서 선택하여 출력하는 3스테이트 출력형 출력선택회로(16)와 ; 적어도 선택용 제 1데이터(D0,/D0,D1,/D1), 제 2데이터(D6,/D6,D7,/D7)및 제 3데이터(D3,D4,D5)를 기억하는 데이터기억회로(10) ; 로 각각 구성된 복수개의 프로그래머블 로직유니트회로를 가지며, 이들 복수개의 프로그래머블 로직 유니트회로중 어느 1개의 프로그래머블 로직 유니트회로는, 상기 조합논리회로(13)의 입력신호의 하나가 상기클록동기회로(14)에 리세트신호로서 공급되며, 또 상기 조합논리회로(13)의 입력신호의 하나는 상기 출력선택회로(16)를 3스테이트 상태로 제어하기 위한 제어신호로서 공급되는 것을 특징으로 하는 프로그래머블 로직회로.
  11. 선택용 제 1데이터(D0,/D0,Dl,/D1)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 1입력선택회로(11)와, 선택용 제 2데이터(D6,/D6,D7,/D7)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 2입력선택회로(12)와, 상기 제 1 및 제 2입력선택회로(11,12)에서 선택된 신호가 입력되며, 이들 입력신호의 소정 논리출력신호를 얻는 조합논리회로(13)와 ; 상기 조합논리회로(13)의 출력을 클록신호에 동기시켜 래치하고 출력하는 클록동기회로(14)와 ; 상기 클록동기회로(14)의 출력신호를 데이타기록회로(10)에 기억되어 있는 데이타에 의해 제어를 받아 그대로의 레벨로 출력할 것인지 혹은 레벨을 반전시켜 출력할 것인지를 결정하는 극성선택회로(15)와 ; 상기 제 1입력선택회로(11)에서 선택된 신호와 선택용 제 3데이터(/D3,D4,D5)에 의거하여, 상기 극성선택회로(l5)의 출력신호를 복수의 출력단자(QOH,QOV)에서 선택하여 출력하는 3스테이트 출력형 출력선택회로(16)와 ; 적어도 선택용 제 1데이터(D0,/D0,D1,/D1), 제 2데이터(D6,D6,D7,/D7) 및 제 3데이터(/D3,D4,D5)를 기억하는 데이터기억회로(10) ; 로 각각 구성된 복수개의 프로그래머블 로직 유니트회로를 가지며, 이들 복수개의 프로그래머블 로직 유니트회로중 제 1프로그래머블 로직 유니트회로에서는 상기 조합논리회로(13)의 입력신호의 하나가 상기 클록동기회로(14)에 리세트신호로서 공급되며, 제 2프로그래머블 로직 유니트회로에서는 상기 조합논리회로(13)의 입력신호의 하나가 상기 출력선택회로(16)에 출력선택용 제어신호로서, 공급되며, 또 상기 제 1프로그래머블 로직 유니트회로에서 사용되는 클록신호가 상기 클록동기회로(l4)의 클록신호로서 공급되는 것을 특징으로 하는 프로그래머블 로직회로
  12. 제 11 항에 있어서, 상기 제 1 및 제 2프로그래머블 로직 유니트회로내의 각 클록동기회로(14)에 공급되는 클록신호가 서로 반전관계로 되어 있는 것을 특징으로 하는 프로그래머블 로직회로.
  13. 제 12 항에 있어서, 상기 제 1 및 제 2프로그래머블 로직 유니트회로는 동일 집적회로내에 형성되며, 또 이 집적회로내에서 서로 인접하게 배치되어 있는 것을 특징으로 하는 프로그래머블 로직회로.
  14. 데이터를 기억하는 메모리회로(R0∼R8)와 ; 상기 메모리회로의 기억데이터에 대응하여 회로기능이 변경되는 논리회로(10)와 ; 상기 메모리회로에서 데이터를 판독하여 제어하는 판독제어수단(WL1,WL2)과 ; 상기 메모리회로에서 판독되는 데이터를 전송하기 위한 데이터선(BL1∼BL6)과, 상기 논러회로의 임의의 회로노드에 있어서의 신호를 관측하기 위하여 이 신호를 판독제어하는 관측제어수단(61) ; 을 구비하며, 상기 관측제어수딘(61)은 상기 판독제어수단(WL1,WL2)의 일부를 포함하는 것을 특징으로 하는 프로그래머블 로직 유니트회로.
  15. 제 14 항에 있어서, 상기 논리회로의 임의의 회로노드에서 판독되는 신호가 상기 데이터선(BL6)을 통하여 전송되는 것을 특징으로 하는 프로그래머블 로직 유니트회로.
  16. 제 15 항에 있어서, 상기 논리회로의 임의의 회로노드에서 서로 상보하는 레벨의 1쌍의 신호(BL6,/BL6)가 판독되는 것임을 특징으로 하는 프로그래머블 로직 유니트회로.
  17. 제 14항에 있어서, 상기 판독제어수단이 상기 메모리회로에 접속된 메모리회로 선택선(제 17 도에서의 WL1)을 포함하는 것을 특징으로 하는 프로그래머블 로직 유니트회로.
  18. 제 17 항에 있어서, 상기 관측제어수단은, 상기 논리회로의 임의의 회로노드에서 판독되는 신호를 전송하기 위한 신호선(BL7,/BL7)과 ; 상기 논리회로의 임의의 회로노드와 상기 신호선 사이에 삽입되며, 상기 메모리회로 선택선의 신호에 의하여 스위칭 제어되는 스위치수단(61A,61B) ; 을 포함하는 것을 특징으로하는 프로그래머블 로직 유니트회로.
  19. 제 14 항에 있어서, 상기 관측제어수단은, 상기 논리회로의 임의의 회로노드와 상기 데이터선 사이에 삽입되며, 상기 메모리회로 선택선의 신호와는 상이하게 독립된 신호(제 20 도에서의 WL3)에 의하여 제어되는 스위치수단을 포함하는 것을 특징으로 하는 프로그래머블 로직 유니트회로.
  20. 선택용 제 1데이터(D0,/D0,D1,/D1)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 1입력선택회로(11)와, 선택용 제 2데이터(D6,D6,D7,/D7)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 2입력선택회로(12)와 ; 상기 제 1및 제 2입력선택회로(11,12)에서 선택된 신호가 입력되며, 이들 입력신호의 소정 논리출력신호를 얻는 조합논리회로(13)와 ; 상기 조합논리회로(13)의 출력을 클록신호에 동기시켜 래치하고 출력하는 클록동기회로(14)와 ; 상기 클록동기회로(14)의 출력신호를 데이타기록회로(10)에 기억되어 있는 데이타에 의해 제어를 받아 그대로의 레벨로 출력할 것인지 혹은 레벨을 반전시켜 출력할 것인지를 결정하는 극성선택회로(15)와 ; 상기 제 1입력선택회로(11)에서 선택된 신호와 선택용 제 3데이터(/D3,D4,D5)에 의거하여, 상기 극성선택회로(15)의 출력신호를 복수의 출력단자(QOH,QOV)에서 선택하여 출력하는 3스테이트 출력형 출력선택회로(16)와 ; 적어도 선택용 제 1데이터(D0,/D0,D1,/D1), 제 2데이터(D6,/D6,D7,/D7) 및 제 3데이터(/D3,D4,D5)를 기억하는 데이터기억회로(10) ; 로 각각 구성된 복수개의 프로그래머블 로직 유니트회로를 가지며, 이들 복수개의 프로그래머블 로직 유니트회로가 매트릭스형상으로 배치되어 있는 것을 특징으로 하는 프로그래머블 로직회로.
  21. 선택용 제 1데이터(D0,D0,D1,/D1)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 1입력선택회로(11)와, 선택용 제 2데이터(D6,/D6,D7,/D7)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 2입력선택회로(12)와 ; 상기 제 1 및 제 2입력선택회로(11,12)에서 선택된 신호가 입력되며, 이들 입력신호의 소정 논리출력신호를 얻는 조합논리회로(13)와 ; 상기 조합논리회로(13)의 출력을 클록신호에 동기시켜 래치하고 출력함과 동시에 리세트신호에 대응하여 래치내용을 러세트하는 클록동기회로(14)와 ; 상기 클록동기회로(14)의 출력신호를 데이타기록회로(10)에 기억되어 있는 데이타에 의해 제어를 발아 그대로의 레벨로 출력할 것인지 혹은 레벨을 반전시켜 출력할 것인지를 결정하는 극성선택회로(15)와 ; 상기 제 1입력선택회로(11)에서 선택된 신호와 선택용 제 3데이터(/D3,D4,D5)에 의거하여, 상기 극성선택회로(15)의 출력신호를 복수의 출력단자(QOH,QOV)에서 선택하여 출력하는 3스테이트 출력형 출력선택회로(16)와 ; 적어도 선택용 제 1데이터(D0,/D0,D1,/D1), 제 2데이터(D6,/D6,D7,/D7)및 제 3데이터(D3,D4,D5)를 기억하는 데이터기억회로(10)로 각각 구성된 복수개의 프로그래머블 로직 유니트회로를 가지며, 이들 복수개의 프로그래머블 로직 유니트회로가 매트릭스형상으로 배치되어 있는 것을 특징으로 하는 프로그래머블 로직회로.
  22. 선택용 제 1데이터(D0,/D0,D1,/D1)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 1입력선택회로(11)와 ; 선택용 제 2데이터(D6,/D6,D7,/D7)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 2입력선택회로(12)와 ; 상기 제 1및 제 2입력선택회로(11,12)에서 선택된 신호가 입력되며, 이들 입력신호의 소정 논리출력신호를 얻는 조합논리회로(13)와, 상기 조합논리회로(13)의 출력을 클록신호에 동기시켜 래치하고 출력함과 동시에 리세트신호에 대응하여 래치내용을 리세트하는 클록동기회로(14)와 ; 상기 클록동기회로(14)의 출력신호를 데이타기록회로(10)에 기억되어 있는 데이타에 의해 제어를 받아 그대로의 레벨로 출력할 것인지 혹은 레벨을 반전시켜 출력할 것인지를 결정하는 극성선택회로(15)와 ; 상기 제 1입력선택회로(11)에서 선택된 신호와 선택용 제 3데이터(/D3,D4,D5)에 의거하여, 상기 극성선택회로(15)의 출력신호를 복수의 출력단자(QOH,QOV)에서 선택하여 출력하는 3스테이트 출력형 출력선택회로(16)와 ; 적어도 선택용 제 1데이터(D0,/D0,D1,/D1), 제 2데이터(D6,/D6,D7,/D7)및 제 3데이터(/D3,D4,D5)를 기억하는 데이터기억회로(10)로 각각 구성된 복수개의 프로그래머블 로직 유니트회로를 가지며, 이들 복수개의 프로그래머블 로직 유니트회로중 어느 1개의 프로그래머블 로직 유니트회로는, 상기 조합논리회로(13)의 입력신호의 하나가 상기 출력선택회로(16)를 3스테이트 상태로 제어하기 위한 제어신호로서 공급되는 것을 특징으로 하는 프로그래머블 로직회로.
  23. 선택용 제 1데이터(D0,/D0,D1,/D1)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하며 출력하는 제 1입력선택회로(11)와 ; 선택용 제 2데이터(D6,D6,D7,/D7)에 의거하여 2개 이상의 신호중 어느1개의 신호를 선택하여 출력하는 제 2입력선택회로(12)와 ; 상기 제 1및 제 2입력선택회로(11,12)에서 선택된 신호가 입력되며, 이들 입력신호의 소정 논리출력신호를 얻는 조합논리회로(13)와 ; 상기 조합논리회로(13)의 출력을 클록신호에 동기시켜 래치하고 출력함과 동시에 리세트신호에 대응하여 래치내용을 리세트하는 클록동기회로(14)와, 상기 클록동기회로(14)의 출력신호를 데이타기록회로(10)에 기억되어 있는 데이타에 의해 제어를 받아 그대로의 레벨로 출력할 것인지 혹은 레벨을 반전시겨 출력할 것인지를 결정하는 극성선택회로(15)와 ; 상기 제 1입력선택회로(11)에서 선택된 신호와 선택용 제 3데이터(D3,D4,D5)에 의거하여, 상기 극성선택회로(15)의 출력신호를 복수의 출력단자(QOH,QOV)에서 선택하여 출력하는 3스테이트 출력형 출력선택회로(16)와 ; 적어도 선택용 제 1데이터(D0,/D0,D1,/D1), 제 2데이터(D6,/D6,D7,/D7)및 제 3데이터(/D3,D4,D5)를 기억하는 데이터기억회로(10)를 구비한 것을 특징으로 하는 프로그래머블 로직 유니트회로.
  24. 제 23 항에 있어서, 상기 조합논리회로(13)는 상기 제 1및 제 2입력선택회로(11,12)에서 선택된 신호에 대한 출력신호의 논리상태를 변경할 수 있으며, 이 입력신호에 대한 출력신호의 논리상태는 상기 데이터기억회로(10)에 기억된 제 4데이터(D2)에 의거하여 변경되는 것을 특징으로 하는 프로그래머블 로직 유니트회로.
  25. 제 23 항에 있어서, 상기 제 1 및 제 2입력선택회로(11,12)에 있어서의 신호의 선택이 상기 데이터기억회로(10)에 기억된 상보하는 레벨의 상기 제 1 및 제 2데이터(D0,/D0,D1,/D1)(D6,/D6,D7,/D7) 각각에 의거하여 행해지는 것임을 특징으로 하는 프로그래머블 로직 유니트회로.
  26. 제 23 항에 있어서, 상기 제 1 및 제 2입력선택회로(11,12)중 일측의 입력선택회로의 출력신호가 타측의 입력선택회로에 입력신호의 하나로서 공급되는 것을 특징으로 하는 프로그래머블 로직 유니트회로.
  27. 제 23 항에 있어서, 상기 제 1 및 제 2입력선택회로(11,12)는 각각 2개 이상의 입력신호중 적어도 1개의 입력신호로서 값이 고정된 논리신호가 공급되는 것을 특징으로 하는 프로그래머블 로직 유니트회로.
  28. 선택용 제 1데이터(D0,/D0,D1,/D1)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 1입력선택회로(11)와 ; 선택용 제 2데이터(D6,/D6,D7,/D7)에 의거하여 2개 이상의 신호중 어느 1개의 신호를 선택하여 출력하는 제 2입력선택회로(12)와 ; 상기 제 1 및 제 2입력선택회로(11,12)에서 선택된 신호가 입력되며, 이들 입력신호의 소정 논리출력 신호를 얻는 조합논리회로(13)와, 상기 조합논리회로(13)의 출력을 클록신호에 동기시켜 래치하고 출력함과 동시에 리세트신호에 대응하여 래치내용을 리세트하는 클록동기회로(14)와 ; 상기 클록동기회로(14)의 출력신호를 데이타기록회로(10)에 기억되어 있는 데이타에 의해 제어를 받아 그대로의 레벨로 출력할 것인지 혹은 레벨을 반전시켜 출력할 것인지를 결정하는 극성선택회로(15)와, 상기 제 1입력선택회로(11)에서 선택된 신호와 선택용 제 3데이터(/D3,D4,D5)에 의거하여, 상기 극성선택회로(15)의 출력신호를 복수의 출력단자(QOH,QOV)에서 선택하여 출력하는 3스테이트출력형 출력선택회로(16)와 ; 적어도 선택용 제 1데이터(D0,/D0,D1,/D1), 제 2데이터(D6,/D67,/D7) 및 제 3데이터(/D3,D4,D5)를 기억하는 데이터기억회로(10) ; 로 각각 구성된 복수개의 프로그래머블 로직 유니트회로를 가지며, 이들 복수개의 프로그래머블 로직 유니트회로중 제 1프로그래머블 로직 유니트회로에서는 상기 조합논리회로(13)의 입력신호의 하나가 상기 클록동기회로(14)에 클록신호로서 공급되며, 제 2프로그래머블 로직 유니트회로에서는 상기 조합논리회로(13)의 입력신호의 하나가 상기 출력선택회로(16)에 출력선택용 제어신호로서 공급되며, 또 상기 제 1프로그래머블 로직 유니트회로에서 사용되는 클록신호가 상기 클록동기회로(14)의 클록신호로서 공급되며, 상기 제 2프로그래머블 로직 유니트회로에서는 상기 조합논리회로(13)의 입력신호의 하나가 상기 클록동기회로(14)에 리세트신호로서 공급되고, 상기 제 1프로그래머블 로직 유니트회로에서는 상기 제 2프로그래머블 로직 유니트회로내의 클록동기회로(14)에서 사용되는 리세트신호가 제 1프로그래머블 로직 유니트회로내의 클록동기회로(14)에 리세트신호로서 공급되는 것을 특징으로 하는 프로그래머블 로직회로
  29. 제 28 항에 있어서, 상기 제 1 및 제 2프로그래머블 로직 유니트회로내의 각 클록동기회로(14)에 공급되는 클록신호는 서로 반전관계로 되어 있는 것을 특징으로 하는 프로그래머블 로직회로.
  30. 제 29 항에 있어서, 상기 제 1 및 제 2프로그래머블 로직 유니트회로는 동일 직접회로내에 형성되며, 또 이 집적회로내에서 서로 인접하게 배치되어 있는 것을 특징으로 하는 프로그래머블 로직회로.
KR1019920007822A 1991-05-10 1992-05-08 프로그래버블 로직 유니트회로 및 프로그래머블 로직회로 KR950012952B1 (ko)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386155A (en) * 1993-03-30 1995-01-31 Intel Corporation Apparatus and method for selecting polarity and output type in a programmable logic device
US5652902A (en) * 1993-06-08 1997-07-29 Theseus Research, Inc. Asynchronous register for null convention logic systems
US5815024A (en) * 1993-06-11 1998-09-29 Altera Corporation Look-up table using multi-level decode
US5438295A (en) * 1993-06-11 1995-08-01 Altera Corporation Look-up table using multi-level decode
CA2126265A1 (en) * 1993-09-27 1995-03-28 Michael Robert Cantone System for synthesizing field programmable gate array implementations from high level circuit descriptions
US5737578A (en) * 1994-11-18 1998-04-07 International Business Machines Corp. Apparatus and method for partitioning multiport rams
US5646546A (en) * 1995-06-02 1997-07-08 International Business Machines Corporation Programmable logic cell having configurable gates and multiplexers
US5781032A (en) * 1996-09-09 1998-07-14 International Business Machines Corporation Programmable inverter circuit used in a programmable logic cell
JP5012816B2 (ja) * 2006-12-28 2012-08-29 日本電気株式会社 信号選択装置とシステムと回路エミュレータ及び方法並びにプログラム

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4706216A (en) * 1985-02-27 1987-11-10 Xilinx, Inc. Configurable logic element
GB2202355B (en) * 1985-02-27 1989-10-11 Xilinx Inc Configurable storage circuit
US4684830A (en) * 1985-03-22 1987-08-04 Monolithic Memories, Inc. Output circuit for a programmable logic array
US4933577A (en) * 1985-03-22 1990-06-12 Advanced Micro Devices, Inc. Output circuit for a programmable logic array
US4742252A (en) * 1985-03-29 1988-05-03 Advanced Micro Devices, Inc. Multiple array customizable logic device
US4789951A (en) * 1986-05-16 1988-12-06 Advanced Micro Devices, Inc. Programmable array logic cell
US4910417A (en) * 1986-09-19 1990-03-20 Actel Corporation Universal logic module comprising multiplexers
US5019736A (en) * 1986-11-07 1991-05-28 Concurrent Logic, Inc. Programmable logic cell and array
EP0317287B1 (en) * 1987-11-20 1992-11-11 Kawasaki Steel Corporation Programmable logic device
US4878200A (en) * 1987-12-30 1989-10-31 Intel Corporation Product term sharing/allocation in an EPROM array
EP0383952A4 (en) * 1988-08-31 1991-07-03 Fujitsu Limited Constitution for expanding logic scale of a programmable logic array
GB8828828D0 (en) * 1988-12-09 1989-01-18 Pilkington Micro Electronics Semiconductor integrated circuit
US4912345A (en) * 1988-12-29 1990-03-27 Sgs-Thomson Microelectronics, Inc. Programmable summing functions for programmable logic devices
US5027011A (en) * 1989-10-31 1991-06-25 Sgs-Thomson Microelectronics, Inc. Input row drivers for programmable logic devices
US5144166A (en) * 1990-11-02 1992-09-01 Concurrent Logic, Inc. Programmable logic cell and array

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