JP3359932B2 - プログラマブル・ロジック・ユニット回路及びプログラマブル・ロジック回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路に係
り、特にユーザーが所望の回路機能をプログラムできる
プログラマブル・ロジック・ユニット回路及びプログラ
マブル・ロジック回路に関する。

【０００２】

【従来の技術】現在、ユーザーの希望する回路を半導体
集積回路で実現する様々な方法が開発されている。中で
も、ゲート・アレイは非常に有用な集積回路である。周
知のように、ゲート・アレイは、予めトランジスタをウ
エーハ内に作り込んでおき、金属配線によって選択的に
トランジスタを結合させ、所望の論理回路を実現する集
積回路である。上記金属配線によるトランジスタどうし
の結線はメーカーが行うが、金属配線の形成工程は集積
回路の製作過程においてほとんど最終段階にある。この
ため、ユーザーにより早く製品を提供できるという利点
がある。

【０００３】しかしながら、メーカーはユーザーから回
路情報を受け取り、その回路情報から金属配線層のマス
ク・パターンを作製し、さらに、そのマスクを用いて集
積回路を作製するのであるから、ユーザーが発注した後
から製品を受け取るまでには数日から数週間の時間が必
要になる。また、もし、ユーザーが誤って、正しくない
回路情報をメーカーに与えると、作製された集積回路は
使用できなくなり、修正のために新たに集積回路を作製
しなければならなくなる。

【０００４】このような不都合を解消するために開発さ
れたのがフィールド・プログラマブル・ゲート・アレイ
（ＦＰＧＡ）である。ＦＰＧＡは、ユーザーがメーカー
へ回路情報を供給しなくとも、ユーザー自身がプログラ
ムし、所望の回路を得ることができる集積回路である。
前述のように金属配線を選択的に結合することにより所
望の論理回路を得ることができることがゲート・アレイ
の特徴である。そこで、使用されると思われる配線を多
数作り込み、内部のスイッチを適宜に切り替えることに
より、その中の結線を選択的に行うようにすれば、従来
のゲート・アレイと同等の動作を行う集積回路が実現で
きる。

【０００５】このようなＦＰＧＡの一例は、例えば米国
特許第４，７０６，２１６号明細書及び同第４，７５
８，９８５号明細書に開示されている。すなわち、前者
には、シフトレジスタからなるメモリ回路、組合せ論理
回路、Ｄ型フリップフロップからなる一時保存回路及び
選択回路で構成されたユニット回路が開示されている。
また、後者には、シフトレジスタからなるメモリ回路、
組合せ論理回路、Ｄ型フリップフロップからなる一時保
存回路及び選択回路で構成されたユニット回路、及び、
そのユニット回路をマトリクス状に配置した回路構成が
開示されている。

【０００６】

【発明が解決しようとする課題】上記のようなＦＰＧＡ
を開発するに当たって特に留意しなければならない点
は、ユニット回路の規模及びプログラム用の記憶回路を
どのようなものにするかである。

【０００７】前記従来のＦＰＧＡのユニット回路は実に
様々な組合せ論理回路が実現でき、しかもユニット回路
内にＤ型フリップフロップを内蔵する等、非常に回路規
模が大きなものとなっている。また、ユニット回路の内
部ノードの状態を把握しようとすると、さらに多くの回
路を必要とするため、益々、回路規模が大きくなる。ユ
ニット回路の規模が大きいと、一つのユニット回路で実
現できる回路の種類が多くなるという利点はあるが、そ
の分だけ面積が増大し、集積化には著しく不利になる。
しかも要求される論理回路が多入力の簡単な組合せ論理
回路であると、ユニット回路内で使用されない回路の方
が多くなり、無駄が多い。

【０００８】一方、メモリ回路でも、シフトレジスタで
はシリアルにデータが転送されるため、多数のデータを
転送するためには多くの時間がかかる。また、メモリ回
路内の一部のデータを書き替えたい場合、または一部の
データを読み出したい場合でも、全てのデータをもう一
度転送し直さなければならないという欠点がある。

【０００９】従って、この発明は、フィールド・プログ
ラマブル・ゲート・アレイを構成するのに適したプログ
ラマブル・ロジック・ユニット回路及びプログラマブル
・ロジック回路を提供することを目的とする。

【００１０】

【課題を解決するための手段とその作用】この発明によ
れば、少なくとも２個の入力信号が供給され、これらの
入力信号の所定論理出力信号を得る組合せ論理回路と、
この組合せ論理回路に供給される少なくとも２個の各入
力信号を、選択用の第１データに基づいてそれぞれ２個
以上の信号の中から選択する少なくとも２個の入力選択
回路と、組合せ論理回路の出力信号をクロック信号に同
期してラッチし、出力するクロック同期回路と、組合せ
論理回路の出力信号及びクロック同期回路の出力信号
を、選択用の第２データに基づいて選択出力する３ステ
ート出力型の出力選択回路と、少なくとも上記選択用の
第１データ及び第２を記憶するデータ記憶回路とを具備
したプログラマブル・ロジック・ユニット回路が提供さ
れている。

【００１１】上記プログラマブル・ロジック・ユニット
回路では、データ記憶回路に記憶されたデータに基づき
入力選択回路で入力信号が選択され、組合せ論理回路に
供給される。また、データ記憶回路に記憶されたデータ
に応じて出力選択回路で上記組合せ論理回路の出力及び
クロック同期回路の出力が選択される。従って、データ
記憶回路に記憶させるデータに応じた論理を得ることが
できる。

【００１２】

【実施例】以下、図面を参照してこの発明を実施例によ
り詳細に説明する。

【００１３】この発明に係るプログラマブル・ロジック
回路では、後に詳述するプログラマブル・ロジック・ユ
ニット回路が複数設けられ、これら複数のユニット回路
がマトリクス状に配置される。さらに、各ユニット回路
相互間は配線により規則的に結線される。上記複数のユ
ニット回路は、基本的にはマスター・ユニット回路とス
レーブ・ユニット回路の２種類からなる。

【００１４】図１はマスター・ユニット回路の概略的な
構成を示すブロック図である。このマスター・ユニット
回路は、データを記憶するデータ記憶回路10、２個の入
力選択回路11，12、２入力の組合せ論理回路13、ラッチ
回路を含むクロック同期回路14、ポラリティ選択回路15
及び出力選択回路16で構成されている。

【００１５】上記一方の入力選択回路11は、上記データ
記憶回路10の記憶データに基づき、上記組合せ論理回路
13に供給するための一方の入力ＡをＮ個（Ｎは正の整
数）の入力Ｉ０の中から選択する。同様に、上記他方の
入力選択回路12は、上記データ記憶回路10の記憶データ
に基づき、上記組合せ論理回路13に供給するための他方
の入力ＢをＭ個（Ｍは正の整数）の入力Ｉ１の中から選
択する。上記組合せ論理回路13は、予め設定された論理
状態に基づいて上記２つの入力Ａ，Ｂの論理信号を得
る。そして、この組合せ論理回路13の出力は上記クロッ
ク同期回路14に供給される。クロック同期回路14は、上
記組合せ論理回路13の出力を、クロック信号に同期して
出力するものである。このクロック同期回路14がある
と、順序論理回路が容易に構成でき、非常に有用であ
る。上記クロック同期回路14のクロック信号の役割をす
るのが前記入力Ｉ０の中から選択される入力Ａである。
従って、上記入力Ａは組合せ論理回路13の入力にもなれ
ばクロック同期回路14のクロック信号の役割もする。ま
た、上記クロック同期回路14に供給されるクロック信号
はクロック出力ＣＯとして、マスター・ユニット回路の
外部に出力される。さらに上記クロック同期回路14には
内部のラッチ回路をリセットするためのリセット入力信
号ＲＩが供給される。

【００１６】上記クロック同期回路14の出力は上記ポラ
リティ選択回路15に供給される。ポラリティ選択回路15
は、上記クロック同期回路14の出力をそのままのレベル
で出力するか、もしくはレベルを反転して出力するかの
選択を行う。この選択動作もデータ記憶回路10の記憶デ
ータに基づいて制御される。このポラリティ選択回路15
の出力Ｑはマスター・ユニット回路の外部に出力され
る。

【００１７】上記ポラリティ選択回路15の出力Ｑは、さ
らに上記出力選択回路16にも供給されている。この出力
選択回路16には上記入力Ａ及びデータ記憶回路10の記憶
データが供給されている。この出力選択回路16は、上記
ポラリティ選択回路15の出力ＱをＫ個（Ｋは正の整数）
の異なる出力端のどこから出力するかを選択する。この
選択動作はデータ記憶回路10の記憶データに基づいて制
御される。なお、出力選択回路16は複数個の出力端から
同時に出力することも可能である。以下、この出力をＱ
Ｏとする。また、出力選択回路16の出力ＱＯは、“１”
及び“０”レベルの状態の他に高インピーダンス状態に
もなり得ることができ、出力選択回路16の出力は３ステ
ート出力となっている。

【００１８】図２は上記スレーブ・ユニット回路の概略
的な構成を示すブロック図である。このスレーブ・ユニ
ット回路は、上記マスター・ユニット回路と同様に、デ
ータ記憶回路10、２個の入力選択回路11，12、２入力の
組合せ論理回路13、クロック同期回路14、ポラリティ選
択回路15及び出力選択回路16で構成されている。しか
し、マスター・ユニット回路とはクロック同期回路14の
クロック信号が異なっている。すなわち、スレーブ・ユ
ニット回路では、外部から入力されるクロック信号ＣＩ
がクロック同期回路14にクロック信号として供給され
る。このクロック信号ＣＩは、前記マスター・ユニット
回路から出力されるクロック信号ＣＯである。一方、入
力選択回路11の出力はクロック同期回路14の入力になっ
ており、この入力選択回路11の出力でクロック同期回路
14内のラッチがリセットされる。このリセット信号はリ
セット出力信号ＲＯとしてこのスレーブ・ユニット回路
より外部に出力される。

【００１９】図３は上記図１に示すマスター・ユニット
回路の詳細な構成を示している。このマスター・ユニッ
ト回路では、前記図１中に示した回路の他にいくつかの
ＭＯＳスイッチ、ゲート回路等が設けられている。ま
た、９個のＲＡＭセルＲ０〜Ｒ８は前記データ記憶回路
10を構成している。

【００２０】前記一方の入力選択回路11は３個の外部入
力Ｉ00〜Ｉ02及び他方の入力選択回路12の出力の中から
１個を選択し、かつ前記他方の入力選択回路12は３個の
外部入力Ｉ10〜Ｉ12及び一方の入力選択回路11の出力の
中から１個を選択する。すなわち、この例では、Ｎ＝Ｍ
＝４である。そして、上記一方の入力選択回路11におけ
る入力選択動作は、データ記憶回路10内の２個のＲＡＭ
セルＲ０，Ｒ１から読み出される相補なデータＤ０，／
Ｄ０、Ｄ１，／Ｄ１に基づいて決定される。同様に、上
記他方の入力選択回路12における入力選択動作は、デー
タ記憶回路10内の２個のＲＡＭセルＲ６，Ｒ７から読み
出される相補なデータＤ６，／Ｄ６、Ｄ７，／Ｄ７に基
づいて決定される。

【００２１】上記一方の入力選択回路11で選択された入
力Ａは３個のＯＲゲート21，22，23の各一方端に並列に
供給される。そして、上記ＯＲゲート21の他方端にはＲ
ＡＭセルＲ２から読み出されるデータＤ２が、ＯＲゲー
ト22の他方端にはＲＡＭセルＲ２から読み出されるデー
タ／Ｄ２がそれぞれ供給され、ＯＲゲート23の他方端に
はＲＡＭセルＲ３から読み出されるデータ／Ｄ３が供給
される。

【００２２】前記組合せ論理回路13は、この例では２入
力のＮＡＮＤゲート24である。そして、上記ＯＲゲート
21の出力及び上記他方の入力選択回路12で選択された信
号Ｂが上記ＮＡＮＤゲート24に供給される。

【００２３】前記クロック同期回路14は、上記ＮＡＮＤ
ゲート24の出力がソース・ドレイン間の一端に供給され
るＭＯＳスイッチ25と、このＭＯＳスイッチ25のソース
・ドレイン間の他端に入力端が接続されたインバータ26
と、一方の入力端に上記インバータ26の出力が導かれ、
他方の入力端には外部より導かれたリセット入力信号Ｒ
Ｉが供給され、出力が上記インバータ26の入力端に戻さ
れる２入力のＮＯＲゲート27とから構成されている。そ
して、上記ＭＯＳスイッチ25のゲートには上記ＯＲゲー
ト22の出力が供給される。また、ＯＲゲート22の出力は
ＣＯとしてユニット回路の外部に出力される。

【００２４】前記ポラリティ選択回路15は、ソース・ド
レイン間の一端が上記インバータ26の出力端に接続され
たＭＯＳスイッチ28と、ソース・ドレイン間の一端が上
記ＮＯＲゲート27の出力端に接続されたＭＯＳスイッチ
29と、上記両ＭＯＳスイッチ28，29のソース・ドレイン
間の他端がその入力端に共通に接続されたインバータ30
とから構成されている。そして、上記両ＭＯＳスイッチ
28，29の各ゲートには、前記ＲＡＭセルＲ８から読み出
されるデータＤ８，／Ｄ８がそれぞれ供給される。ま
た、上記インバータ30の出力は前記信号Ｑとしてユニッ
ト回路の外部に出力される。

【００２５】前記出力選択回路16は、ソース・ドレイン
間の一端が上記インバータ30の出力端に接続されたＭＯ
Ｓスイッチ31と、それぞれソース・ドレイン間の一端が
上記ＭＯＳスイッチ31のソース・ドレイン間の他端に接
続されたＭＯＳスイッチ32，33とから構成されている。
そして、上記ＭＯＳスイッチ31のゲートには前記ＯＲゲ
ート23の出力が供給され、上記ＭＯＳスイッチ32，33の
各ゲートには前記ＲＡＭセルＲ４，Ｒ５の各Ｄ出力Ｄ
４，Ｄ５がそれぞれ供給される。そして、上記ＭＯＳス
イッチ32のソース・ドレイン間の他端からは信号ＱＯＨ
が、ＭＯＳスイッチ33のソース・ドレイン間の他端から
は信号ＱＯＶがそれぞれ出力される。すなわち、この出
力選択回路16では出力の数Ｋが２の場合である。なお、
このような構成のマスター・ユニット回路を、以下、図
７（ａ）のようなシンボルで表す。

【００２６】図４は上記図２に示すスレーブ・ユニット
回路の詳細な構成を示している。このスレーブ・ユニッ
ト回路が図３に示すマスター・ユニット回路と異なって
いるところは、前記ＯＲゲート22の代わりに２入力のＮ
ＡＮＤゲート34が設けられている点と、新たに２入力の
ＡＮＤゲート35が設けられている点である。上記ＮＡＮ
Ｄゲート34にはクロック入力信号ＣＩ及び前記ＲＡＭセ
ルＲ２のＤ出力Ｄ２が供給され、その出力はクロック同
期回路14内のＭＯＳスイッチ25のゲートに供給される。
上記ＡＮＤゲート35には信号Ａ及び前記ＲＡＭセルＲ２
のＤ出力Ｄ２が供給され、その出力はクロック同期回路
14内のＮＯＲゲート27の一方入力端に導かれると共にユ
ニット回路の外部にリセット出力信号ＲＯとして出力さ
れる。このような構成のスレーブ・ユニット回路を、以
下、図７（ｂ）のようなシンボルで表す。なお、上記マ
スター・ユニット回路及びスレーブ・ユニット回路で用
いられているＭＯＳスイッチは例えばＮチャネルのＭＯ
Ｓトランジスタで構成される。

【００２７】次に上記のような構成でなるマスター・ユ
ニット回路及びスレーブ・ユニット回路の動作を説明す
る。マスター及びスレーブのユニット回路では、データ
記憶回路10内のそれぞれ９個のＲＡＭセルＲ０〜Ｒ８の
記憶データに基づいて以下に示すような種々の機能制御
が行われる。 （１）入力選択回路11においてＮ個の入力から１個を信
号Ａとして選択するための制御。 （２）入力選択回路12においてＭ個の入力から１個を信
号Ｂとして選択するための制御。

【００２８】（３）信号Ａを組合せ論理回路13の入力と
して用いるか、マスター・ユニット回路及びスレーブ・
ユニット回路でクロック同期回路14のクロック信号とし
て用いるか、クロック同期回路14でリセット信号として
用いるか、もしくは出力選択回路16における３ステート
出力の制御信号に用いるかの制御。 （４）ポラリティ選択回路15におけるポラリティ選択制
御。 （５）出力選択回路16において出力ＱをＫ個の出力端の
どの位置に出力するかの制御。

【００２９】上記（１）及び（２）の入力選択回路11，
12における入力Ａ，Ｂの選択はそれぞれ２個のＲＡＭセ
ルＲ０とＲ１、及びＲ６とＲ７の記憶データに基づいて
行われる。

【００３０】また、上記（３）の制御は次のように行わ
れる。組合せ論理回路であるＮＡＮＤゲート24の一方の
入力はＢであるが、他方の入力はＡそのものではなく、
ＯＲゲート21を介してＮＡＮＤゲート24の入力となって
いる。その理由は、前述のように入力Ａは組合せ論理回
路13の入力になるばかりではなく、マスター・ユニット
回路ではクロック同期回路14のクロック信号として、ス
レーブ・ユニット回路ではクロック同期回路14のリセッ
ト信号としても用いられるからである。従って、マスタ
ー・ユニット回路でクロック同期回路14のクロック信号
として、またはスレーブ・ユニット回路でクロック同期
回路14のリセット信号として入力Ａをそれぞれ用いると
きは、ＮＡＮＤゲート24の入力から入力Ａを切り離さな
ければならない。この入力Ａをクロック信号として選択
するか、またはリセット信号として選択するかを制御す
るのがＲＡＭセルＲ２の記憶データであり、このデータ
が“１”レベルのときは入力Ａがクロック信号またはリ
セット信号として用いられる。一方、ＲＡＭセルＲ２の
記憶データが“０”レベルのときは入力Ａはクロック信
号及びリセット信号としては用いられない。

【００３１】図３のマスター・ユニット回路において、
入力Ａがクロック信号として用いられるとき、ＯＲゲー
ト21の出力は入力Ａとは無関係に“１”レベルとなり、
ＮＡＮＤゲート24は入力Ｂを反転して出力する。リセッ
ト入力信号ＲＩが“０”のとき、インバータ26及びＮＯ
Ｒゲート27で構成されるラッチ回路はＭＯＳスイッチ25
を介して伝達される信号がラッチ可能である。いま、入
力Ａがクロック信号として選択される場合、ＲＡＭセル
Ｒ２の／Ｄ出力／Ｄ２は“０”レベルであり、ＯＲゲー
ト22は入力Ａをクロック信号としてＭＯＳスイッチ25の
ゲートに与える。これによりＭＯＳスイッチ25がオン
し、ＮＡＮＤゲート24の出力がラッチ回路に与えられ
る。すなわち、この場合、クロック同期回路14は、入力
が／Ｂで、クロック信号をＡとするクロック同期型ラッ
チ回路になる。もし、入力Ａをクロック信号として用い
ないときは、／Ｄ２が“１”レベルとなり、ＯＲゲート
22の出力が入力Ａとは無関係に“１”レベルとなり、Ｍ
ＯＳスイッチ25が常にオン状態になるため、クロック同
期機能は失われ、クロック同期回路14は単なる組合せ回
路となる。

【００３２】図４のスレーブ・ユニット回路において、
入力Ａがリセット信号として用いられるとき、ＯＲゲー
ト21の出力は入力Ａとは無関係に“１”レベルとなり、
ＮＡＮＤゲート24は入力Ｂを反転して出力することは図
３のマスター・ユニット回路の場合と同様である。い
ま、入力Ａがリセット信号として選択される場合、ＲＡ
ＭセルＲ２のＤ出力Ｄ２は“１”レベルであり、ＡＮＤ
ゲート35は“１”レベルの入力Ａをリセット信号として
クロック同期回路14内のＮＯＲゲート27の一方入力端に
与える。これによりＮＯＲゲート27の出力が一義的に
“０”レベル、インバータ26の出力が“１”レベルとな
り、インバータ26及びＮＯＲゲート27で構成されるラッ
チ回路がリセットされる。また、ＡＮＤゲート35の出力
はリセット出力信号ＲＯとして外部に出力される。も
し、入力Ａをリセット信号として用いないときは、Ｄ２
が“０”レベルとなり、ＡＮＤゲート35の出力が入力Ａ
とは無関係に“０”レベルとなり、ＮＯＲゲート27の出
力には影響を及ぼさない。

【００３３】ここで、入力選択回路11，12に互いの出力
Ａ，Ｂがそれぞれの一つの入力として選択される点につ
いて説明する。いま、入力Ｉ10の単なる反転信号を出力
Ｑとして得る場合を考える。すなわち、この場合は組合
せ論理回路13の論理状態をＮＡＮＤ論理からＮＯＴ論理
に変更することを意味する。このとき、クロック信号は
不要であり、入力ＡはＮＡＮＤゲート24の入力信号とし
て入力選択回路11で選択される。入力ＢにはもちろんＩ
10が入力選択回路12で選択される。ＮＡＮＤゲート24で
入力Ｂの反転信号を得るための方法の一つとしてＡとＢ
を同相にすればよい。そのため、入力Ｂを入力選択回路
11の一つの入力として供給している。同様に、入力Ｂに
入力Ａを伝達させる手段があればよいから、それぞれの
入力選択回路11，12は互いの出力を入力の一つとしてい
るのである。

【００３４】また、組合せ論理回路13の論理状態をＮＡ
ＮＤ論理からＮＯＴ論理に変更するという目的のために
は、マスター・ユニット回路は図５に示すような構成
に、スレーブ・ユニット回路は図６に示すような構成に
それぞれ変えてもよい。すなわち、図３のマスター・ユ
ニット回路では組合せ論理回路13の論理状態をＮＡＮＤ
論理からＮＯＴ論理に変更するために、入力選択回路1
1，12の互いの出力Ａ，Ｂをそれぞれの一つの入力とし
て選択するようにしているが、入力選択回路11に入力選
択回路12の出力Ｂを、入力選択回路12に入力選択回路11
の出力Ａをそれぞれ入力する代わりに、図５に示すよう
にそれぞれ“１”レベルの論理信号を入力することもで
きる。図６のスレーブ・ユニット回路でも同様の目的で
入力選択回路11，12のそれぞれ一つの入力として“１”
レベルの論理信号を入力するようにしたものである。な
お、上記組合せ論理回路13としてＮＯＲゲートを使用す
る場合には、入力選択回路11，12のそれぞれ一つの入力
として“０”レベルの論理信号を入力することもでき
る。また、上記図５に示すマスター・ユニット回路のシ
ンボルも図７（ａ）で表され、図６に示すスレーブ・ユ
ニット回路のシンボルは図７（ｂ）で表される。

【００３５】上記クロック同期回路14内のインバータ26
及びＮＯＲゲート27の各出力は、ポラリティ選択回路15
内の２個のＭＯＳスイッチ28，29のそれぞれを介してイ
ンバータ30に伝達される。そして、上記２個のＭＯＳス
イッチ28，29が出力のポラリティ、すなわち極性を選択
する。この選択の制御を行うために前記データ記憶回路
10内のＲＡＭセルＲ８の記憶データが用いられる。すな
わち、ＲＡＭセルＲ８の記憶データが“１”レベルであ
り、Ｄ出力Ｄ８が“１”レベルのときはＭＯＳスイッチ
28がオンし、インバータ26の出力がインバータ30に伝達
される。従って、ユニット回路出力Ｑは前記ＮＡＮＤゲ
ート24の出力と同相になり、ＮＡＮＤゲート24の出力は
非反転状態で出力される。これとは逆に、ＲＡＭセルＲ
８の記憶データが“０”レベルであり、／Ｄ出力／Ｄ８
が“１”レベルのときはＭＯＳスイッチ29がオンし、Ｎ
ＯＲゲート27の出力がインバータ30に伝達される。従っ
て、この場合、ユニット回路出力Ｑは前記ＮＡＮＤゲー
ト24の出力と逆相になり、ＮＡＮＤゲート24の出力は反
転状態で出力されることになる。

【００３６】出力選択回路16では、前記のように上記出
力Ｑを２個の出力端から選択的に出力すると共に出力端
を高インピーダンス状態に設定し得る。次にこの動作を
説明する。ＭＯＳスイッチ31は３ステート制御用のもの
である。いま、データ記憶回路10内のＲＡＭセルＲ３の
記憶データが“１”レベルのとき、その／Ｄ出力／Ｄ３
は“０”レベルとなり、このＭＯＳスイッチ31のゲート
には入力Ａが伝達される。従って、入力Ａが“１”レベ
ルであればＭＯＳスイッチ31がオンし、出力Ｑが２個の
ＭＯＳスイッチ32，33の共通接続点に伝達される。ま
た、入力Ａが“０”レベルならばＭＯＳスイッチ31はオ
フし、出力Ｑは伝達されない、

【００３７】一方、ＲＡＭセルＲ３の記憶データが
“０”レベルのとき、／Ｄ出力／Ｄ３は“１”レベルと
なり、入力ＡにかかわりなくＯＲゲート23の出力は
“１”レベルとなり、ＭＯＳスイッチ31は常にオンす
る。このとき、２個のＲＡＭセルＲ４，Ｒ５の記憶デー
タにより、２個のＭＯＳスイッチ32，33をオンもしくは
オフさせて上記ＭＯＳスイッチ31の出力をそれぞれＱＯ
Ｈ，ＱＯＶに伝達するか否かが決定される。すなわち、
ＲＡＭセルＲ４，Ｒ５の記憶データが共に“０”レベル
であり、Ｄ出力Ｄ４，Ｄ５が共に“０”レベルのときは
２個のＭＯＳスイッチ32，33が共にオフし、ＱＯＨ及び
ＱＯＶには共に出力Ｑが伝達されない。ＲＡＭセルＲ４
の記憶データが“１”レベルであり、出力Ｄ４が“１”
レベルのときはＭＯＳスイッチ32がオンし、出力ＱがＱ
ＯＨに伝達される。同様に、ＲＡＭセルＲ５の記憶デー
タが“１”レベルであり、出力Ｄ５が“１”レベルのと
きはＭＯＳスイッチ33がオンし、出力ＱがＱＯＶに伝達
される。

【００３８】図８は、上記マスター・ユニット回路及び
スレーブ・ユニット回路におけるデータ記憶回路10内で
それぞれ使用される１個のＲＡＭセルの具体的な構成を
示している。このセルには、それぞれ２個のインバータ
41，42及びトランスファゲート43，44が設けられてい
る。上記トランスファゲート43，44それぞれのソース・
ドレイン間の一端はビット線ＢＬ，／ＢＬのそれぞれに
接続され、ゲートはワード線ＷＬに共通に接続されてい
る。上記トランスファゲート43のソース・ドレイン間の
他端は上記インバータ41の入力端及びインバータ42の出
力端に共通に接続され、上記トランスファゲート44のソ
ース・ドレイン間の他端は上記インバータ42の入力端及
びインバータ41の出力端に共通に接続されている。そし
て、出力Ｄ，／Ｄは２個のインバータ41，42の出力端か
らそれぞれ出力される。すなわち、このＲＡＭセルはス
タティック型のものである。

【００３９】図９は、上記マスター・ユニット回路及び
スレーブ・ユニット回路におけるデータ記憶回路10内で
それぞれ使用される１個のＲＡＭセルの具体的な構成を
示している。このセルには、データ記憶用のキャパシタ
45と、ワード線ＷＬ及びビット線ＢＬに接続されたキャ
パシタ選択用のＭＯＳスイッチ46とが設けられている。
そして、出力Ｄ，／Ｄはキャパシタ45の記憶データ及び
これを入力とする図示しないインバータの出力として得
られる。すなわち、このＲＡＭセルはダイナミック型の
ものである。

【００４０】図１０は上記マスター・ユニット回路及び
スレーブ・ユニット回路でそれぞれ使用される入力選択
回路11の具体的な構成を示している。この入力選択回路
11は４個の入力から一つを選択するものであり、６個の
ＭＯＳスイッチ51〜56で構成されている。すなわち、外
部入力Ｉ00とノードＮ１との間にはＭＯＳスイッチ51の
ソース・ドレイン間が挿入されている。外部入力Ｉ01と
上記ノードＮ１との間にはＭＯＳスイッチ52のソース・
ドレイン間が挿入されている。また、外部入力Ｉ02とノ
ードＮ２との間にはＭＯＳスイッチ53のソース・ドレイ
ン間が挿入されている。入力Ｂもしくは“１”レベルの
論理信号と上記ノードＮ２との間にはＭＯＳスイッチ54
のソース・ドレイン間が挿入されている。さらに上記ノ
ードＮ１と入力Ａを得るためのノードとの間にはＭＯＳ
スイッチ55のソース・ドレイン間が挿入されている。上
記ノードＮ２と入力Ａを得るためのノードとの間にはＭ
ＯＳスイッチ56のソース・ドレイン間が挿入されてい
る。そして、上記２個のＭＯＳスイッチ51，53のゲート
には前記スタティック型のＲＡＭセルＲ０の／Ｄ出力が
供給され、上記２個のＭＯＳスイッチ52，54のゲートに
はＲＡＭセルＲ０のＤ出力が供給される。さらに、上記
２個のＭＯＳスイッチ55，56のゲートには前記ＲＡＭセ
ルＲ１のＤ，／Ｄ出力がそれぞれ供給される。

【００４１】ここで、上記２個のＲＡＭセルＲ０，Ｒ１
に記憶される２ビットのデータに応じて上記６個のＭＯ
Ｓスイッチ51〜56が選択的にオン状態にされ、３個の外
部入力Ｉ00〜Ｉ02及び１個の入力Ｂもしくは“１”レベ
ルの論理信号の中から一つが選択される。例えば、ＲＡ
ＭセルＲ０，Ｒ１の記憶データが共に“１”レベルのと
きはＭＯＳスイッチ54，56がオンし、入力Ｂもしくは
“１”レベルの論理信号が選択される。なお、他方の入
力選択回路12も上記入力選択回路11と同様に構成されて
いるのでその説明は省略する。

【００４２】図１１は上記マスター・ユニット回路及び
スレーブ・ユニット回路でそれぞれ使用される入力選択
回路11の他の具体的な構成を示している。この例はＲＡ
ＭセルＲ０，Ｒ１として前記ダイナミック型のＲＡＭセ
ルが用いられる場合であり、／Ｄ出力を得るために図１
０の回路に対して２個のインバータ57，58が追加されて
いる。

【００４３】ところで、前記のようにユニット回路をマ
スターとスレーブの２種類とする理由は次の通りであ
る。前述のようにマスター・ユニット回路内のクロック
同期回路はラッチ回路を含んでいる。一般に、順序回路
においてはラッチ回路ばかりではなく、Ｄ型フリップフ
ロップも非常にしばしば用いられる。Ｄ型フリップフロ
ップは周知のように、ラッチ回路を２段直列接続し、そ
れぞれで使用されるクロック信号が互いに反転関係とな
るように設定し、２段のラッチ回路が互いに相補動作す
るようにしたものである。従って、Ｄ型フリップフロッ
プを複数のユニット回路で実現する場合は、クロック信
号が互いに反転されたラッチ回路を持つ２個のユニット
回路を直列接続すればよいことになる。従って、マスタ
ー・ユニット回路とスレーブ・ユニット回路との間の違
いの一つは、クロック同期回路14のクロック信号を供給
するかまたはクロック同期回路14にクロック信号を受け
取るかの点と、クロック同期回路14にラッチ回路リセッ
ト用のリセット信号を供給するかまたはクロック同期回
路14にリセット信号を受け取るかの点のみである。

【００４４】それぞれ１個のマスター・ユニット回路と
スレーブ・ユニット回路を用いてＤ型フリップフロップ
を構成した例を図１２に示す。この例はマスター・ユニ
ット回路ＭＵの入力Ｉ00をクロック入力、Ｉ10をデータ
入力とし、スレーブ・ユニット回路ＳＵのＱを出力とす
るＤ型フリップフロップである。また、スレーブ・ユニ
ット回路ＳＵの入力Ｉ00をリセット信号入力とし、スレ
ーブ・ユニット回路ＳＵのリセット出力信号ＲＯはマス
ター・ユニット回路ＭＵにリセット入力信号ＲＩとして
供給される。なお、上記２個のユニット回路は同一集積
回路内に形成されている。

【００４５】次に上記マスター・ユニット回路及びスレ
ーブ・ユニット回路をそれぞれ複数個用い、これらをマ
トリクス状に配置してＦＰＧＡ（プログラマブル・ロジ
ック回路）を構成する際の配線群構成について説明す
る。このＦＰＧＡにおける配線群には２種類あり、一つ
は互いに隣接しているユニット回路相互を接続する配線
群（以下、この配線群を近距離配線群と称する）であ
り、残りはマトリクス状に配置された複数のユニット回
路を行単位もしくは列単位で接続する配線群（以下、こ
の配線群を長距離配線群と称する）である。

【００４６】図１３は１個のマスター・ユニット回路の
入力に関係した近距離配線群を含む部分を抽出して示す
ブロック図である。１個のマスター・ユニット回路ＭＵ
を中心にしてその上下左右方向には４個のスレーブ・ユ
ニット回路ＳＵ１〜ＳＵ４が配置されている。そして、
上記４個のスレーブ・ユニット回路ＳＵ１〜ＳＵ４の各
出力Ｑがマスター・ユニット回路ＭＵの入力Ｉ01，Ｉ1
0，Ｉ02，Ｉ11となるようにそれぞれ配線が形成されて
いる。なお、マスター・ユニット回路ＭＵの入力Ｉ00，
Ｉ12については後程説明する。このような構成であれ
ば、最寄りのユニット回路からの信号伝達が非常に容易
となる。

【００４７】図１４は１個のマスター・ユニット回路の
出力に関係した近距離配線群を含む部分を抽出して示す
ブロック図である。この場合も、１個のマスター・ユニ
ット回路ＭＵを中心にしてその上下左右方向には４個の
スレーブ・ユニット回路ＳＵ１〜ＳＵ４が配置されてい
る。そして、上記１個のマスター・ユニット回路ＭＵの
出力Ｑは４個のスレーブ・ユニット回路ＳＵ１〜ＳＵ４
の入力Ｉ10，Ｉ11，Ｉ10，Ｉ10となるようにそれぞれ配
線が形成されている。

【００４８】なお、上記図１３及び図１４ではマスター
・ユニット回路に注目した場合の近距離配線群が図示さ
れているが、スレーブ・ユニット回路についても同様で
あるため、これらの近距離配線群については省略してあ
る。

【００４９】次に長距離配線群について説明する。図１
５において、マトリクス状にそれぞれ複数個のマスター
・ユニット回路（図ではそれぞれ符号Ｍで示されてい
る）及びスレーブ・ユニット回路（図ではそれぞれ符号
Ｓで示されている）が配置されている。図中、縦方向に
配置された複数個のユニット回路の入力Ｉ12と出力ＱＯ
Ｖはそれぞれ縦方向に延長された各２本の配線Ｖ１，Ｖ
２のそれぞれに共通に接続されている。また、図中、横
方向に配置された複数個のユニット回路の入力Ｉ00と出
力ＱＯＨはそれぞれ横方向に延長された各２本の配線Ｈ
１，Ｈ２にそれぞれ共通に接続されている。

【００５０】このような長距離配線Ｖ１，Ｖ２及びＨ
１，Ｈ２を設けることにより、任意の位置のユニット回
路は、複数個のユニット回路を迂回してデータの転送を
行うことができる。また、各ユニット回路の出力ＱＯＨ
及びＱＯＶは３ステート出力となっているため、各長距
離配線をあたかもマイクロコンピュータ・システムのデ
ータ・バスとして利用できる。すなわち、各ユニット回
路内の出力選択回路16ではＭＯＳスイッチ31をオン／オ
フ制御することができる。このため、出力ＱＯＨもしく
はＱＯＶから配線に対して信号を出力する必要があるユ
ニット回路では上記ＭＯＳスイッチ31をオン状態に設定
し、信号を出力しないユニット回路では上記ＭＯＳスイ
ッチ31をオフ状態に設定することにより、信号の競合を
起こすことなしに複数のユニット回路で長距離配線Ｖ
１，Ｖ２及びＨ１，Ｈ２を共用することができる。これ
により、マイクロコンピュータのペリフェラル回路を非
常に容易にプログラムすることができる。

【００５１】次にこの発明の重要な技術である、信号観
測を行うための回路構成について説明する。ＦＰＧＡに
任意の回路機能をプログラムした後、ＦＰＧＡの入力端
子から信号を入力し、出力端子から出力を取り出すもの
であるが、そのとき、回路が所望の動作を行わなかった
場合、どの部分が不良動作をしているのかを調べる必要
がある。その場合、ＦＰＧＡ内の各ユニット回路のノー
ドの信号を観測できれば不良部分をより早く見つけるこ
とができる。そのため、この発明の各ユニット回路では
任意のノードの信号を観測するための手段が設けられて
いる。

【００５２】図１６はこの信号観測手段を含む１個のプ
ログラマブル・ロジック・ユニット回路の構成を示す回
路図である。図において、Ｒ０〜Ｒ８は前記図３もしく
は図４等で示され、前記データ記憶回路10を構成するＲ
ＡＭセルである。なお、これら各ＲＡＭセルの詳細は前
記図９に示した通りである。そして、ＲＡＭセルＲ０と
Ｒ６はビット線ＢＬ１に、ＲＡＭセルＲ１とＲ７はビッ
ト線ＢＬ２に、ＲＡＭセルＲ２とＲ８はビット線ＢＬ３
にそれぞれ共通に接続され、ＲＡＭセルＲ３はビット線
ＢＬ４に、ＲＡＭセルＲ４はビット線ＢＬ５に、ＲＡＭ
セルＲ５はビット線ＢＬ６にそれぞれ接続されている。
一方、ＲＡＭセルＲ０〜Ｒ５はワード線ＷＬ１に共通に
接続され、ＲＡＭセルＲ６〜Ｒ８はワード線ＷＬ２に共
通に接続されている。

【００５３】さらにユニット回路の出力Ｑと前記１本の
ビット線ＢＬ６との間には信号観測用のＮチャネルのＭ
ＯＳスイッチ61が設けられている。また、このユニット
回路では上記２本のワード線とは別にもう１本のワード
線ＷＬ３が設けられており、上記信号観測用のＭＯＳス
イッチ61のゲートがこのワード線ＷＬ３に接続されてい
る。なお、上記３本のワード線ＷＬ１〜ＷＬ３には後述
するアドレス・デコーダの出力が供給される。

【００５４】上記のような構成において、ユニット回路
の出力Ｑを観測する場合には、ワード線ＷＬ３の信号を
“１”レベルに設定する。これにより、上記ＭＯＳスイ
ッチ61がオンし、出力Ｑがビット線ＢＬ６に読み出され
る。ビット線ＢＬ６に読み出された信号は、図示してい
ないが前記各ＲＡＭセルの記憶データを読み出すための
回路を用いることによりＦＰＧＡの外部に出力される。

【００５５】図１７は上記信号観測手段を含むプログラ
マブル・ロジック・ユニット回路の他の構成を示す回路
図である。このユニット回路では図１６のワード線ＷＬ
３を設ける代わりに、新たにビット線ＢＬ７を設け、こ
のビット線ＢＬ７とユニット回路の出力Ｑとの間に前記
信号観測用のＭＯＳスイッチ61を挿入するようにしたも
のである。そして、上記ＭＯＳスイッチ61のゲートは、
前記ＲＡＭセルＲ０〜Ｒ５を選択するためのワード線と
同じワード線ＷＬ１に接続されている。すなわち、この
ユニット回路ではＲＡＭセルＲ０〜Ｒ５から記憶データ
の読み出し行う際に、同時にユニット回路の出力Ｑが読
み出される。次に上記図１６、図１７に示すようなユニ
ット回路をマトリクス状に配置した場合の、前記ワード
線の選択方法について説明する。

【００５６】図１８は、前記図１６に示すユニット回路
を縦及び横方向にそれぞれ４個ずつ配置し、全体で１６
個設けた場合に、これらを選択するためのデコーダＤＥ
Ｃを含む構成を示す図である。この場合、１６個のユニ
ット回路内の各ＲＡＭセルの選択及びユニット回路の出
力Ｑの選択は、デコーダＤＥＣに入力される３ビットの
相補なアドレス信号Ａ０，／Ａ０〜Ａ２，／Ａ２に基づ
いて行われる。なお、図中のワード線ＷＬ１−１〜ＷＬ
１−４は前記図１６中のワード線ＷＬ１に対応してお
り、ワード線ＷＬ２−１〜ＷＬ２−３は同じくワード線
ＷＬ２に対応しており、ワード線ＷＬ３−１〜ＷＬ３−
４は同じくワード線ＷＬ３に対応している。

【００５７】図において、上記３ビットのアドレス信号
Ａ０，／Ａ０〜Ａ２，／Ａ２の異なる組み合わせが入力
される７個のＡＮＤゲート71〜77は７通りのデコード出
力を得るために設けられている。上記ＡＮＤゲート71，
74，77はＲＡＭセルのみを選択するために設けられてお
り、それぞれのデコード出力はワード線ＷＬ２−１，Ｗ
Ｌ２−２，ＷＬ２−３に供給される。

【００５８】一方、残りのＡＮＤゲート72，73，75，76
はＲＡＭセルとユニット回路の出力Ｑを選択するための
ものであり、これらＡＮＤゲート72，73，75，76の各デ
コード出力はそれぞれ２個のＡＮＤゲート78と79、80と
81、82と83、84と85にそれぞれ並列に供給される。上記
各２個のＡＮＤゲート78と79、80と81、82と83、84と85
のそれぞれは、ＲＡＭセルを選択するための信号ＲＡ及
びユニット回路の出力Ｑを選択するための信号ＯＢによ
って切り替えられる。すなわち、信号ＲＡが“１”レベ
ルにされているときには、ＡＮＤゲート72，73，75，76
の各デコード出力がＡＮＤゲート79，80，83，84に伝達
され、さらにワード線ＷＬ１−１〜ＷＬ１−４に供給さ
れる。一方、信号ＯＢが“１”レベルにされているとき
には、ＡＮＤゲート72，73，75，76の各デコード出力が
ＡＮＤゲート78，81，82，85に伝達され、さらにワード
線ＷＬ３−１〜ＷＬ３−４に供給される。

【００５９】図１９は前記図１７に示すユニット回路を
縦及び横方向にそれぞれ４個ずつ配置し、全体で１６個
設けた場合に、これらを選択するためのデコーダＤＥＣ
を含む構成を示す図である。この場合にも１６個のユニ
ット回路内の各ＲＡＭセルの選択及びユニット回路の出
力Ｑの選択は３ビットの相補なアドレス信号Ａ０，／Ａ
０〜Ａ２，／Ａ２に基づいて行われる。なお、図中のワ
ード線ＷＬ１−１〜ＷＬ１−４は前記図１７中のワード
線ＷＬ１に対応しており、ワード線ＷＬ２−１〜ＷＬ２
−３は同じくワード線ＷＬ２に対応している。

【００６０】上記３ビットのアドレス信号Ａ０，／Ａ０
〜Ａ２，／Ａ２の異なる組み合わせが入力される７個の
ＡＮＤゲート91〜97は７通りのデコード出力を得るため
のものであり、各デコード出力はワード線ＷＬ２−１，
ＷＬ１−１，ＷＬ１−２，ＷＬ２−２，ＷＬ１−３，Ｗ
Ｌ１−４，ＷＬ２−３にそれぞ供給される。また、この
例では各ユニット回路の出力Ｑを読み出すために前記ビ
ット線ＢＬ７に相当する４本のビット線ＢＬ７−１〜Ｂ
Ｌ７−４が設けられている。

【００６１】図２０は、前記ＲＡＭセルＲ０〜Ｒ７とし
て前記図８に示すようなスタティック型のものを用い、
かつ入力選択回路11，12として前記図１０に示すような
ものを用い、さらに信号観測手段として前記図１６に示
すようなものを用いた場合のマスター・ユニット回路全
体の詳細な構成を示す回路図である。この例では出力Ｑ
として相補な信号をビット線ＢＬ６，／ＢＬ６に読み出
すため、前記ＭＯＳスイッチ61に相当するものとして61
Ａと61Ｂの２個が設けられている。そして、一方のＭＯ
Ｓスイッチ61Ａは前記ポラリティ選択回路15内のインバ
ータ30の入力端とビット線／ＢＬ６との間に挿入され、
他方のＭＯＳスイッチ61Ｂはこのインバータ30の出力端
とビット線ＢＬ６との間に挿入されている。そして、上
記両ＭＯＳスイッチ61Ａ，61Ｂのゲートは共に、ＲＡＭ
セルＲ６〜Ｒ８を選択するものとは独立に設けられたワ
ード線ＷＬ３に接続されている。

【００６２】図２１は、前記ＲＡＭセルＲ０〜Ｒ７とし
て前記図８に示すようなスタティック型のものを用いか
つ入力選択回路11，12として前記図１０に示すようなも
のを用い、さらに信号観測手段として前記図１７に示す
ようなものを用いた場合のマスター・ユニット回路全体
の詳細な構成を示す回路図である。この例の場合にも、
出力Ｑとして相補な信号をビット線ＢＬ７，／ＢＬ７に
読み出すために、前記ＭＯＳスイッチ61に相当するもの
として61Ａと61Ｂの２個が設けられている。そして、一
方のＭＯＳスイッチ61Ａは前記ポラリティ選択回路15内
のインバータ30の入力端とビット線／ＢＬ７との間に挿
入され、他方のＭＯＳスイッチ61Ｂはこのインバータ30
の出力端とビット線ＢＬ７との間に挿入されている。そ
して、上記両ＭＯＳスイッチ61Ａ，61Ｂのゲートは共
に、ＲＡＭセルＲ０〜Ｒ５を選択するためのものと同じ
ワード線ＷＬ１に接続されている。

【００６３】このように各ユニット回路では出力ノード
の信号Ｑを外部に読み出して観測することができる。し
かし、観測されるノードはユニット回路の出力ノードに
限定されるものではなく、ユニット回路内の任意のノー
ドを観測することができる。また、観測できるノードは
常に任意の一点に限定されるものではなく、当然、同時
にいくつかのノードを観測することが可能である。さら
に、観測のための手段についても図１６、図１７に示す
ような構成に限定されるものではないことはもちろんで
ある。

【００６４】図２２はマトリクス状に配置された複数個
のユニット回路内の各ＲＡＭセルに対するデータの書き
込み・読み出し及び各ユニット回路の出力Ｑの読み出し
制御を行うためのシステム全体の構成を示すブロック図
である。図において、ＤＢはデータ・バス、ＡＤＢはア
ドレス・バスである。例えば、８ビットのシステムでは
データ・バスＤＢは８本、アドレス・バスＡＤＢは１６
本の並列信号であることが一般的である。上記アドレス
・バスＡＤＢ上のロウ・アドレスはロウ・アドレス・ラ
ッチ 101でラッチされ、ロウ・デコーダ 102に供給され
る。また、上記アドレス・バスＡＤＢ上のカラム・アド
レスはカラム・アドレス・ラッチ 103でラッチされ、カ
ラム・デコーダ 104に供給される。また、上記データ・
バスＤＢ上のコントロール・データはコントロール・レ
ジスタ 105に供給される。このコントロール・レジスタ
105は、上記コントロール・データに基づいてＲＡＭセ
ルを選択するための前記信号ＲＡ及びユニット回路の出
力Ｑを選択するための前記信号ＯＢを発生する。そし
て、両信号ＲＡ，ＯＢは上記ロウ・デコーダ 102に供給
され、ロウ・デコーダ 102の動作はこれらの信号によっ
て制御される。また、上記ロウ・デコーダ 102及びカラ
ム・デコーダ 104のデコード出力は、複数個のユニット
回路がマトリクス状に配置されたユニット回路マトリク
ス 106に供給される。

【００６５】次に図２２のシステムの動作を説明する。
図２３は図２２のシステムを制御するために使用される
制御信号の波形を示している。／ＣＥ，／ＷＲ，／ＲＤ
はそれぞれチップ・イネーブル信号、ライト信号、リー
ド信号であり、マイクロコンピュータ・システムでは良
く知られた信号である。／ＣＥはマイクロコンピュータ
のＣＰＵがこの発明のＦＰＧＡを使用する場合に“０”
レベルに設定される。また、ＣＰＵがＦＰＧＡにデータ
の書き込みを行う場合には／ＷＲが“０”レベルに設定
され、ＣＰＵがＦＰＧＡからデータの読み出しを行う場
合には／ＲＤが“０”レベルに設定される。

【００６６】データ読み出しの例として、ユニット回路
マトリクス 106内の各ユニット回路におけるＲＡＭセル
の記憶データを読み出す際の手順を説明する。図２３の
タイミングチャートに示すように、まず始めに、／ＣＥ
が“０”レベルにされ、ＦＰＧＡが選択された後に、／
ＷＲが“０”レベルにされ、コントロール・レジスタ10
5にコントロール・データの書き込みが行われる。予
め、コントロール・レジスタ 105には固有のアドレスが
割り当てられており、／ＷＲ＝“０”のときに、アドレ
ス・バスＡＤＢにこのアドレス・データを供給すると、
このデータがコントロール・レジスタ 105に書き込まれ
る。この場合、データ・バスＤＢには、コントロール・
レジスタ 105の出力ＲＡが“１”レベル、ＯＢが“０”
レベルとなるようなデータが供給される。これにより、
ロウ・デコーダ 102の出力のうち、ＲＡＭセルを選択す
るためのデコード出力がロウ・デコーダ 102内で選択さ
れる。

【００６７】次に／ＲＤが“０”レベルにされ、そのと
きに供給されているアドレスに対応するＲＡＭセルがロ
ウ・デコーダ 102及びカラム・デコーダ 104により選択
され、その記憶データがデータ・バスＤＢ上に出力され
る。このようにして、ユニット回路内のＲＡＭセルの記
憶データの読み出しが行われる。

【００６８】また、上記説明から容易に想像されるよう
に、ユニット回路の出力Ｑの読み出しを行う場合、各制
御信号は上記と全く同様に与えればよく、始めにコント
ロール・レジスタ 105にコントロール・データの書き込
みを行う際に、出力ＲＡが“０”レベル、ＯＢが“１”
レベルとなるようなデータを書き込めばよい。

【００６９】このように図２２のシステムでは、データ
・バス上のデータの変更のみで、ユニット回路内のＲＡ
Ｍセルの記憶データと、ユニット回路の出力Ｑの読み出
しを同一の制御信号で行うことができる。

【００７０】なお、上記図２２のシステムでは、ロウ・
デコーダとして前記図１８中に示すような構成のものを
用いているが、これは図１９中に示すような構成のデコ
ーダも用いることもできる。ただし、このときはコント
ロール・レジスタ 105が不要になり、図２３のタイミン
グチャートにおける始めのライト動作が不要になる。

【００７１】このように上記実施例のプログラマブル・
ロジック・ユニット回路及びプログラマブル・ロジック
回路では、従来に比べて回路構成を簡単にすることがで
き、しかもユニット回路の任意のノードの信号を用意に
観測することができ、フィールド・プログラマブル・ゲ
ート・アレイを構成するのに適している。

【００７２】

【発明の効果】以上説明したように、この発明によれ
ば、フィールド・プログラマブル・ゲート・アレイを構
成するのに適したプログラマブル・ロジック・ユニット
回路及びプログラマブル・ロジック回路を提供すること
ができる。

【図面の簡単な説明】

【図１】この発明の一実施例にかかるマスター・ユニッ
ト回路のブロック図。

【図２】この発明の一実施例にかかるスレーブ・ユニッ
ト回路のブロック図。

【図３】図１のマスター・ユニット回路の詳細な構成を
示す回路図。

【図４】図２のスレーブ・ユニット回路の詳細な構成を
示す回路図。

【図５】図１のマスター・ユニット回路の他の詳細な構
成を示す回路図。

【図６】図２のスレーブ・ユニット回路の他の詳細な構
成を示す回路図。

【図７】図３及び５図のマスター・ユニット回路及び図
４及び図６のスレーブ・ユニット回路のシンボル図。

【図８】図３ないし図６の回路で使用されるＲＡＭセル
の具体的な構成を示す回路図。

【図９】図３ないし図６の回路で使用されるＲＡＭセル
の他の具体的な構成を示す回路図。

【図１０】図３ないし図６の回路で使用される入力選択
回路の具体的な構成を示す回路図。

【図１１】図３ないし図６の回路で使用される入力選択
回路の他の具体的な構成を示す回路図。

【図１２】図３もしくは図５のマスター・ユニット回路
と図４もしくは図６のスレーブ・ユニット回路を用いて
構成されたＤ型フリップフロップの回路図。

【図１３】１個のマスター・ユニット回路の入力に関係
した近距離配線を含む部分を抽出して示すブロック図。

【図１４】１個のマスター・ユニット回路の出力に関係
した近距離配線を含む部分を抽出して示すブロック図。

【図１５】複数個のマスター・ユニット回路及びスレー
ブ・ユニット回路をマトリクス状に配置した場合の長距
離配線を示す図。

【図１６】信号観測手段を含むプログラマブル・ロジッ
ク・ユニット回路の構成を示す回路図。

【図１７】信号観測手段を含むプログラマブル・ロジッ
ク・ユニット回路の他の構成を示す回路図。

【図１８】図１６に示すユニット回路を縦及び横方向に
配置した場合にこれらを選択するためのデコーダを含む
構成を示す回路図。

【図１９】図１７に示すユニット回路を縦及び横方向に
配置した場合にこれらを選択するためのデコーダを含む
構成を示す回路図。

【図２０】図３のマスター・ユニット回路のさらに詳細
な構成を示す回路図。

【図２１】図３のマスター・ユニット回路の上記とは異
なるさらに詳細な構成を示す回路図。

【図２２】マトリクス状に配置された複数個のユニット
回路内の各ＲＡＭセルに対するデータの書き込み・読み
出し及び各ユニット回路の出力の読み出し制御を行うた
めのシステム全体の構成を示すブロック図。

【図２３】図２２のシステムが動作するときのタイミン
グチャート。

【符号の説明】

10…データ記憶回路、11，12…入力選択回路、13…組合
せ論理回路、14…クロック同期回路、15…ポラリティ選
択回路、16…出力選択回路、21，22，23…ＯＲゲート、
24，34…ＮＡＮＤゲート、25，28，29，31，32，33，4
6，51〜56，61…ＭＯＳスイッチ、26，30，41，42，5
7，58…インバータ、35，71〜85，91〜97…ＡＮＤゲー
ト、43，44…トランスファゲート、47…キャパシタ、 1
01…ロウ・アドレス・ラッチ、 102…ロウ・デコーダ、
103…カラム・アドレス・ラッチ、 104…カラム・デコ
ーダ、 105…コントロール・レジスタ、 106…ユニット
回路マトリクス、Ｒ０〜Ｒ８…ＲＡＭセル、ＷＬ…ワー
ド線、ＢＬ，／ＢＬ…ビット線、ＭＵ…マスター・ユニ
ット回路、ＳＵ，ＳＵ１〜ＳＵ４…スレーブ・ユニット
回路、Ｈ１，Ｈ２．Ｖ１．Ｖ２…配線、ＤＥＣ…デコー
ダ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 重松 朋久 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (72)発明者 日比 敏雄 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 川原 康夫 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 丸 一直 神奈川県川崎市幸区堀川町580番１号 株式会社東芝半導体システム技術センタ ー内 (72)発明者 ケネス・オースチン イギリス国，チェッシャー，ノースウィ ッチ，ブロックハースト・ウェイ ブロ ックハースト・ホール ７ (72)発明者 ゴードンスターリン・ワーク イギリス国，チェッシャー，ワーリント ン グレート・サンケイ ノーブレッ ク・クローズ119 (72)発明者 ダレンマーチン・ウエッジウッド イギリス国，ダブリュエー ４・１ ユ ービー，ワーリントン ラッチフォード マースデン・アベニュー 21 (56)参考文献 特開 平３−79125（ＪＰ，Ａ) 特開 昭61−89721（ＪＰ，Ａ) 特開 平１−100796（ＪＰ，Ａ) 特開 平２−291720（ＪＰ，Ａ) 国際公開90／11648（ＷＯ，Ａ１) 米国特許5055718（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/173 101 H03K 19/177

Claims (22)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも２個の入力信号が供給され、
   これらの入力信号の所定論理出力信号を得る組合せ論理
   回路と、 上記組合せ論理回路に供給される少なくとも２個の各入
   力信号を、選択用の第１データに基づいてそれぞれ２個
   以上の信号の中から選択する少なくとも２個の入力選択
   回路と、 上記組合せ論理回路の出力信号をクロック信号に同期し
   てラッチし、出力するクロック同期回路と、 上記組合せ論理回路の出力信号及び上記クロック同期回
   路の出力信号を、選択用の第２データに基づいて選択出
   力する３ステート出力型の出力選択回路と、 少なくとも上記選択用の第１データ及び第２を記憶する
   データ記憶回路とを具備したプログラマブル・ロジック
   ・ユニット回路。
2. 【請求項２】 少なくとも２個の入力信号が供給され、
   これらの入力信号の所定論理出力信号を得る組合せ論理
   回路と、 上記組合せ論理回路に供給される少なくとも２個の各入
   力信号を、選択用の第１データに基づいてそれぞれ２個
   以上の信号の中から選択する少なくとも２個の入力選択
   回路と、 上記組合せ論理回路の出力信号をクロック信号に同期し
   てラッチし、出力すると共にリセット信号に応じてラッ
   チ内容をリセットするクロック同期回路と、 上記組合せ論理回路の出力信号及び上記クロック同期回
   路の出力信号を、選択用の第２データに基づいて選択出
   力する３ステート出力型の出力選択回路と、 少なくとも上記選択用の第１データ及び第２を記憶する
   データ記憶回路とを具備したプログラマブル・ロジック
   ・ユニット回路。
3. 【請求項３】 前記組合せ論理回路は前記入力信号に対
   する出力信号の論理状態が変更可能にされ、この入力信
   号に対する出力信号の論理状態が前記データ記憶回路に
   記憶された第３データに基づいて変更される請求項１ま
   たは２に記載のプログラマブル・ロジック・ユニット回
   路。
4. 【請求項４】 請求項１または２に記載のプログラマブ
   ル・ロジック・ユニット回路を複数有し、これら複数の
   プログラマブル・ロジック・ユニット回路がマトリクス
   状に配置されているプログラマブル・ロジック回路。
5. 【請求項５】 前記各入力選択回路における信号の選択
   が、前記データ記憶回路に記憶された相補なレベルの第
   １データに基づいて行われる請求項１または２に記載の
   プログラマブル・ロジック・ユニット回路。
6. 【請求項６】 前記少なくとも２個の入力選択回路のう
   ち、１個の入力選択回路の少なくとも一つの出力信号
   が、それとは異なる他の入力選択回路に入力信号の一つ
   として供給されている請求項１または２に記載のプログ
   ラマブル・ロジック・ユニット回路。
7. 【請求項７】 前記少なくとも２個の各入力選択回路
   は、それぞれ２個以上の入力信号のうち少なくとも一つ
   の入力信号として値が固定された論理信号が供給されて
   いる請求項１または２に記載のプログラマブル・ロジッ
   ク・ユニット回路。
8. 【請求項８】 請求項１に記載のプログラマブル・ロジ
   ック・ユニット回路を複数有し、その中の少なくとも１
   個のプログラマブル・ロジック・ユニット回路は、前記
   クロック同期回路に前記組合せ論理回路の入力信号の一
   つが前記クロック信号として供給されているプログラマ
   ブル・ロジック・ユニット回路。
9. 【請求項９】 請求項２に記載のプログラマブル・ロジ
   ック・ユニット回路を複数有し、その中の少なくとも１
   個のプログラマブル・ロジック・ユニット回路は、前記
   クロック同期回路に前記組合せ論理回路の入力信号の一
   つが前記リセット信号として供給されているプログラマ
   ブル・ロジック・ユニット回路。
10. 【請求項１０】 請求項１または２に記載のプログラマ
    ブル・ロジック・ユニット回路を複数有し、その中の少
    なくとも１個のプログラマブル・ロジック・ユニット回
    路は、前記出力選択回路に前記組合せ論理回路の入力信
    号の一つが３ステート状態制御のための制御信号として
    供給されているプログラマブル・ロジック回路。
11. 【請求項１１】 請求項１に記載のプログラマブル・ロ
    ジック・ユニット回路を複数有し、その中の少なくとも
    １個のプログラマブル・ロジック・ユニット回路は、前
    記クロック同期回路に前記組合せ論理回路の入力信号の
    一つが前記クロック信号として供給され、かつ前記出力
    選択回路に前記組合せ論理回路の入力信号の一つが３ス
    テート状態制御のための制御信号として供給されている
    プログラマブル・ロジック回路。
12. 【請求項１２】 請求項２に記載のプログラマブル・ロ
    ジック・ユニット回路を複数有し、その中の少なくとも
    １個のプログラマブル・ロジック・ユニット回路は、前
    記クロック同期回路に前記組合せ論理回路の入力信号の
    一つが前記リセット信号として供給され、かつ前記出力
    選択回路に前記組合せ論理回路の入力信号の一つが３ス
    テート状態制御のための制御信号として供給されている
    プログラマブル・ロジック回路。
13. 【請求項１３】 請求項１に記載のプログラマブル・ロ
    ジック・ユニット回路を複数有し、その中の第１のプロ
    グラマブル・ロジック・ユニット回路では前記組合せ論
    理回路の入力信号の一つが前記クロック同期回路にクロ
    ック信号として供給され、 上記とは異なる第２のプログラマブル・ロジック・ユニ
    ット回路では前記組合せ論理回路の入力信号の一つが前
    記出力選択回路に出力選択用の制御信号として供給さ
    れ、かつ上記第１のプログラマブル・ロジック・ユニッ
    ト回路で使用されるクロック信号が前記クロック同期回
    路のクロック信号として供給されるプログラマブル・ロ
    ジック回路。
14. 【請求項１４】 請求項２に記載のプログラマブル・ロ
    ジック・ユニット回路を複数有し、その中の第１のプロ
    グラマブル・ロジック・ユニット回路では前記組合せ論
    理回路の入力信号の一つが前記クロック同期回路にクロ
    ック信号として供給され、 上記とは異なる第２のプログラマブル・ロジック・ユニ
    ット回路では前記組合せ論理回路の入力信号の一つが前
    記出力選択回路に出力選択用の制御信号として供給さ
    れ、かつ上記第１のプログラマブル・ロジック・ユニッ
    ト回路で使用されるクロック信号が前記クロック同期回
    路のクロック信号として供給され、 上記第２のプログラマブル・ロジック・ユニット回路で
    は前記組合せ論理回路の入力信号の一つが前記クロック
    同期回路にリセット信号として供給され、 上記第１のプログラマブル・ロジック・ユニット回路で
    は上記第２のプログラマブル・ロジック・ユニット回路
    内のクロック同期回路で使用されるリセット信号が第１
    のプログラマブル・ロジック・ユニット回路内のクロッ
    ク同期回路にリセット信号として供給されるプログラマ
    ブル・ロジック回路。
15. 【請求項１５】 前記第１、第２のプログラマブル・ロ
    ジック・ユニット回路内の各クロック同期回路に供給さ
    れるクロック信号が互いに反転関係にされている請求項
    １３または１４に記載のプログラマブル・ロジック回
    路。
16. 【請求項１６】 前記第１、第２のプログラマブル・ロ
    ジック・ユニット回路は同一集積回路内に形成され、か
    つこの集積回路内で互いに隣接して配置されている請求
    項１５に記載のプログラマブル・ロジック回路。
17. 【請求項１７】 データを記憶するメモリ回路と、 上記メモリ回路の記憶データに応じて回路機能が変更さ
    れる論理回路と、 上記メモリ回路からデータの読み出し制御を行う読み出
    し制御手段と、 上記メモリ回路から読み出されるデータを転送するため
    のデータ線と、 上記論理回路の任意の回路ノードにおける信号を観測す
    るためにその信号の読み出し制御を行う観測制御手段と
    を具備し、 上記観測制御手段は上記読み出し制御手段の一部を含む
    ことを特徴とするプログラマブル・ロジック・ユニット
    回路。
18. 【請求項１８】 前記論理回路の任意の回路ノードから
    読み出される信号が前記データ線を介して転送される請
    求項１７に記載のプログラマブル・ロジック・ユニット
    回路。
19. 【請求項１９】 前記論理回路の任意の回路ノードから
    互いに相補なレベルの一対の信号が読み出される請求項
    １８に記載のプログラマブル・ロジック・ユニット回
    路。
20. 【請求項２０】 前記読み出し制御手段が、前記メモリ
    回路に接続されたメモリ回路選択線を含む請求項１７に
    記載のプログラマブル・ロジック・ユニット回路。
21. 【請求項２１】 前記観測制御手段が、 前記論理回路の任意の回路ノードから読み出される信号
    を転送するための信号線と、 前記論理回路の任意の回路ノードと上記信号線との間に
    挿入され、前記メモリ回路選択線の信号で制御されるス
    イッチ手段とを含む請求項２０に記載のプログラマブル
    ・ロジック・ユニット回路。
22. 【請求項２２】 前記観測制御手段が、 前記論理回路の任意の回路ノードと前記データ線との間
    に挿入され、前記メモリ回路選択線の信号とは異なる独
    立した信号で制御されるスイッチ手段を含む請求項１７
    に記載のプログラマブル・ロジック・ユニット回路。