JP4679600B2 - 半導体記憶装置 - Google Patents

Description

本発明は、ＳＲＡＭ等の半導体記憶装置に関する。

図１３は、半導体記憶装置であるＳＲＡＭ３００の周知の内部構成を示す図である。ＳＲＡＭ３００は、説明の簡単化のため、１６個の４ビットデータを記憶するものを示す。４つのメモリ部ＭＥ［０］〜ＭＥ［３］は、（ｍ＝４）列×（ｎ＝４）行の合計１６個のメモリセルＳＭＣで構成されるメモリセルアレイを備え、４ビットデータの１ビット目〜４ビット目のビットデータを記憶する。
上記のような構成のＳＲＡＭについては、例えば、次の特許文献１に記載されている。

特開平０７−０２１７８０号公報

図１４は、メモリ部ＭＥ［０］〜ＭＥ［３］にビット単位で記憶される１６個の４ビットデータＤ_１〜Ｄ_１６を立体的に表した図である。本図では、データＤ_１のＬＳＢ（Least Significant Bit）から数えて１ビット目のデータをＤ_１［０］，２ビット目のデータをＤ_１［１］，３ビット目のデータをＤ_１［２］，ＭＳＢ（Most significant Bit）である４ビット目のデータをＤ_１［３］と表す。

例えば、図１３に示すＳＲＡＭ３００において、図示しないＣＰＵより、内部制御回路３０１にメモリ部ＭＥ［０］〜ＭＥ［３］をアクティブに切り換えるチップネーブル信号ＣＥＢ、及び、データの読み出しを要求する信号ＷＥＢが入力されると共に、アドレス入力回路３０２に対してデータＤ_１を指定するアドレスＡＤＤが入力された場合、図１４に示すように、メモリ部ＭＥ［０］〜ＭＥ［３］のメモリセルＳＭＣ３０３［０］〜ＳＭＣ３０３［３］に記憶されているＤ_１［０］〜Ｄ_１［３］が各データ入出力回路３０４［０］〜３０４［３］に読み出され、４ビットデータＤ_１としてパラレルに出力される。

例えば、画像処理の分野ではＪＰＥＧ２０００方式の符号化処理が知られている。当該ＪＰＥＧ２０００方式の符号化処理の中では、６４×６４又は３２×３２といった所定の画素マトリクスの画像データ（１６ビットデータ）を１６枚のビットプレーン（ＬＳＢ又はＭＳＢから同一ビット目の１ビットデータで成る平面をいう。）に分解し、各ビットプレーンのデータに対して係数モデリング処理と呼ばれる３×３画素近傍処理を実行する。従って、当該係数モデリング処理を実行するには、通常、画像データ単位で読み書きする１６ビットデータを１６枚のビットプレーンに分解し、各ビットプレーン上のデータに対して迅速にアクセスできる半導体記憶装置が求められる。

以下、図１４に示した４×４個の４ビットデータを４枚のビットプレーンに分解し、各ビットプレーン上で図面上同一の行（メモリ内で同一ワードライン）に並ぶ４ビットのデータを１ワードとするワードデータという。例えば、４ビットデータＤ_１〜Ｄ_４のＭＳＢのデータであるＤ_１［３］，Ｄ_２［３］，Ｄ_３［３］，Ｄ_４［３］で成る４ビットのデータを１つのワードデータという。

図１３に示した従来のＳＲＡＭ３００は、指定されたアドレスの４ビットデータを読み出すことしかできない。上記構成のワードデータを読み出すには、上記ＳＲＡＭ３００と同じ構成のＳＲＡＭを４個用意し、各ＳＲＡＭの出力部に、各ＳＲＡＭよりパラレルに出力される４ビットのデータＤ１〜Ｄ４の内、指定したビット、例えば、ＭＳＢのデータをワードデータとして出力させる回路が考えられる。

しかし、上記構成を採用した場合、半導体記憶装置の面積が４倍以上に広がるため実用的でない。

そこで、本発明は、より簡単な（小規模な）構成で、書き込みを行ったデータとは異なる形式のデータの読み出しができる半導体装置を提供することを目的とする。

請求項１に記載の半導体記憶装置は、複数のメモリセルで構成される複数のメモリセルアレイと、ビットデータ入力回路と、ワードデータ出力回路と、行デコーダと、列デコーダとを含んでいる半導体記憶装置であって、上記メモリセルの各々が、ビットデータ用のビットライン及びワードデータ用のビットライン、並びに、ビットデータ用のワードライン及びワードデータ用のワードラインを備えており、上記ビットデータ入力回路が、ビットデータ用のビットライン及びワードラインを用いて、入力されるアドレス信号から第１の定義に従って特定される各メモリセルアレイの１つのメモリセルに、入力されるビットデータを構成する各ビットのデータの書き込みを行い、上記ワードデータ出力回路が、ワードデータ用のビットライン及びワードラインを用いて、入力されるアドレス信号から上記第１の定義とは異なる第２の定義に従って特定される１つのメモリセルアレイの１以上のメモリセルのデータで成るワードデータを出力し、外部の制御装置からのチップイネーブル信号に基づいて、上記行デコーダ及び上記列デコーダを切り換える制御信号を出力する内部制御回路を有することを特徴とする。
請求項２に記載の半導体記憶装置は、更に、ビットデータ用及びワードデータ用に、上記行デコーダ及び上記列デコーダを独立して各々備えることを特徴とする。

本発明の半導体記憶装置は、同じ構成の半導体記憶装置を複数用いることなく、共通のメモリセルアレイを利用して、データの構成についての第１の定義に従うデータ（例えば、ビットデータ）の書き込みを行い、第１の定義とは異なる第２の定義に従うデータ（例えば、ビットプレーン上のワードデータ）の読み出しを行うことができる。

本発明の半導体記憶装置を使用すれば、例えば、ＪＰＥＧ２０００方式の符号化処理において、回路規模の増加を抑えつつ、６４×６４や３２×３２の画素マトリクス（いわゆるコードブロック呼ばれる）のデータの各ビットプレーン上のデータに対して実行する係数モデリング処理（３×３画素近傍処理）を小規模な回路で迅速かつ簡単に実行する画像処理装置を構成することができる。

（１）発明の概要
本発明の半導体記憶装置は、各々１ビットのデータを記憶するｍ列×ｎ行のメモリセルで成る１以上のメモリセルアレイに対し、第１の定義に従うデータの書き込み（例えば、各ビットのデータが各メモリセルアレイの同一位置のメモリセルに記憶しているデータで構成されるという第１の定義に従うビットデータの書き込み）を行うデータ書き込み手段と、上記第１の定義とは異なる第２の定義に従うデータの読み出し（例えば、各ビットのデータが１のワードラインに並ぶメモリセルのデータで構成されるという第２の定義に従うワードデータの読み出し）を行うデータ読み出し手段を備えることを特徴とする。共通のメモリセルを利用することで回路規模の増加を抑えつつ、書き込みを行ったデータ（ビットデータ）とは異なる形式のデータ（ワードデータ）の読み出しを行うことができる。

例えば、ＪＰＥＧ２０００方式の符号化処理において、本発明の半導体記憶装置を用いれば、６４×６４や３２×３２の画素マトリクス（いわゆるコードブロック呼ばれる）のデータの各ビットプレーン上のデータに対して実行する係数モデリング処理（３×３画素近傍処理）を、上記従来技術の欄において参照した図１３に示す従来のビットデータの読み書きしかできない半導体記憶装置を使用する場合に比べて飛躍的に小規模な回路で迅速かつ正確に実行する画像処理装置を構成することができる。

（２）実施の形態１
(2-1)半導体装置の概要
実施の形態１に係る半導体記憶装置１００の構成について説明する前に、当該半導体記憶装置１００において実現されるデータの読み出し及び書き込み処理の内容について説明しておく。

図１の（ａ）は、４×４個の４ビットデータＺＤ_１〜ＺＤ_１６を立体的に表した図であり、（ｂ）は、各４ビットデータＺＤ_１〜ＺＤ_１６を４枚のビットプレーンに分解した状態を表した図である。本図では、例えば、データＺＤ_１のＬＳＢから数えて１ビット目のデータ、即ち最下位ビットのデータをＺＤ_１［０］と表し、２ビット目のデータをＺＤ_１［１］と表し、３ビット目のデータをＺＤ_１［２］と表し、４ビット目のデータをＺＤ_１［３］と表す。従って、４ビットデータＺＤ_１を構成する各ビットのデータは、ＺＤ_１［３］，ＺＤ_１［２］，ＺＤ_１［１］，ＺＤ_１［０］と表される。

以下に説明する実施の形態１に係る半導体装置１００では、４ビットのアドレス信号ＡＤＤ（“００００”〜“１１１１”）の入力に応じて４ビットデータＺＤ_１〜ＺＤ_１６を入出力する他、外部から入力されるＺＹ−ＳＥＬ信号がＨｉｇｈレベルからＬｏｗレベルに切り換えられた場合、上記アドレス信号ＡＤＤ_ＺＤ１〜ＡＤＤ_ＺＤ１６の入力に応じて、ビットプレーン内において、図面上同一のワードラインに並ぶ４個のメモリセルのビットデータを１ワードとするワードデータＹＤ_１〜ＹＤ_１６を入出力する機能を備える。

例えば、ワードデータＹＤ_１は、ＺＤ_１［０］，ＺＤ_２［０］，ＺＤ_３［０］，ＺＤ_４［０］で構成される。ワードデータＹＤ_２は、ＺＤ_５［０］，ＺＤ_６［０］，ＺＤ_７［０］，ＺＤ_８［０］で構成される。ワードデータのアドレスは、図面上において、各ビットプレーン上で手前から奥に向かって増加し、更に、ＬＳＢ（Least Significant Bit）からＭＳＢ（Most Significant Bit）のビットプレーンに向かって増加するように定義されている。当該定義において、最終アドレスに位置するワードデータＹＤ_１６は、ＺＤ_１３［３］，ＺＤ_１４［３］，ＺＤ_１５［３］，ＺＤ_１６［３］で構成される。

図２は、実施の形態１に係る半導体記憶装置１００の構成を示す図である。半導体記憶装置１００は、４×４個、合計１６個の４ビットデータを記憶する。なお、各メモリ部ＭＥ［０］〜ＭＥ［３］におけるメモリセルＭＣの行数及び列数、データのビット数の全てが４であり、説明中の混同を防止するため、図２及び説明文では必要に応じてメモリセルの行をｎ（＝４）、列をｍ（＝４）、データのビット数をｈ（＝４）と表す。

内部制御回路１は、外部の制御装置、例えば図示しないＣＰＵからの制御信号（ＣＥＢ，ＷＥＢ，ＺＹ−ＳＥＬ）の入力に応じて各内部回路をビットデータの書き込み／読み出し、又は、ワードデータの書き込み／読み出しの動作を行うように設定する。上記制御信号ＣＥＢ及びＷＥＢは、当該信号が信号ＣＥやＷＥの反転信号であることを意味する。なお、内部制御回路１の実行する制御内容については、後に詳しく説明する。

アドレス入力回路２は、内部制御回路１より入力されるＺＹ−ＳＥＬ信号の値及び入力される４ビットのアドレス信号ＡＤＤ（“００００”〜“１１１１”）の値より特定される２ビットの行アドレスのデータを行デコーダ３に出力すると共に、２ビットの列アドレスのデータを列デコーダ５に出力する。以下、４ビットのアドレス信号ＡＤＤのＬＳＢから数えて１ビット目のデータをＡＤＤ［０］、２ビット目のデータをＡＤＤ［１］、３ビット目のデータをＡＤＤ［２］、ＭＳＢのデータをＡＤＤ［３］と表す。なお、アドレス入力回路２の構成及び動作については後に詳しく説明する。

４個のメモリ部ＭＥ［０］〜ＭＥ［ｈ−１（＝３）］は、４ビットデータのＬＳＢから１ビット目〜４ビット目の４列×４行で成る各ビットプレーンのデータを記憶する。メモリ部ＭＥ［０］〜ＭＥ［３］は、第２センスアンプ１４と第２ライトバッファ１５の配線部７への接続先が異なるだけで他の構成は同じである。従って、まず、メモリ部ＭＥ［０］の構成を説明した後に、メモリ部ＭＥ［０］と他のメモリ部ＭＥ［１］〜ＭＥ［３］との構成上の違いについて説明する。

メモリ部ＭＥ［０］は、（ｍ＝４）列×（ｎ＝４）行の合計１６個のメモリセルＭＣ［０，０］〜ＭＣ［ｍ−１，ｎ−１］で成るメモリセルアレイ、列ゲートＣＧ［０］〜ＣＧ［ｍ−１］、各列ゲートとメモリセルをつなぐビットデータ用のビットラインＺＢＬ［０］及びＺＢＬ［０］Ｂ（最後のＢの添字は、当該信号がＺＢＬ［０］の反転信号であることを表す）及びワードデータ用のビットラインＹＢＬ［０］及びＹＢＬ［０］Ｂ（最後のＢの添字は、当該信号がＹＢＬ［０］の反転信号であることを表す）、各ビットラインをプリチャージするプリチャージ回路ＰＲＣ［０］〜ＰＲＣ［ｍ−１］、各列ゲートに接続される信号を並び替える配線部７、上記配線部７の内、ビットデータ用のデータ線に接続された第１センスアンプ１２［０］及び第１ライトバッファ１３［０］、上記配線部７の内、ワードデータ用のデータ線に接続された第２センスアンプ１４［０］及び第２ライトバッファ１５［０］、並びに、上記内部制御回路１からの制御信号に応じて必要なデータの入出力を行うデータ入出力回路１６［０］で構成される。

メモリ部ＭＥ［０］と他のメモリ部ＭＥ［１］〜ＭＥ［３］との構成上の違いは、メモリ部ＭＥ［０］の第２センスアンプ１４［０］及び第２ライトバッファ１５［０］が共に、配線部７のワードデータ用の信号線ＹＤ［０］及びＹＤ［０］Ｂに接続されているのに対し、ＭＥ［１］〜ＭＥ［３］の第２センスアンプ１４［１］及び第２ライトバッファ１５［１］〜第２センスアンプ１４［３］及び第２ライトバッファ１５［３］が、ワードデータ用の信号線ＹＤ［１］及びＹＤ［１］Ｂ〜ＹＤ［３］及びＹＤ［３］Ｂに接続されている点である。

なお、配線部７を構成する各信号線と、各メモリ部ＭＥ［０］〜ＭＥ［３］の４つの列ゲートＣＧ［０］〜ＣＧ［３］、第１センスアンプ１２［０］〜１２［３］、第１ライトバッファ１３［０］〜１３［３］、第２センスアンプ１４［０］〜１４［３］、及び、第２ライトバッファ１５［０］〜１５［３］との接続状態については、列ゲート、及び、センスアンプ／ライトバッファの説明の欄で詳しく説明する。また、各メモリ部ＭＥ［０］〜ＭＥ［３］を構成するメモリセルＭＣ、及び、データ入出力回路１６の構成についても後に詳しく説明する。

行デコーダ３は、４つのメモリ部ＭＥにそれぞれｎ＝４行設けられているメモリセルＭＣに対応する、当該行デコーダ３から行スイッチ回路４への４本のワードラインＷＬの内、アドレス入力回路２より入力される２ビットの行アドレス信号により特定される位置のワードラインをアクティブにするＨｉｇｈレベルのワードライン信号ＷＬを出力する。

行スイッチ回路４は、書き込み／読み出しを行うデータの種類をビットデータ又はワードデータに切り換えるＺＹ−ＳＥＬ信号の値に応じて、上記行デコーダ３により出力されるワードライン信号ＷＬをビットデータ用のワードライン信号ＺＷＬ、又は、ワードデータ用のワードライン信号ＹＷＬとして出力する。なお、列スイッチ回路４の構成については後に詳しく説明する。

列デコーダ５は、アドレス入力回路２より入力される２ビットの列アドレス信号に応じて、当該列デコーダ５から列スイッチ回路６への列ゲート信号Ｇ［０］〜Ｇ［ｍ−１］を出力し、メモリ部ＭＥ［０］〜ＭＥ［ｈ−１］の各々にｍ個設けてある列ゲートＣＧ［０］〜ＣＧ［ｍ−１］の内の１つを列スイッチ回路６を介してアクティブに切り換える。

列スイッチ回路６は、上記ＺＹ−ＳＥＬ信号の値に応じて列デコーダ５の出力した列ゲート信号Ｇ［０］〜Ｇ［ｍ−１］をビットデータ用の列ゲート信号ＺＧ［０］〜ＺＧ［ｍ−１］、又は、ワードデータ用の列ゲート信号ＹＧ［０］〜ＹＧ［ｈ−１］として出力する。なお、列スイッチ回路６の構成については後に詳しく説明する。

(2-2)内部制御回路
内部制御回路１は、外部の制御装置、例えば、図示しないＣＰＵからＬｏｗレベルのチップイネーブル信号ＣＥＢを受けた場合に、行デコーダ３及び列コデーダ５をアクティブに切り換える制御信号を出力する。内部制御回路１には、外部の制御装置から、上記チップイネーブル信号ＣＥＢの他、データの読み出し／書き込みの何れを行うかを決めるライトイネーブル信号ＷＥＢ、及び、ビットデータ及びワードデータの何れの形式でデータの読み出し／書き込みを行うのかを設定するＺＹ−ＳＥＬ信号が入力される。

内部制御回路１は、ＺＹ−ＳＥＬ信号をそのまま行スイッチ回路４、列スイッチ回路６及びアドレス入力回路２に出力する。また、内部制御回路１は、ライトイネーブル信号ＷＥＢがＬｏｗレベルであり、かつ、ＺＹ−ＳＥＬ信号がＨｉｇｈレベルの場合、ビットデータの書き込みを行うため、各メモリ部ＭＥ［０］〜ＭＥ［ｈ−１］にＨｉｇｈレベルのライトイネーブル信号ＺＷＥを出力すると共に、Ｌｏｗレベルの信号ＹＷＥ，ＺＳＥ，ＹＳＥを出力する。他方、ライトイネーブル信号ＷＥＢがＬｏｗレベルであって、ＺＹ−ＳＥＬ信号がＬｏｗレベルの場合、ワードデータの書き込みを行うため、各メモリ部ＭＥ［０］〜ＭＥ［ｈ−１］にＨｉｇｈレベルのＹＷＥを出力すると共に、Ｌｏｗレベルの信号ＺＷＥ，ＺＳＥ，ＹＳＥを出力する。

一方、内部制御回路１は、ライトイネーブル信号ＷＥＢがＨｉｇｈレベルであって、かつ、ＺＹ−ＳＥＬ信号がＨｉｇｈレベルの場合、ビットデータの読み出しを行うため、各メモリ部ＭＥ［０］〜ＭＥ［ｈ−１］にＨｉｇｈレベルのＺＳＥを出力すると共に、Ｌｏｗレベルの信号ＺＷＥ，ＹＷＥ，ＹＳＥを出力する。また、ライトイネーブル信号ＷＥＢがＨｉｇｈレベルであって、ＺＹ−ＳＥＬ信号がＬｏｗレベルの場合、ワードデータの読み出しを行うため、各メモリ部ＭＥ［０］〜ＭＥ［ｈ−１］にＨｉｇｈレベルのＹＳＥ信号を出力すると共に、Ｌｏｗレベルの信号ＺＷＥ，ＹＷＥ，ＺＳＥを出力する。

(2-3)アドレス入力回路
図３は、アドレス入力回路２の構成を示す図である。入力される４ビットのアドレス信号ＡＤＤ（“００００”〜“１１１１”）の内、最上位ビットのデータＡＤＤ［３］は、トランスファーゲート（以下、ＴＧと表す）２ｃ及びＴＧ２ｆに入力される。ＬＳＢより数えて３ビット目のデータＡＤＤ［２］は、ＴＧ２ｅ及びＴＧ２ｈに入力される。ＬＳＢより数えて２ビット目のデータＡＤＤ［１］は、ＴＧ２ｇ及びＴＧ２ｂに入力される。最下位ビットであるデータＡＤＤ［０］は、ＴＧ２ｉ及びＴＧ２ｄに入力される。

内部制御回路１より入力されるＺＹ−ＳＥＬ信号は、ＴＧ２ｂのｐＭＯＳのゲート、ＴＧ２ｃのｎＭＯＳのゲート、ＴＧ２ｄのｐＭＯＳのゲート、ＴＧ２ｅのｎＭＯＳのゲート、ＴＧ２ｆのｐＭＯＳのゲート、ＴＧ２ｇのｎＭＯＳのゲート、ＴＧ２ｈのｐＭＯＳのゲート、及び、ＴＧ２ｉのｎＭＯＳのゲートに印加される一方、インバータ２ａを介してＴＧ２ｂのｎＭＯＳのゲート、ＴＧ２ｃのｐＭＯＳのゲート、ＴＧ２ｄのｎＭＯＳのゲート、ＴＧ２ｅのｐＭＯＳのゲート、ＴＧ２ｆのｎＭＯＳのゲート、ＴＧ２ｇのｐＭＯＳのゲート、ＴＧ２ｈのｎＭＯＳのゲート、及び、ＴＧ２ｉのｐＭＯＳのゲートに印加される。

ＴＧ２ｂ及びＴＧ２ｃの出力は、２ビットの行アドレス信号の内、上位ビットのデータとして行デコーダ３に入力される。ＴＧ２ｄ及びＴＧ２ｅの出力は、２ビットの行アドレス信号の内、下位ビットのデータとして行デコーダ３に入力される。

ＴＧ２ｆ及びＴＧ２ｇの出力は、２ビットの列アドレス信号の内、上位ビットのデータとして列デコーダ５に入力される。ＴＧ２ｈ及びＴＧ２ｉの出力は、２ビットの列アドレス信号の内、下位ビットのデータとして列デコーダに入力される。

上記構成において、アドレス入力回路２は、ＺＹ−ＳＥＬ信号がＨｉｇｈレベルの場合、入力される４ビットのアドレス信号ＡＤＤの上位２つのビットデータＡＤＤ［３］，ＡＤＤ［２］を２ビットの行アドレス信号の上位ビットデータ，下位ビットデータとして行デコーダ３に出力すると共に、アドレス信号ＡＤＤの下位２つのビットデータＡＤＤ［１］，ＡＤＤ［０］を２ビットの列アドレス信号の上位ビットデータ，下位ビットデータとして列デコーダ５に出力する。

他方、ＺＹ−ＳＥＬ信号がＬｏｗレベルの場合、入力される４ビットのアドレス信号ＡＤＤの下位２つのビットデータＡＤＤ［１］，ＡＤＤ［０］を２ビットの行アドレス信号の上位ビットデータ，下位ビットデータとして行デコーダ３に出力すると共に、アドレス信号ＡＤＤの上位２つのビットデータＡＤＤ［３］，ＡＤＤ［２］を２ビットの列アドレス信号の上位ビットデータ，下位ビットデータとして列デコーダ５に出力する。

行デコーダ３は、入力される２ビットの行アドレス信号の値が“００”の場合には１ビット目のワードラインＷＬ［０］をＨｉｇｈレベルに切り換え、行アドレス信号の値が“０１”の場合には２ビット目のワードラインＷＬ［１］をＨｉｇｈレベルに切り換える。また、行アドレス信号の値が“１０”の場合には３ビット目のワードラインＷＬ［２］をＨｉｇｈレベルに切り換え、行アドレス信号の値が“１１”の場合には４ビット目のワードラインＷＬ［３］をＨｉｇｈレベルに切り換える。

列デコーダ５は、入力される２ビットの列アドレスの値が“００”の場合、４つの列ゲート信号Ｇ［０］〜Ｇ［３］の内、列ゲート信号Ｇ［０］のみをＨｉｇｈレベルにして出力し、“０１”の場合、Ｇ［１］のみをＨｉｇｈレベルにして出力し、“１０”の場合、Ｇ［２］のみをＨｉｇｈレベルにして出力し、“１１”の場合、Ｇ［３］のみをＨｉｇｈレベルにして出力する。

(2-4)行スイッチ回路
図４は、行スイッチ回路４の構成を示す図である。行デコーダ３より出力される４本のワードラインＷＬ［０］〜ＷＬ［３］の各々は、点線で囲んで示すスイッチ回路４［０］〜４［３］にそれぞれ入力される。スイッチ回路４［０］〜４［３］の構成は、同じである。

以下、スイッチ回路４［０］に着目して構成及び動作の説明を行う。なお、他のスイッチ回路４［１］〜４［３］の構成及び動作の説明は省略する。スイッチ回路４［０］は、２個のＡＮＤゲートと１個のインバータで構成される。２個の２入力ＡＮＤゲート４ｄ及び４ｆの１の信号入力端子には、ワードラインＷＬ［０］が接続される。ＡＮＤゲート４ｄの残りの信号入力端子には、ＺＹ−ＳＥＬ信号がそのまま入力され、ＡＮＤゲート４ｆの残りの信号入力端子にはＺＹ−ＳＥＬ信号がインバータ４ｅにより反転された後に入力される。上記構成のスイッチ回路４［０］では、ＺＹ−ＳＥＬ信号がＨｉｇｈレベルの時、ワードラインＷＬ［０］をビットデータ用のワードラインＺＷＬ［０］と接続する。ＺＹ−ＳＥＬ信号がＬｏｗレベルの時、ワードラインＷＬ［０］をワードデータ用のワードラインＹＷＬ［０］に接続する。

ＺＹ−ＳＥＬ信号がＨｉｇｈレベルであって、行デコーダ３より出力されるワードラインＷＬ［０］がＨｉｇｈレベルの場合、図２に示すように４つのメモリ部ＭＥ［０］〜ＭＥ［３］の図面上で下から１行目のワードラインＺＷＬ［０］がＨｉｇｈレベルに切り換えられる。また、ＺＹ−ＳＥＬ信号がＬｏｗレベルであって、行デコーダより出力されるワードラインＷＬ［０］がＨｉｇｈレベルの場合、図２に示すように、４つのメモリ部ＭＥ［０］〜ＭＥ［３］の図面上で下から１行目のワードラインＹＷＬ［０］がＨｉｇｈレベルに切り換えられる。

図５は、図２に示すように、４つある各メモリ部ＭＥ［０］〜ＭＥ［３］内に４×４個設けられる各同じ構成のメモリセルＭＣ［０，０］〜ＭＣ［ｍ−１，ｎ−１］の内の１つであるＭＣ［０，ｎ−１］の構成を示す図である。メモリセルＭＣは、通常のＳＲＡＭメモリセルと同様に、インバータＩＮＶａ及びインバータＩＮＶｂをクロスカップ（交差接続）させたフリップフロップＦＦと、２個のトランスファーゲートＴｒａ，Ｔｒｂ（双方向スイッチ）で構成され、上記トランスファーゲートＴｒａ，Ｔｒｂのゲート及びドレイン又はソースに接続されるビットデータ用のワードラインＺＷＬ及びビットラインＺＢＬ，ＺＢＬＢを備えるが、更に、２個のトランスファーゲートＴｒｃ，Ｔｒｄ（双方向スイッチ）と、上記トランスファーゲートＴｒｃ，Ｔｒｄのゲート及びドレイン又はソースに接続されるワードデータ用のワードラインＹＷＬ及びビットラインＹＢＬ，ＹＢＬＢを備えることを特徴とする。

上記構成を採用することで、ビットデータの読み出し又は書き込みとワードデータの読み出し又は書き込み処理を独立して行うことが可能になる。

(2-5)列スイッチ回路
図６は、列スイッチ回路６の構成を示す図である。当該回路は、各々２個のＡＮＤゲート６ａ，６ｃと１個のインバータ６ｂで構成されるスイッチ回路６［０］〜６［３］（行スイッチ回路４のスイッチ回路４［０］〜４［３］と同じである。）を、前段の列デコーダ５から出力される４つの列ゲート信号Ｇ［０］〜Ｇ［３］それぞれに対応して備える。具体的には、各スイッチ回路６［０］〜６［３］の２個の２入力ＡＮＤゲート６ａ及び６ｃの１の信号入力端子には、列ゲート信号Ｇ［０］〜Ｇ［３］が入力される。ＡＮＤゲート６ａの残りの信号入力端子には、ＺＹ−ＳＥＬ信号がそのまま入力され、ＡＮＤゲート６ｃの残りの信号入力端子にはＺＥ−ＳＥＬ信号がインバータ６ｂにより反転された後に入力される。

上記構成のスイッチ回路６［０］では、ＺＹ−ＳＥＬ信号がＨｉｇｈレベルの時、列ゲート信号Ｇ［０］をビットデータ用の列ゲート信号ＺＧ［０］として、各メモリ部ＭＥ［０］〜ＭＥ［３］の列ゲート回路ＣＧ［０］に出力する。同様に、他のスイッチ回路６［１］〜６［３］では、ＺＹ−ＳＥＬ信号がＨｉｇｈレベルの時、列ゲート信号Ｇ［１］〜Ｇ［３］をビットデータ用の列ゲート信号ＺＧ［１］〜ＺＧ［３］として、各メモリ部ＭＥ［０］〜ＭＥ［３］の列ゲート回路ＣＧ［１］〜ＣＧ［３］に出力する。

一方、スイッチ回路６［０］は、ＺＹ−ＳＥＬ信号がＬｏｗレベルの時、列ゲート信号Ｇ［０］をワードデータ用の列ゲート信号ＹＧ［０］としてメモリ部ＭＥ［０］の各列ゲートＣＧ［０］〜ＣＧ［３］に出力する。同様に、他のスイッチ回路６［１］〜６［３］では、ＺＹ−ＳＥＬ信号がＬｏｗレベルの時、列ゲート信号Ｇ［１］〜Ｇ［３］をワードデータ用の列ゲート信号ＹＧ［０］〜ＹＧ［３］としてメモリ部ＭＥ［１］〜ＭＥ［３］の各列ゲートＣＧ［０］〜ＣＧ［３］に出力する。

(2-6)列ゲート回路
図７は、４つのメモリ部ＭＥ［０］〜ＭＥ［３］（図２を参照）に各々４個備えられる列ゲートＣＧ［０］〜ＣＧ［３］の構成を示す図である。各回路は、それぞれ同じ構成であるが、出力端子の接続先、即ち信号の出力が違う。当該相違点については後に説明する。

列ゲート回路は、大きく分けてビットデータ用の列ゲート信号ＺＧ［０］〜ＺＧ［３］に対応する回路Ｃ１と、ワードデータ用の列ゲート信号ＹＧ［０］〜ＹＧ［３］に対応する回路Ｃ２とで構成される。回路Ｃ１は、ビットデータ用のビットラインＺＢＬ［ｋ］及びＺＢＬ［ｋ］Ｂ（但し、ｋは列数を表し０〜３の値をとる）に接続されているトランスファーゲート５１及び５２と、各ゲート５１及び５２のＰＭＯＳ側に列ゲート信号ＺＧ［ｋ］を反転して入力するインバータ５０で構成される。各ゲート５１及び５２のｎＭＯＳ側には列ゲート信号ＺＧ［ｋ］が入力されている。列ゲート信号ＺＧ［ｋ］がＨｉｇｈレベルの場合、トランスファーゲート５１及び５２は、ビットラインＺＢＬ［ｋ］及びＺＢＬ［ｋ］Ｂを、それぞれビットデータＺＤ［ｉ］及びＺＤ［ｉ］Ｂ（但し、ｉはＬＳＢから数えたビット数を表し０〜３の値をとる）に接続する。

また、回路Ｃ２は、ビットデータ用のビットラインＹＢＬ［ｋ］及びＹＢＬ［ｋ］Ｂ（但し、ｋは０〜３の値）に接続されているトランスファーゲート５４及び５６と、各ゲート５４及び５６のｐＭＯＳ側に列ゲート信号ＹＧ［ｋ］を反転して入力するインバータ５０で構成される。各ゲート５４及び５６のｎＭＯＳ側には列ゲート信号ＹＧ［０］〜ＹＧ［３］が入力されている。列ゲート信号ＹＧ［ｋ］がＨｉｇｈレベルの場合、トランスファーゲート５４及び５６は、ビットラインＹＢＬ［ｋ］及びＹＢＬ［ｋ］Ｂに流れる信号を、それぞれワードデータＹＤ［ｉ］及びＹＤ［ｉ］Ｂとして出力する。

各メモリ部ＭＥ［０］〜ＭＥ［３］の列ゲートＣＧ［０］〜ＣＧ［３］の各信号端子が接続される配線部７は、メモリ部ＭＥ［０］にビットデータＤのＬＳＢから数えて１ビット目のデータＺＤ［０］及びＺＤ［０］Ｂ用の信号線、メモリ部ＭＥ［１］にビットデータＤのＬＳＢから数えて２ビット目のデータＺＤ［１］及びＺＤ［１］Ｂ用の信号線、メモリ部ＭＥ［２］にビットデータＤのＬＳＢから数えて１ビット目のデータＺＤ［２］及びＺＤ［２］Ｂ用の信号線、メモリ部ＭＥ［３］にビットデータＤのＬＳＢから数えて１ビット目のデータＺＤ［３］及びＺＤ［３］Ｂ用の信号線を備え、更に、メモリ部ＭＥ［０］〜ＭＥ［３］にワードデータのＬＳＢから数えて１ビット目〜４ビット目のデータＹＤ［０］及びＹＤ［０］Ｂ〜ＹＤ［３］及びＹＤ［３］Ｂ用の信号線で構成される。

再び図２を参照しつつ、メモリ部ＭＥ［０］に備えられる列ゲートＣＧ［０］〜ＣＧ［３］の端子の上記配線部７への接続先について説明し、更に、これらの列ゲートＣＧ［０］〜ＣＧ［３］との比較において、メモリ部ＭＥ［１］〜ＭＥ［３］の列ゲートＣＧ［０］〜ＣＧ［３］の出力先について説明する。

列ゲートＣＧ［０］は、列スイッチ回路６よりＨｉｇｈレベルの列ゲート信号ＺＧ［０］が出力される場合には、ビットラインＺＢＬ［０］及びＺＢＬ［０］Ｂの信号線をビットデータＤのＬＳＢから数えて１ビット目のデータＺＤ［０］及びＺＤ［０］Ｂの信号線に接続する。一方、列スイッチ回路６よりＨｉｇｈレベルの列ゲート信号ＹＧ［０］が出力される場合には、ビットラインＹＢＬ［０］及びＹＢＬ［０］Ｂの信号線をワードデータのＬＳＢから数えて１ビット目のデータＹＤ［０］及びＹＤ［０］Ｂの信号線に接続する。

また、列ゲートＣＧ［１］は、列スイッチ回路６よりＨｉｇｈレベルの列ゲート信号ＺＧ［１］が出力される場合には、ビットラインＺＢＬ［１］及びＺＢＬ［１］Ｂの信号線をビットデータＤのＬＳＢから数えて１ビット目のデータＺＤ［０］及びＺＤ［０］Ｂの信号線に接続する。一方、列スイッチ回路６よりＨｉｇｈレベルの列ゲート信号ＹＧ［０］が出力される場合には、ビットラインＹＢＬ［１］及びＹＢＬ［１］Ｂの信号線をワードデータのＬＳＢから数えて２ビット目のデータＹＤ［１］及びＹＤ［１］Ｂの信号線に接続する。

列ゲートＣＧ［２］は、列スイッチ回路６よりＨｉｇｈレベルの列ゲート信号ＺＧ［２］が出力される場合には、ビットラインＺＢＬ［２］及びＺＢＬ［２］Ｂの信号線をビットデータＤのＬＳＢから数えて１ビット目のデータＺＤ［０］及びＺＤ［０］Ｂの信号線に接続する。一方、列スイッチ回路６よりＨｉｇｈレベルの列ゲート信号ＹＧ［０］が出力される場合には、ビットラインＹＢＬ［２］及びＹＢＬ［２］Ｂの信号線をワードデータのＬＳＢから数えて３ビット目のデータＹＤ［２］及びＹＤ［２］Ｂの信号線に接続する。

列ゲートＣＧ［３］は、列スイッチ回路６よりＨｉｇｈレベルの列ゲート信号ＺＧ［３］が出力される場合には、ビットラインＺＢＬ［３］及びＺＢＬ［３］Ｂの信号線をビットデータＤのＬＳＢから数えて１ビット目のデータＺＤ［０］及びＺＤ［０］Ｂの信号線に接続する。一方、列スイッチ回路６よりＨｉｇｈレベルの列ゲート信号ＹＧ［０］が出力される場合には、ビットラインＹＢＬ［３］及びＹＢＬ［３］Ｂの信号線をワードデータのＬＳＢから数えて４ビット目のデータＹＤ［３］及びＹＤ［３］Ｂの信号線に接続する。

上記構成のメモリ部ＭＥ［０］の列ゲートＣＧ［０］〜ＣＧ［３］との比較において、以下、メモリ部ＭＥ［１］〜ＭＥ［３］の列ゲートＣＧ［０］〜ＣＧ［３］の出力先について説明する。メモリ部ＭＥ［１］の列ゲートＣＧ［０］〜ＣＧ［３］は、列スイッチ回路６からのＨｉｇｈレベルの列ゲート信号ＺＧ［０］〜ＺＧ［３］に対してビットラインＺＢＬ［０］及びＺＢＬ［０］Ｂ〜ＺＢＬ［３］及びＺＢＬ［３］Ｂの信号線をビットデータＤのＬＳＢから数えて２ビット目のデータＺＤ［１］及びＺＤ［１］Ｂの信号線に接続する以外は、上述したメモリ部ＭＥ［０］の列ゲートＣＧ［０］〜ＣＧ［３］と同様に配線されている。

メモリ部ＭＥ［２］の列ゲートＣＧ［０］〜ＣＧ［３］は、列スイッチ回路６からのＨｉｇｈレベルの列ゲート信号ＺＧ［０］〜ＺＧ［３］に対してビットラインＺＢＬ［０］及びＺＢＬ［０］Ｂ〜ＺＢＬ［３］及びＺＢＬ［３］Ｂの信号線をビットデータＤのＬＳＢから数えて３ビット目のデータＺＤ［２］及びＺＤ［２］Ｂの信号線に接続する以外は、上述したメモリ部ＭＥ［０］の列ゲートＣＧ［０］〜ＣＧ［３］と同様に配線されている。

メモリ部ＭＥ［３］の列ゲートＣＧ［０］〜ＣＧ［３］は、列スイッチ回路６からのＨｉｇｈレベルの列ゲート信号ＺＧ［０］〜ＺＧ［３］に対してビットラインＺＢＬ［０］及びＺＢＬ［０］Ｂ〜ＺＢＬ［３］及びＺＢＬ［３］Ｂの信号線をビットデータＤのＬＳＢから数えて４ビット目のデータＺＤ［３］及びＺＤ［３］Ｂの信号線に接続すること以外は、上述したメモリ部ＭＥ［０］の列ゲートＣＧ［０］〜ＣＧ［３］と同様に配線されている。

(2-7)センスアンプ／ライトバッファ
図２に示すように、メモリ部ＭＥ［０］〜ＭＥ［３］には、それぞれ、第１センスアンプ１２［０］〜１２［３］、第１ライトバッファ１３［０］〜１３［３］、第２センスアンプ１４［０］〜１４［３］及び第２ライトバッファ１５［０］〜１５［３］が設けられている。第１センスアンプ１２［０］〜１２［３］は、内部制御回路１から出力されるＺＳＥがＨｉｇｈレベルの時にアクティブに成る。第２センスアンプ１４［０］〜１４［３］は、内部制御回路１から出力されるＹＳＥがＨｉｇｈレベルの時にアクティブに成る。第１ライトバッファ１３［０］〜１３［３］は、内部制御回路１から出力されるＺＷＥがＨｉｇｈレベルの時にアクティブに成る。第２ライトバッファ１５［０］〜１５［３］は、内部制御回路１から出力されるＹＷＥがＨｉｇｈレベルの時にアクティブに成る。

メモリ部ＭＥ［０］の第１センスアンプ１２［０］及び第１ライトバッファ１３［０］は、共にビットデータのＬＳＢから数えて１ビット目のデータが出力される信号線ＺＤ［０］及びＺＤ［０］Ｂに接続されている。同様に、メモリ部ＭＥ［１］〜ＭＥ［３］の第１センスアンプ１２［１］〜１２［３］及び第１ライトバッファ１３［１］〜１３［３］は、順にビットデータのＬＳＢから数えて２〜４ビット目のデータが出力される信号線ＺＤ［１］及びＺＤ［１］Ｂ〜ＺＤ［３］及びＺＤ［３］Ｂに接続されている。

また、メモリ部ＭＥ［０］の第２センスアンプ１４［０］及び第２ライトバッファ１５［０］は、共にワードデータのＬＳＢから数えて１ビット目のデータが出力される信号線ＹＤ［０］及びＹＤ［０］Ｂに接続されている。同様に、メモリ部ＭＥ［０］〜ＭＥ［３］の第２センスアンプ１４［１］〜１４［３］及び第２ライトバッファ１５［１］〜１５［３］は、順にワードデータのＬＳＢから数えて２〜４ビット目のデータが出力される信号線ＹＤ［１］及びＹＤ［１］Ｂ〜ＹＤ［３］及びＹＤ［３］Ｂに接続されている。

上記配線を採用することで、ＭＥ［０］の第１センスアンプ１２［０］及び第１ライトバッファ１３［０］は、ビットデータのＬＳＢから数えて１ビット目のデータに対してアクセスすることができ、第２センスアンプ１４［０］及び第２ライトバッファ１５［０］は、ワードデータのＬＳＢから数えて１ビット目のデータに対してアクセスすることができる。同様に、ＭＥ［１］〜ＭＥ［３］の第１センスアンプ１２［１］〜１２［３］及び第１ライトバッファ１３［１］〜１３［３］は、順にビットデータのＬＳＢから数えて２〜４ビット目のデータに対してアクセスすることができ、第２センスアンプ１４［１］〜１４［３］及び第２ライトバッファ１５［１］〜１５［３］は、順にワードデータのＬＳＢから数えて２〜４ビット目のデータに対してアクセスすることができる。

(2-8)データ入出力回路
図８は、データ入出力回路１６［０］〜１６［ｈ−１］（＝［３］）の構成を示す図である。データ入出力回路１６［０］〜１６［３］の構成は、全て同じであり、図面には、データ入出力回路１６［０］〜１６［３］の内の１つが示されている。２入力ＡＮＤゲート７３の信号入力端子には、内部制御回路１から出力されるライトイネーブル信号ＺＷＥの信号線が接続され、残りの信号入力端子には、外部から書き込まれるデータＤ_ＩＮ［０］の信号線が接続され、出力端子には、第１ライトバッファ１３［０］の信号入力端子が接続されている。

トランスファーゲート７１の入力端子には、第１センスアンプ１２［０］の信号出力端子が接続され、出力端子にはデータＤ_ＯＵＴ［０］の信号線が接続されており、ｎＭＯＳ側には信号ＺＳＥがそのまま入力され、ｐＭＯＳ側には信号ＺＳＥをインバータ７２で反転した信号が入力される。

２入力ＡＮＤゲート７６の信号入力端子には、内部制御回路１から出力されるライトイネーブル信号ＹＷＥの信号線が接続され、残りの信号入力端子には、外部から書き込まれるデータＤ_ＩＮ［０］の信号線が接続され、出力端子には、第２ライトバッファ１５［０］の信号入力端子が接続されている。

トランスファーゲート７５の入力端子には、第２センスアンプ１４［０］の信号出力端子が接続され、出力端子にはデータＤ_ＯＵＴ［０］の信号線が接続されており、ｎＭＯＳ側には信号ＹＳＥがそのまま入力され、ｐＭＯＳ側には信号ＹＳＥをインバータ７４で反転した信号が入力される。

上記構成のデータ入出力回路１６［０］〜１６［３］では、内部制御回路１より出力されるライトイネーブル信号ＺＷＥがＨｉｇｈレベルの場合、データＤ_ＩＮ端子［０］〜［３］に入力されるデータを第１ライトバッファ１３［０］〜１３［３］に出力し、ライトイネーブル信号ＹＷＥがＨｉｇｈレベルの場合、データＤ_ＩＮ端子［０］〜［３］に入力されるデータを第２ライトバッファ１５［０］〜１５［３］に出力し、信号ＺＳＥがＨｉｇｈレベルの場合、第１センスアンプ１２［０］〜１２［３］から出力される信号をデータＤ_ＯＵＴ［０］〜Ｄ_ＯＵＴ［３］端子に出力し、信号ＹＳＥがＨｉｇｈレベルの場合、第２センスアンプ１４［０］〜１４［３］から出力される信号をデータＤ_ＯＵＴ［０］〜Ｄ_ＯＵＴ［３］端子に出力する。

（３）変形例１
以上に説明した半導体記憶装置１００は、（ｍ＝４）列×（ｎ＝４）行の合計１６個の４ビットデータを格納するものであったが、本発明は、これに限定されない。例えば、２列×４行の合計で８個の４ビットデータを記憶し、２ビットのワードデータを出力するものであっても同様に実現することができる。この場合、メモリ部ＭＥ［０］〜ＭＥ［３］が備えるメモリセルが２列×４行になり、これに伴いプリチャージ回路ＰＲＣ及び列ゲートＣＧが２個に減る。各メモリ部内の列ゲートが２個になるため、ビットデータ用の列ゲート信号がＺＧ［０］、ＺＧ［１］に減る。また、ワードデータが２ビットデータに成る為、配線部７のワードデータ用の信号線がＹＤ［０］，ＹＤ［０］Ｂ，ＹＤ［１］，ＹＤ［１］Ｂに減る。

この場合におけるアドレス入力回路２０は、図９に示す構成になる。図示するようにアドレス入力回路２０は、４ビット分のアドレス入力端子ＡＤＤ［０］〜ＡＤＤ［３］を備える。各入力端子に入力されるアドレス信号ＡＤＤの内、最上位ビットのデータＡＤＤ［３］は、ＴＧ２０ｆに入力される。ＬＳＢより数えて３ビット目のデータＡＤＤ［２］は、ＴＧ２０ｃ及びＴＧ２０ｈに入力される。ＬＳＢより数えて２ビット目のデータＡＤＤ［１］は、ＴＧ２０ｂ及びＴＧ２０ｅに入力される。最下位ビットであるデータＡＤＤ［０］は、ＴＧ２０ｄ及びＴＧ２０ｉに入力される。なお、ＴＧ２０ｇの入力端子は接地されており、入力信号がＬｏｗレベルに固定されている。

内部制御回路１より入力されるＺＹ−ＳＥＬ信号は、ＴＧ２０ｂのｐＭＯＳのゲート、ＴＧ２０ｃのｎＭＯＳのゲート、ＴＧ２０ｄのｐＭＯＳのゲート、ＴＧ２０ｅのｎＭＯＳのゲート、ＴＧ２０ｆのｐＭＯＳのゲート、ＴＧ２０ｇのｎＭＯＳのゲート、ＴＧ２０ｈのｐＭＯＳのゲート、及び、ＴＧ２０ｉのｎＭＯＳのゲートに印加される一方、インバータ２０ａを介してＴＧ２０ｂのｎＭＯＳのゲート、ＴＧ２０ｃのｐＭＯＳのゲート、ＴＧ２０ｄのｎＭＯＳのゲート、ＴＧ２０ｅのｐＭＯＳのゲート、ＴＧ２０ｆのｎＭＯＳのゲート、ＴＧ２０ｇのｐＭＯＳのゲート、ＴＧ２０ｈのｎＭＯＳのゲート、及び、ＴＧ２０ｉのｐＭＯＳのゲートに印加される。

ＴＧ２０ｂ及びＴＧ２０ｃの出力は、２ビットの行アドレス信号の内、上位ビットのデータとして行デコーダ３に入力される。ＴＧ２０ｄ及びＴＧ２０ｅの出力は、２ビットの行アドレス信号の内、下位ビットのデータとして行デコーダ３に入力される。

ＴＧ２０ｆ及びＴＧ２０ｇの出力は、２ビットの列アドレス信号の内、上位ビットのデータとして列デコーダ５に入力される。ＴＧ２０ｈ及びＴＧ２０ｉの出力は、２ビットの列アドレス信号の内、下位ビットのデータとして列デコーダ５に入力される。

図示するようにアドレス入力回路２０は、４ビット分のアドレス入力端子ＡＤＤ［０］〜ＡＤＤ［３］を備えるが、８個の４ビットデータを指定するには３ビットのアドレス信号で足りる。これに対して、同一ワードライン上に並ぶ２ビットのワードデータは、合計で１６個存在するため、これらのデータを指定するには４ビットのアドレスが必要になる。

上記構成のアドレス入力回路２０では、ビットデータの入出力を選択するＨｉｇｈレベルのＺＹ−ＳＥＬ信号が入力される場合、行デコーダ３に２ビットの行アドレス信号の上位ビットデータとしてＡＤＤ［２］を出力し、下位ビットデータとしてＡＤＤ［１］を出力する。また、列デコーダ５に２ビットの列アドレス信号の上位ビットデータとしてＬｏｗを出力し、下位ビットのデータとしてＡＤＤ［０］を出力する。

また、ワードデータの入出力を選択するＬｏｗレベルのＺＹ−ＳＥＬ信号が入力される場合、行デコーダ３に２ビットの行アドレス信号の上位ビットデータとしてＡＤＤ［１］を出力し、下位ビットデータとしてＡＤＤ［０］を出力する。また、列デコーダ５に２ビットの列アドレス信号の上位ビットデータとしてＡＤＤ［３］を出力し、下位ビットデータとしてＡＤＤ［２］を出力する。

（４）変形例２
更に、４列×４行の合計で１６個の２ビットデータを記憶し、４ビットのワードデータを出力するものも同様に実現することができる。この場合、半導体記憶装置１００は、メモリ部ＭＥ［２］及びＭＥ［３］が不用になり、代わりに、４ビットのワードデータの残り上位２ビット分のデータを出力するための２組の第１ライトバッファ及び第２センスアンプ、並びに、これら２組の第１ライトバッファ及び第２センスアンプをＹＷＥ，ＹＳＥの値に応じて作動させるデータ入出力回路を備えることになる。

この場合におけるアドレス入力回路３０は、図１０に示す構成になる。図示するようにアドレス入力回路３０は、４ビット分のアドレス入力端子ＡＤＤ［０］〜ＡＤＤ［３］を備える。各入力端子に入力されるアドレス信号ＡＤＤの内、最上位ビットのデータＡＤＤ［３］は、ＴＧ３０ｃに入力される。ＬＳＢより数えて３ビット目のデータＡＤＤ［２］は、ＴＧ３０ｅ及びＴＧ３０ｈに入力される。ＬＳＢより数えて２ビット目のデータＡＤＤ［１］は、ＴＧ３０ｂ及びＴＧ３０ｇに入力される。最下位ビットであるデータＡＤＤ［０］は、ＴＧ３０ｄ及びＴＧ３０ｉに入力される。なお、ＴＧ３０ｆの入力端子は接地されており、入力信号がＬｏｗレベルに固定されている。

内部制御回路１より入力されるＺＹ−ＳＥＬ信号は、ＴＧ３０ｂのｐＭＯＳのゲート、ＴＧ３０ｃのｎＭＯＳのゲート、ＴＧ３０ｄのｐＭＯＳのゲート、ＴＧ３０ｅのｎＭＯＳのゲート、ＴＧ３０ｆのｐＭＯＳのゲート、ＴＧ３０ｇのｎＭＯＳのゲート、ＴＧ３０ｈのｐＭＯＳのゲート、及び、ＴＧ３０ｉのｎＭＯＳのゲートに印加される一方、インバータ３０ａを介してＴＧ３０ｂのｎＭＯＳのゲート、ＴＧ３０ｃのｐＭＯＳのゲート、ＴＧ３０ｄのｎＭＯＳのゲート、ＴＧ３０ｅのｐＭＯＳのゲート、ＴＧ３０ｆのｎＭＯＳのゲート、ＴＧ３０ｇのｐＭＯＳのゲート、ＴＧ３０ｈのｎＭＯＳのゲート、及び、ＴＧ３０ｉのｐＭＯＳのゲートに印加される。

ＴＧ３０ｂ及びＴＧ３０ｃの出力は、２ビットの行アドレス信号の内、上位ビットのデータとして行デコーダ３に入力される。ＴＧ３０ｄ及びＴＧ３０ｅの出力は、２ビットの行アドレス信号の内、下位ビットのデータとして行デコーダ３に入力される。

ＴＧ３０ｆ及びＴＧ３０ｇの出力は、２ビットの列アドレス信号の内、上位ビットのデータとして列デコーダ５に入力される。ＴＧ３０ｈ及びＴＧ３０ｉの出力は、２ビットの列アドレス信号の内、下位ビットのデータとして列デコーダ５に入力される。

図示するようにアドレス入力回路３０は、４ビット分のアドレス入力端子ＡＤＤ［０］〜ＡＤＤ［３］を備えるが、全部で８個の４ビットのワードデータを指定するには３ビットのアドレス信号で足りる。これに対して、２ビットで構成されるビットデータは、合計で１６個存在するため、指定するのに４ビットのアドレスが必要になる。

上記構成のアドレス入力回路３０では、ビットデータの入出力を選択するＨｉｇｈレベルのＺＹ−ＳＥＬ信号が入力される場合、行デコーダ３に２ビットの行アドレス信号の上位ビットデータとしてＡＤＤ［３］を出力し、下位ビットデータとしてＡＤＤ［２］を出力する。また、列デコーダ５に２ビットの列アドレス信号の上位ビットデータとしてＡＤＤ［１］を出力し、下位ビットのデータとしてＡＤＤ［０］を出力する。

また、ワードデータの入出力を選択するＬｏｗレベルのＺＹ−ＳＥＬ信号が入力される場合、行デコーダ３に２ビットの行アドレス信号の上位ビットデータとしてＡＤＤ［１］を出力し、下位ビットデータとしてＡＤＤ［０］を出力する。また、列デコーダ５に２ビットの列アドレス信号の上位ビットデータとしてＬｏｗを出力し、下位ビットデータとしてＡＤＤ［２］を出力する。

（５）実施の形態２
図１１は、実施の形態２に係る半導体記憶装置２００の構成を示す図である。なお、実施の形態１に係る半導体記憶装置１００と同じ構成物には同じ参照番号を付して表す。半導体記憶装置２００は、基本的な構成及び動作は実施の形態１に係る半導体記憶装置１００と同じであるが、ビットデータ用及びワードデータ用に、アドレス入力回路、行デコーダ、及び、列デコーダを独立して（各々２個づつ）備えることを特徴とする。当該構成を採用することで、例えば、４ビットデータの書き込みを行いつつ、同時に、ビットプレーン上のワードデータの読み出しを行うことができる。

半導体記憶装置２００を用いれば、例えば、ＪＰＥＧ２０００方式の符号化処理において、回路規模の増加を抑えつつ、６４×６４や３２×３２の画素マトリクス（いわゆるコードブロック呼ばれる）のデータの各ビットプレーン上のデータに対して実行する係数モデリング処理（３×３画素近傍処理）を一層迅速かつ簡単に実行する画像処理装置を構成することができる。

以下、実施の形態１に係る半導体記憶装置１００と異なる構成物についてのみ説明する。アドレス入力回路２０２は、入力されるビットデータ用の４ビットのアドレス信号ＺＡＤＤの内、上位２ビット分のデータＺＡＤＤ［３］，ＺＡＤＤ［２］を２ビットの行アドレス信号の上位ビットデータ及び下位ビットデータとしてビットデータ用のＺ行デコーダ２０４に出力すると共に、下位２ビット分のデータＺＡＤＤ［１］，ＺＡＤＤ［０］を２ビットの列アドレスの上位ビットデータ及び下位ビットデータとしてビットデータ用の列デコーダ２０６に出力する。

Ｚ行デコーダ２０４は、入力される行アドレス信号が“００”の場合、４本あるビットデータ用のワードラインＺＷＬ［０］〜ＺＷＬ［３］の内、ｎ＝１行目のワードラインＺＷＬ［０］をＨｉｇｈレベルに切り換える。同様にして、入力される行アドレスが“０１”〜“１１”の場合、それぞれ対応するワードラインＺＷＬ［１］〜ＺＷＬ［３］をＨｉｇｈレベルに切り換える。また、Ｚ列デコーダ２０６は、入力される列アドレス信号が“００”〜“１１”の場合、それぞれ対応するＺＧ［０］〜ＺＧ［３］をＨｉｇｈレベルに切り換える。

アドレス入力回路２０３は、入力されるワードデータ用の４ビットのアドレス信号ＹＡＤＤの内、上位２ビット分のデータＹＡＤＤ［３］，ＹＡＤＤ［２］を２ビットの行アドレス信号の上位ビットデータ及び下位ビットデータとしてワードデータ用のＹ行デコーダ２０５に出力すると共に、下位２ビット分のデータＹＡＤＤ［１］，ＹＡＤＤ［０］を２ビットの列アドレスの上位ビットデータ及び下位ビットデータとしてワードデータ用の列デコーダ２０７に出力する。

Ｙ行デコーダ２０６は、入力される行アドレス信号が“００”の場合、４本あるビットデータ用のワードラインＹＷＬ［０］〜ＹＷＬ［３］の内、ｎ＝１行目のワードラインＹＷＬ［０］をＨｉｇｈレベルに切り換える。同様にして、入力される行アドレスが“０１”〜“１１”の場合、それぞれ対応するワードラインＹＷＬ［１］〜ＹＷＬ［３］をＨｉｇｈレベルに切り換える。また、Ｙ列デコーダ２０６は、入力される列アドレス信号が“００”〜“１１”の場合、それぞれ対応するＹＧ［０］〜ＹＧ［３］をＨｉｇｈレベルに切り換える。

メモリ部ＭＥ［０］〜ＭＥ［３］内では、ビットデータに対してアクセスする第１センスアンプ１２［０］〜１２［３］及び第１ライトバッファ１３［０］〜１３［３］用にデータ入出力回路２０８［０］〜２０８［３］を設け、ワードデータに対してアクセスする第２センスアンプ１４［０］〜１４［３］及び第２ライトバッファ１５［０］〜１５［３］用にデータ入出力回路２０９［０］〜２０８［３］を設けた。

メモリ部ＭＥ［０］〜ＭＥ［３］に備えるビットデータ用のデータ入出力回路２０８［０］〜２０８［３］、及び、ワードデータ用のデータ入出力回路２０９［０］〜２０９［３］の構成は全て同じである。

図１２の（ａ）は、メモリ部ＭＥ［０］に備えるビットデータ用のデータ入出力回路２０８［０］の構成を示し、（ｂ）は、ワードデータ用のデータ入出力回路２０９［０］の構成を示す。

図１２の（ａ）において、トランスファーゲート２５１の入力端子には、第１センスアンプ１２［０］の信号出力端子が接続され、出力端子は、データ出力端子ＺＤ_ＯＵＴ［０］に接続されている。トランスファーゲート２５１のｎＭＯＳのゲートには信号ＺＳＥが入力され、ｐＭＯＳのゲートにはインバータ２５０により反転された信号ＺＳＥが入力されている。２入力ＡＮＤゲート２５２の一方の信号入力端子は、データ入力端子ＺＤ_ＩＮ［０］に接続され、残りの信号入力端子には信号ＺＷＥが入力されている。

図１２の（ｂ）において、トランスファーゲート２６１の入力端子には、第２センスアンプ１４［０］の信号出力端子が接続され、出力端子は、データ出力端子ＹＤ_ＯＵＴ［０］に接続されている。トランスファーゲート２６１のｎＭＯＳのゲートには信号ＹＳＥが入力され、ｐＭＯＳのゲートにはインバータ２６０により反転された信号ＹＳＥが入力されている。２入力ＡＮＤゲート２６２の一方の信号入力端子は、データ入力端子ＺＤ_ＩＮ［０］に接続され、残りの信号入力端子には信号ＹＷＥが入力されている。

これらのデータ入出力回路は、基本的には図８に示す半導体記憶装置１００用のデータ入出力回路１６［０］〜１６［３］の内部をビットデータ用及びワードデータ用に分割しただけであるが、データの入出力端子Ｄ_ＩＮ及びＤ_ＯＵＴが独立分離したことで、当該半導体記憶装置２００の特徴であるビットデータ及びワードデータの並列した読み書きを可能にする。

実施の形態１に係る半導体記憶装置の実行するビットデータの書き込み及びワードデータの読み出しを説明するための図である。 実施の形態１に係る半導体記憶装置の回路図である。 アドレス入力回路の回路図である。 行スイッチ回路の回路図である。 メモリセルの構成を示す図である。 列スイッチ回路の回路図である。 列デコーダの回路図である。 データ入出力回路の回路図である。 変形例１の半導体記憶装置が備えるアドレス入力回路の回路図である。 変形例２の半導体記憶装置が備えるアドレス入力回路の回路図である。 実施の形態２に係る半導体記憶装置の回路図である。 （ａ）はビットデータ用のデータ入出力回路の回路図であり、（ｂ）はワードデータ用のデータ入出力回路の回路図である。 従来の半導体記憶装置の回路図である。 ビットデータ及びワードデータの構成を説明するための図である。

符号の説明

１ 内部制御回路、２，２０，３０ アドレス入力回路、３ 行デコーダ、４ 行スイッチ回路、５ 列デコーダ、６ 列スイッチ回路、１２ 第１センスアンプ、１３ 第１ライトバッファ、１４ 第２センスアンプ、１５ 第２ライトバッファ、１６，２０８，２０９ データ入出力回路、１００，２００ 半導体記憶装置、ＭＥ メモリ部、ＭＣ メモリセル、ＣＧ 列ゲート。

Claims (2)

1. 複数のメモリセル（ＭＣ［０，０］〜ＭＣ［ｍ−１，ｎ−１］）で構成される複数のメモリセルアレイと、ビットデータ入力回路と、ワードデータ出力回路と、行デコーダと、列デコーダとを含んでいる半導体記憶装置であって、
   上記メモリセルの各々が、ビットデータ用のビットライン及びワードデータ用のビットライン、並びに、ビットデータ用のワードライン及びワードデータ用のワードラインを備えており、
   上記ビットデータ入力回路が、ビットデータ用のビットライン及びワードラインを用いて、入力されるアドレス信号から第１の定義に従って特定される各メモリセルアレイの１つのメモリセルに、入力されるビットデータを構成する各ビットのデータの書き込みを行い、
   上記ワードデータ出力回路が、ワードデータ用のビットライン及びワードラインを用いて、入力されるアドレス信号から上記第１の定義とは異なる第２の定義に従って特定される１つのメモリセルアレイの１以上のメモリセルのデータで成るワードデータを出力し、
   外部の制御装置からのチップイネーブル信号に基づいて、上記行デコーダ及び上記列デコーダを切り換える制御信号を出力する内部制御回路を有する
   ことを特徴とする半導体記憶装置。
2. ビットデータ用及びワードデータ用に、上記行デコーダ及び上記列デコーダを独立して各々備えることを特徴とする、請求項１記載の半導体記憶装置。

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