JPH08315582A - 半導体メモリ - Google Patents

Abstract

(57)【要約】 【目的】 ビットスライス構造を有する半導体メモリに
おいて、ビット線の遅延時間を増大させずに、消費電力
を有効に低減できる半導体メモリを提供することを目的
とするものである。 【構成】 ビット線の選択に用いられるコラムアドレス
信号の少なくとも一部を、ロウアドレス信号が入力され
るワード線選択回路に入力し、コラムアドレス信号のう
ちでワード線選択回路に入力されるコラムアドレス信号
と、ロウアドレス信号とをデコードすることによって、
複数のワード線のうちの１本のワード線を選択し、ま
た、複数のビット線上に、複数のメモリセルが分散して
配置されているものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリに係り、
特に、ビットスライス構造を有するメモリマクロセルに
適用することによって消費電力を有効に低減する技術に
関する。

【０００２】

【従来の技術】特定用途ＬＳＩ（ＡＳＩＣ）に搭載され
る半導体メモリは、メモリマクロセルと呼ばれ、ユーザ
の要求に応じて、ワード数や入出力データ幅をカスタマ
イズできることが重要である。その手法の１つとして、
入出力データ幅のカスタマイズが容易なビットスライス
構造が採られる。

【０００３】図３は、入出力データに対するビットスラ
イス構造を採用した従来の半導体メモリＭ３の構造を示
す図である。

【０００４】図３において、ビットスライス構造の繰り
返し単位１３を破線で示してある。このビットスライス
構造の繰り返し単位１３は、１ビット分の入出力データ
に対応する回路ブロックであり、ビットスライス構造の
繰り返し単位１３を１つの単位として必要個数横方向に
並べるだけで、所望の入出力データ幅のメモリを実現す
ることができる。

【０００５】なお、図３においては、紙面の都合上、ロ
ウアドレス信号、コラムアドレス信号がそれぞれ２ビッ
トである場合の例を示してあり、ビットスライス構造の
繰り返し単位１３内には、４×４個のメモリセルで構成
されるメモリアレイが存在する。アドレス信号のビット
数を拡張することによって、メモリセルアレイの記憶容
量を容易に拡張できるので、以後は、図３に示す例を用
いて説明する。

【０００６】メモリセル１は、データを記憶するもので
あり、ワード線２は、メモリセル１を選択する選択信号
を伝送する線であり、ローカルワード線３も、選択信号
を伝送する線である。なお、メモリセル１の小型化を狙
って、ＭＯＳメモリでは、ワード線２にメタルが使用さ
れ、ローカルワード線３に、ＭＯＳトランジスタのゲー
ト電極材料と同じポリシリコンが使われている。

【０００７】ビット線４は、メモリセル１の入出力デー
タを伝送する線であり、ワード線選択回路５”は、入力
された２ビットのロウアドレス信号Ａｄｒ＜２＞とＡｄ
ｒ＜３＞とをデコードし、ワード線選択信号を生成する
回路であり、ビット線選択回路６は、入力された２ビッ
トのコラムアドレス信号Ａｄｒ＜０＞とＡｄｒ＜１＞と
をデコードし、ビット線４を特定する回路である。

【０００８】ワード線選択回路５”におけるＸ（０）〜
Ｘ（３）は、４本のワード線４を区別する記号であり、
ビット線選択回路６におけるＹ（０）〜Ｙ（３）は、４
本（差動信号の場合は４対）のビット線を区別する記号
である。

【０００９】

【発明が解決しようとする課題】ところで、半導体メモ
リＭ３において、上記ロウアドレス信号Ａｄｒ＜２＞と
Ａｄｒ＜３＞との組み合わせによって、４本のワード線
２のうちの１本が選択されると、この選択されたワード
線２上に存在する４つのメモリセル１の全てにおいて、
電力が消費される。実際にデータの入出力が行われるメ
モリセル１は、コラムアドレス信号Ａｄｒ＜０＞とＡｄ
ｒ＜１＞との組み合わせで特定される１つのメモリセル
１だけであるので、残りの３つのメモリセル１の消費電
力は無駄になる。一般的には、コラムアドレス信号のビ
ット数がＮである場合、メモリセル部の消費電力のう
ち、その（２^N −１）／２^N が無駄に消費されることに
なる。この消費電力を抑えるには、コラムアドレスのビ
ット数Ｎを低く設定する方法が有効である。

【００１０】しかし、記憶容量一定という条件の下で、
この方法を適用すると、ロウアドレス信号のビット数が
多くなり、その結果として同一ビット線に接続されるメ
モリセル数が増大する。同一ビット線に接続されるメモ
リセル数が増大するに従って、ビット線の遅延時間が増
大するので、データの入出力に必要な時間が増大し、性
能の低下を招くという問題がある。

【００１１】本発明は、ビットスライス構造を有する半
導体メモリにおいて、ビット線の遅延時間を増大させず
に、消費電力を有効に低減できる半導体メモリを提供す
ることを目的とするものである。

【００１２】

【課題を解決するための手段】本発明は、入出力データ
に対するビットスライス構造を有する半導体メモリにお
いて、ビット線の選択に用いられるコラムアドレス信号
の少なくとも一部を、ロウアドレス信号が入力されるワ
ード線選択回路に入力し、コラムアドレス信号のうちで
ワード線選択回路に入力されるコラムアドレス信号と、
ロウアドレス信号とをデコードすることによって、複数
のワード線のうちの１本のワード線を選択し、また、複
数のビット線上に、複数のメモリセルが分散して配置さ
れているものである。

【００１３】

【作用】本発明は、ロウアドレス信号とコラムアドレス
信号のうちでワード線選択回路に入力されるコラムアド
レス信号とをデコードすることによって、複数のワード
線のうちの１本のワード線を選択するので、従来例にお
ける半導体メモリよりも、多数のワード線から１本を選
択することができ、その選択されるワード線に接続され
るメモリセルの数が少なくなり、選択されたワード線に
接続されているメモリセルの数が少なく、コラムアドレ
ス信号のビット数が多くても、半導体メモリ内で選択さ
れるメモリセルの数を低減でき、低消費電力化に寄与す
る。また、複数のビット線上に、複数のメモリセルが分
散して配置されているので、ビット線の遅延時間が増大
することがない。

【００１４】

【実施例】図１は、本発明の第１の実施例である半導体
メモリＭ１を示す図である。

【００１５】この半導体メモリＭ１は、ビットスライス
構造を採ったメモリの構成例であり、ビットスライス構
造の繰り返し単位１１が例示的に２つと、１つのワード
線選択回路５とで構成されている。

【００１６】ビットスライス構造の繰り返し単位１１
は、１入出力ビット当り１６個（＝４×４個）のメモリ
セル１と、８本のワード線２と、１本のワード線２に１
本接続されているローカルワード線３と、４本のビット
線４と、１つのビット線選択回路６とで構成され、実際
には、多数の繰り返し単位１２が縦横に配置されてい
る。なお、１つの繰り返し単位１１において、１本のロ
ーカルワード線３に２つのメモリセル１が接続されてい
る。また、１本のビット線４に４つのメモリセル１が接
続されている。

【００１７】メモリセル１は、１ビットのデータを記憶
するものであり、ワード線２は、メモリセル１を選択す
る選択信号を伝送する線であり、ローカルワード線３
も、選択信号を伝送する線である。なお、メモリセル１
の小型化を狙って、ＭＯＳメモリでは、ワード線２にメ
タルが使用され、ローカルワード線３に、ＭＯＳトラン
ジスタのゲート電極材料と同じポリシリコンが使われて
いる。

【００１８】ビット線４は、メモリセル１の入出力デー
タを伝送する線である。ワード線選択回路５は、入力さ
れた２ビットのロウアドレス信号Ａｄｒ＜２＞、Ａｄｒ
＜３＞と、コラムアドレス信号と共通化されたアドレス
信号Ａｄｒ＜１＞とをデコードし、ワード線選択信号を
生成する回路である。

【００１９】ビット線選択回路６は、入力された２ビッ
トのコラムアドレス信号Ａｄｒ＜０＞、Ａｄｒ＜１＞を
デコードし、４本のビット線４のうちの１本を特定する
回路である。つまり、ビット線選択回路６は、具体的に
は、４本のビット線４が、たとえばＤａｔａ＜０＞のラ
インと予め切り離され、コラムアドレス信号によって特
定されたビット線４のみをＤａｔａ＜０＞のラインに接
続する回路である。このように、特定されていないビッ
ト線４をＤａｔａ＜０＞のラインから切り離すことによ
って、特定されたメモリセル１の寄生容量を減少させて
いる。

【００２０】また、ラインＬ１は、コラムアドレス信号
Ａｄｒ＜１＞をワード線選択回路５の入力端子に導くラ
インである。

【００２１】ワード線選択回路５におけるＸ（０，０）
〜Ｘ（３，１）は、８本のワード線２を区別する記号で
あり、ビット線選択回路６におけるＹ（０）〜Ｙ（３）
は、ビット線４を区別する記号である。

【００２２】半導体メモリＭ１が従来例の半導体メモリ
Ｍ３と異なる点は、コラムアドレス信号Ａｄｒ＜１＞が
ワード線選択回路５にも入力されている点と、この結
果、ワード線２の数が２倍になっている点とである。

【００２３】半導体メモリＭ１においては、半導体メモ
リＭ３と表記上の対応をとる目的で、ワード線を区別す
る記号に、第２の添字を導入し、若番側のビット線上の
メモリセル１を選択するワード線２に「０」を割り当
て、老番側のそれに「１」を割り当てている。

【００２４】次に、半導体メモリＭ１の動作について説
明する。

【００２５】半導体メモリＭ１において、ロウアドレス
信号Ａｄｒ＜３＞、Ａｄｒ＜２＞がアドレス信号として
ワード線選択回路５に供給され、この他に、コラムアド
レス信号中の１ビットであるＡｄｒ＜１＞がワード線選
択回路５に供給され、したがって、３ビットで構成され
るアドレス信号がワード線選択回路５に供給され、これ
ら３ビットのアドレス信号によって、８本のワード線２
から１本のワード線２が特定される。

【００２６】また、１つの繰り返し単位１１において、
１本のワード線２が選択されると、この選択された１本
のワード線２には２つのメモリセル１が接続されている
が、この２つのメモリセル１は、それぞれ互いに異なる
ビット線４に接続され、コラムアドレス信号Ａｄｒ＜１
＞、Ａｄｒ＜０＞に応じて、１本のビット線４が選択さ
れ、この選択された１本のビット線４を介して、入出力
データが転送される。したがって、１つのメモリセル１
のみが特定され、この特定されたメモリセル１につい
て、入力データが書き込まれたり、既に書き込まれてい
るデータが出力される。

【００２７】ここで、８本のワード線２から１本のワー
ド線２が選択されたときに、その選択された１本のワー
ド線２には２つのメモリセル１が接続され、これら２つ
のメモリセル１のみに電力が消費され、従来の半導体メ
モリＭ３において４つのメモリセル１の全てに電力が消
費される場合よりも、半導体メモリＭ１における電力消
費が少ない。つまり、半導体メモリＭ１におけるメモリ
セルアレイの消費電力は、従来の半導体メモリＭ３の１
／２に低減される。

【００２８】また、半導体メモリＭ１において、４本の
ビット線上に、１６個のメモリセル１が分散して配置さ
れているので、半導体メモリＭ３の場合よりもビット線
の遅延時間が増大することがない。

【００２９】なお、半導体メモリＭ１において、ライン
Ｌ１は、ビット線の選択に用いられるコラムアドレス信
号の少なくとも一部を、ロウアドレス信号が入力される
ワード線選択回路に入力させるコラムアドレス信号入力
手段の例である。ワード線選択回路５は、コラムアドレ
ス信号のうちでワード線選択回路に入力されるコラムア
ドレス信号と、ロウアドレス信号とをデコードすること
によって、複数のワード線のうちの１本のワード線を選
択するワード線選択信号を生成するワード線選択信号生
成手段の例である。また、複数のビット線上に、複数の
メモリセルが分散して配置されている。

【００３０】図２は、本発明の第２の実施例である半導
体メモリＭ２を示す図である。

【００３１】半導体メモリＭ２は、図１に示す半導体メ
モリＭ１において、ロウアドレス信号が入力されるワー
ド線選択回路５’に、コラムアドレス信号Ａｄｒ＜０＞
とＡｄｒ＜１＞とを供給する例である。

【００３２】半導体メモリＭ２において、コラムアドレ
ス信号が２ビットであり、ワード線２の本数を１６本に
することができ、従来の半導体メモリＭ３におけるワー
ド線２の数の４倍のワード線２を設けることができる。

【００３３】つまり、半導体メモリＭ２は、ビットスラ
イス構造を採ったメモリの構成例であり、ビットスライ
ス構造の繰り返し単位１２が例示的に２つと、１つのワ
ード線選択回路５’とで構成されている。

【００３４】ビットスライス構造の繰り返し単位１２
は、１入出力ビット当り１６個（＝４×４個）のメモリ
セル１と、１６本のワード線２と、１本のワード線２に
１本接続されているローカルワード線３と、４本のビッ
ト線４と、１つのビット線選択回路６とで構成され、実
際には、多数の繰り返し単位１２が縦横に配置されてい
る。なお、１つの繰り返し単位１２において、１本のロ
ーカルワード線３に１つのメモリセル１が接続されてい
る。

【００３５】メモリセル１は、１ビットのデータを記憶
するものであり、ワード線２は、メモリセル１を選択す
る選択信号を伝送する線であり、ローカルワード線３
も、選択信号を伝送する線である。

【００３６】ビット線４は、メモリセル１の入出力デー
タを伝送する線である。ワード線選択回路５’は、入力
された２ビットのロウアドレス信号Ａｄｒ＜２＞、Ａｄ
ｒ＜３＞と、コラムアドレス信号と共通化されたアドレ
ス信号Ａｄｒ＜１＞、Ａｄｒ＜０＞とをデコードし、ワ
ード線選択信号を生成する回路であり、ビット線選択回
路６は、入力された２ビットのコラムアドレス信号Ａｄ
ｒ＜０＞、Ａｄｒ＜１＞をデコードし、４本のビット線
４のうちの１本を特定する回路である。

【００３７】また、ラインＬ１は、コラムアドレス信号
Ａｄｒ＜１＞をワード線選択回路５’の入力端子に導く
ラインであり、ラインＬ０は、コラムアドレス信号Ａｄ
ｒ＜０＞をワード線選択回路５’の入力端子に導くライ
ンである。

【００３８】ワード線選択回路５’におけるＸ（０，
０）〜Ｘ（３，３）は、１６本のワード線２を区別する
記号であり、ビット線選択回路６におけるＹ（０）〜Ｙ
（３）は、４本のビット線４を区別する記号である。

【００３９】半導体メモリＭ２が従来例の半導体メモリ
Ｍ３と異なる点は、コラムアドレス信号Ａｄｒ＜１＞、
Ａｄｒ＜０＞がワード線選択回路５’にも入力されてい
る点と、この結果、ワード線２の数が４倍になっている
点とである。

【００４０】半導体メモリＭ２においては、半導体メモ
リＭ３と表記上の対応をとる目的で、ワード線２を区別
する記号に、第２の添字を導入し、最も若番側のビット
線上のメモリセル１を選択するワード線２に「０」を割
り当て、最も老番側のそれに「３」を割り当てている。

【００４１】次に、半導体メモリＭ２の動作について説
明する。

【００４２】半導体メモリＭ２において、ロウアドレス
信号Ａｄｒ＜３＞、Ａｄｒ＜２＞がアドレス信号として
ワード線選択回路５’に供給され、この他に、コラムア
ドレス信号であるＡｄｒ＜１＞、Ａｄｒ＜０＞がワード
線選択回路５’に供給され、したがって、４ビットで構
成されるアドレス信号がワード線選択回路５’に供給さ
れ、これら４ビットのアドレス信号によって、１６本の
ワード線２から１本のワード線２が特定される。

【００４３】また、１つの繰り返し単位１２において、
１本のワード線２が選択されると、この選択された１本
のワード線２には１つのメモリセル１が接続されてお
り、１６本のワード線２からその１本が選択された段階
で、メモリセル１が特定され、その特定されたメモリセ
ル１のみが電力を消費する。そして、この特定されたメ
モリセル１に対応する１本のビット線４が、コラムアド
レス信号Ａｄｒ＜１＞、Ａｄｒ＜０＞に応じて選択さ
れ、この選択されたビット線４を介して、上記特定され
たメモリセル１について、入力データが書き込まれた
り、既に書き込まれているデータが出力される。

【００４４】半導体メモリＭ２において、特定された１
つのメモリセル１のみに電力が消費され、つまり、ワー
ド線２によって選択されたメモリセル１は、データを実
際に入出力するメモリセル１に限られ、データを入出力
しないメモリセル１がワード線２によって選択されるこ
とがないので、無駄な消費電力が零になる。

【００４５】すなわち、半導体メモリＭ２におけるメモ
リセルアレイの消費電力は、従来の半導体メモリＭ３の
１／４に低減され、したがって、従来の半導体メモリＭ
３において４つのメモリセル１の全てに電力が消費され
る場合よりも、半導体メモリＭ２が消費電力の点で遥か
に有利である。

【００４６】なお、半導体メモリＭ２において、ライン
Ｌ１、Ｌ０は、ビット線の選択に用いられるコラムアド
レス信号の少なくとも一部を、ロウアドレス信号が入力
されるワード線選択回路に入力させるコラムアドレス信
号入力手段の例である。ワード線選択回路５’は、コラ
ムアドレス信号のうちでワード線選択回路に入力される
コラムアドレス信号と、ロウアドレス信号とをデコード
することによって、複数のワード線のうちの１本のワー
ド線を選択するワード線選択信号を生成するワード線選
択信号生成手段の例である。また、複数のビット線上
に、複数のメモリセルが分散して配置されている。

【００４７】さらに、上記各実施例には、ワード線選択
回路に入力されるコラムアドレス信号のビット数と、ワ
ード線選択回路に入力されるコラムアドレス信号のビッ
ト数とによって選択することができる本数と同じ本数の
ワード線が設けられ、これによって、無駄な消費電力を
少なくすることができる。

【００４８】

【発明の効果】本発明によれば、コラムアドレス信号の
ビット数が大きくても、消費電力を低減することがで
き、ＡＳＩＣ等に搭載されるメモリマクロセルのよう
に、ビットスライス構造を採用する必要があるメモリに
適用すれば、コラムアドレス信号のビット数に対する設
計の自由度が大きくなるという効果を奏し、また、ビッ
ト線の遅延時間を増大させないという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例である半導体メモリＭ１
を示す図である。

【図２】本発明の第２の実施例である半導体メモリＭ２
を示す図である。

【図３】入出力データに対するビットスライス構造を採
用した従来の半導体メモリＭ３の構造を示す図である。

【符号の説明】

Ｍ１、Ｍ２…半導体メモリ、 １…メモリセル、 ２…ワード線、 ３…ローカルワード線、 ４…ビット線、 ５、５’…ワード線選択回路、 ６…ビット線選択回路、 Ａｄｒ＜１＞、Ａｄｒ＜０＞…コラムアドレス信号、 Ａｄｒ＜３＞、Ａｄｒ＜２＞…ロウアドレス信号、 Ｌ１、Ｌ０…ライン。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入出力データに対するビットスライス構
   造を有する半導体メモリにおいて、 ビット線の選択に用いられるコラムアドレス信号の少な
   くとも一部を、ロウアドレス信号が入力されるワード線
   選択回路に入力させるコラムアドレス信号入力手段と；
   上記コラムアドレス信号のうちで上記ワード線選択回路
   に入力されるコラムアドレス信号と、上記ロウアドレス
   信号とをデコードすることによって、複数のワード線の
   うちの１本のワード線を選択するワード線選択信号を生
   成するワード線選択信号生成手段と；を有し、複数の上
   記ビット線上に、複数のメモリセルが分散して配置され
   ていることを特徴とする半導体メモリ。
2. 【請求項２】 請求項１において、 上記ワード線選択回路に入力される上記コラムアドレス
   信号のビット数と、上記ワード線選択回路に入力される
   コラムアドレス信号のビット数とによって選択すること
   ができる本数と同じ本数のワード線が設けられているこ
   とを特徴とする半導体メモリ。