JPH08315581A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH08315581A JPH08315581A JP7143945A JP14394595A JPH08315581A JP H08315581 A JPH08315581 A JP H08315581A JP 7143945 A JP7143945 A JP 7143945A JP 14394595 A JP14394595 A JP 14394595A JP H08315581 A JPH08315581 A JP H08315581A
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- JP
- Japan
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- semiconductor memory
- memory
- address signal
- memory cells
- bit
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Abstract
(57)【要約】
【目的】 記憶容量を増大したときに、消費電力の増大
やアクセス時間の増大を抑えることができる半導体メモ
リを提供することを目的とするものである。 【構成】 ビット線とワード線とによって形成される複
数の交点にメモリセルを設け、１つのコラムアドレスに
よって複数のビット線を選択し、１つのコラムアドレス
によって選択される複数のビット線上に存在する複数の
メモリセルのそれぞれを、互いに異なるワード線に接続
したものである。
やアクセス時間の増大を抑えることができる半導体メモ
リを提供することを目的とするものである。 【構成】 ビット線とワード線とによって形成される複
数の交点にメモリセルを設け、１つのコラムアドレスに
よって複数のビット線を選択し、１つのコラムアドレス
によって選択される複数のビット線上に存在する複数の
メモリセルのそれぞれを、互いに異なるワード線に接続
したものである。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関するも
のであり、特に高速かつ低消費電力であるメモリセルア
レイの構成に関する。
のであり、特に高速かつ低消費電力であるメモリセルア
レイの構成に関する。
【０００２】
【従来の技術】図４は、従来の半導体メモリＭ４の構成
を示す図である。
を示す図である。
【０００３】図４においては、紙面の都合上、ロウアド
レス信号ＡX が２ビット、コラムアドレス信号ＡY が２
ビットである場合の例を示してある。半導体メモリＭ４
において、入出力データビット数は１ビットであり、デ
ータを記憶するメモリセル１と、選択信号を伝送するワ
ード線２と、入出力データを伝送するビット線４’と、
ワード線選択回路５”と、ビット線選択回路６とが設け
られている。
レス信号ＡX が２ビット、コラムアドレス信号ＡY が２
ビットである場合の例を示してある。半導体メモリＭ４
において、入出力データビット数は１ビットであり、デ
ータを記憶するメモリセル１と、選択信号を伝送するワ
ード線２と、入出力データを伝送するビット線４’と、
ワード線選択回路５”と、ビット線選択回路６とが設け
られている。
【０００４】また、メモリセル１は、ビット線４’とワ
ード線２とで形成される交点の全てに設けられている。
ード線２とで形成される交点の全てに設けられている。
【０００５】ワード線選択回路５”は、入力された２ビ
ットのロウアドレス信号ＡX をデコードし、４本のワー
ド線２のうちの１本を特定するワード線選択信号を生成
する回路であり、ビット線選択回路６は、入力された２
ビットのコラムアドレス信号ＡY をデコードし、ビット
線４’のうちの１本を特定する回路である。
ットのロウアドレス信号ＡX をデコードし、４本のワー
ド線２のうちの１本を特定するワード線選択信号を生成
する回路であり、ビット線選択回路６は、入力された２
ビットのコラムアドレス信号ＡY をデコードし、ビット
線４’のうちの１本を特定する回路である。
【０００６】なお、ワード線選択回路５”におけるＸ
（０）〜Ｘ（３）は、４本のワード線２を区別する記号
であり、ビット線選択回路６におけるＹ（０）〜Ｙ
（３）は、４本（差動信号の場合は４対）のビット線
４’を区別する記号である。
（０）〜Ｘ（３）は、４本のワード線２を区別する記号
であり、ビット線選択回路６におけるＹ（０）〜Ｙ
（３）は、４本（差動信号の場合は４対）のビット線
４’を区別する記号である。
【０００７】また、上記従来例において、メモリセルア
レイの記憶容量（ワード数）を拡張するには、アドレス
信号ＡX 、ＡY のビット数を増やせばよい。
レイの記憶容量（ワード数）を拡張するには、アドレス
信号ＡX 、ＡY のビット数を増やせばよい。
【０００８】
【発明が解決しようとする課題】上記従来例において、
４本のワード線２のうちの１本が選択された場合、その
選択されたワード線２上に位置する４つのメモリセル１
のそれぞれは、データの入出力に拘わらず電力を消費す
る。したがって、１本のワード線２上に位置するメモリ
セル１の数が多い程、消費電力が多くなり、つまり、コ
ラムアドレス信号ＡY のビット数に比例して消費電力が
多くなる。すなわち、コラムアドレス信号ＡY のビット
数を増加すれば、半導体メモリの記憶容量を増大するこ
とができるが、消費電力が多くなるという問題がある。
４本のワード線２のうちの１本が選択された場合、その
選択されたワード線２上に位置する４つのメモリセル１
のそれぞれは、データの入出力に拘わらず電力を消費す
る。したがって、１本のワード線２上に位置するメモリ
セル１の数が多い程、消費電力が多くなり、つまり、コ
ラムアドレス信号ＡY のビット数に比例して消費電力が
多くなる。すなわち、コラムアドレス信号ＡY のビット
数を増加すれば、半導体メモリの記憶容量を増大するこ
とができるが、消費電力が多くなるという問題がある。
【０００９】この点で、ロウアドレス信号ＡX のビット
数を増加させても消費電力の増加は少ないので、ロウア
ドレス信号ＡX のビット数を増加させることによって半
導体メモリの記憶容量を増大させても、消費電力につい
ては問題がない。
数を増加させても消費電力の増加は少ないので、ロウア
ドレス信号ＡX のビット数を増加させることによって半
導体メモリの記憶容量を増大させても、消費電力につい
ては問題がない。
【００１０】しかし、ロウアドレス信号ＡX のビット数
を増加させた場合、ビット線遅延の増大と、ロウアドレ
ス信号ＡX のデコード時間の増大とによって、アクセス
時間が増大するという問題がある。
を増加させた場合、ビット線遅延の増大と、ロウアドレ
ス信号ＡX のデコード時間の増大とによって、アクセス
時間が増大するという問題がある。
【００１１】ビット線遅延については、ビット線４’を
小振幅動作させることによって、ある程度解決すること
ができる。しかし、ロウアドレス信号ＡX のデコード時
間を短縮するための有効な手法が存在しない。なお、ロ
ウアドレス信号ＡX のデコード時間は、ビット線方向の
メモリセル１のサイズと、１本のビット線４’上に並べ
るメモリセル１の数とに依存して増大する。
小振幅動作させることによって、ある程度解決すること
ができる。しかし、ロウアドレス信号ＡX のデコード時
間を短縮するための有効な手法が存在しない。なお、ロ
ウアドレス信号ＡX のデコード時間は、ビット線方向の
メモリセル１のサイズと、１本のビット線４’上に並べ
るメモリセル１の数とに依存して増大する。
【００１２】なお、ロウアドレス信号ＡX の場合と同様
に、コラムアドレス信号ＡY のビット数を増加させるこ
とによって、コラムアドレス信号ＡY のデコード時間が
増大するが、しかし、コラムアドレス信号ＡY のデコー
ドは、ビット線４’に読出しデータが現れるまでに完了
していれば十分であるので、コラムアドレス信号ＡYの
デコード時間が増大しても問題にはならない。
に、コラムアドレス信号ＡY のビット数を増加させるこ
とによって、コラムアドレス信号ＡY のデコード時間が
増大するが、しかし、コラムアドレス信号ＡY のデコー
ドは、ビット線４’に読出しデータが現れるまでに完了
していれば十分であるので、コラムアドレス信号ＡYの
デコード時間が増大しても問題にはならない。
【００１３】本発明は、記憶容量を増大したときに、消
費電力の増大やアクセス時間の増大を抑えることができ
る半導体メモリを提供することを目的とするものであ
る。
費電力の増大やアクセス時間の増大を抑えることができ
る半導体メモリを提供することを目的とするものであ
る。
【００１４】
【課題を解決するための手段】本発明は、ビット線とワ
ード線とによって形成される複数の交点にメモリセルを
設け、１つのコラムアドレスによって複数のビット線を
選択し、１つのコラムアドレスによって選択される複数
のビット線上に存在する複数のメモリセルのそれぞれ
は、互いに異なるワード線に接続したものである。
ード線とによって形成される複数の交点にメモリセルを
設け、１つのコラムアドレスによって複数のビット線を
選択し、１つのコラムアドレスによって選択される複数
のビット線上に存在する複数のメモリセルのそれぞれ
は、互いに異なるワード線に接続したものである。
【００１５】
【作用】本発明によれば、カラムアドレスの数を従来例
と同じにし、ロウアドレスの数を従来例のｎ倍にした場
合、記憶容量が従来例のｎ倍に増大し、また、１本のビ
ット線の方向に並ぶメモリセル数が従来例と同じである
ので、従来例よりも配線遅延の増加が少なく、アクセス
時間の増大を抑えることができ、また、１つのワード線
上のメモリセルの個数が従来例と同じであるので、半導
体メモリの消費電力が増大しない。
と同じにし、ロウアドレスの数を従来例のｎ倍にした場
合、記憶容量が従来例のｎ倍に増大し、また、１本のビ
ット線の方向に並ぶメモリセル数が従来例と同じである
ので、従来例よりも配線遅延の増加が少なく、アクセス
時間の増大を抑えることができ、また、１つのワード線
上のメモリセルの個数が従来例と同じであるので、半導
体メモリの消費電力が増大しない。
【００１６】
【実施例】図１は、本発明の第１の実施例である半導体
メモリＭ１を示す図である。
メモリＭ１を示す図である。
【００１７】半導体メモリＭ１において、ロウアドレス
信号ＡX を３ビットで構成し、コラムアドレス信号ＡY
を２ビットで構成し、入出力データは１ビットである。
つまり、半導体メモリＭ１は、図４に示した従来の半導
体メモリＭ４と比較すると、コラムアドレス信号ＡY の
ビット数は同じであるが、ロウアドレス信号ＡX を１ビ
ット増加させ、メモリセル１の数が２倍になったもので
ある。
信号ＡX を３ビットで構成し、コラムアドレス信号ＡY
を２ビットで構成し、入出力データは１ビットである。
つまり、半導体メモリＭ１は、図４に示した従来の半導
体メモリＭ４と比較すると、コラムアドレス信号ＡY の
ビット数は同じであるが、ロウアドレス信号ＡX を１ビ
ット増加させ、メモリセル１の数が２倍になったもので
ある。
【００１８】半導体メモリＭ１は、データを記憶するメ
モリセル１と、選択信号を伝送するワード線２と、入出
力データを伝送するビット線４と、ワード線選択回路５
と、ビット線選択回路６とを有する。ワード線選択回路
５は、入力された３ビットのロウアドレス信号ＡX をデ
コードし、８本のワード線２から１本を特定するワード
線選択信号を生成する回路であり、ビット線選択回路６
は、入力された２ビットのコラムアドレス信号ＡY をデ
コードし、８本のビット線４のうちの２本を特定する回
路である。
モリセル１と、選択信号を伝送するワード線２と、入出
力データを伝送するビット線４と、ワード線選択回路５
と、ビット線選択回路６とを有する。ワード線選択回路
５は、入力された３ビットのロウアドレス信号ＡX をデ
コードし、８本のワード線２から１本を特定するワード
線選択信号を生成する回路であり、ビット線選択回路６
は、入力された２ビットのコラムアドレス信号ＡY をデ
コードし、８本のビット線４のうちの２本を特定する回
路である。
【００１９】なお、ワード線選択回路５におけるＸ
（０，０）〜Ｘ（３，１）は、８本のワード線２を区別
する記号であり、ビット線選択回路６におけるＹ（０）
〜Ｙ（３）は、コラムアドレス信号ＡY によって選択／
非選択を制御される４グループのビット線４を区別する
記号である。
（０，０）〜Ｘ（３，１）は、８本のワード線２を区別
する記号であり、ビット線選択回路６におけるＹ（０）
〜Ｙ（３）は、コラムアドレス信号ＡY によって選択／
非選択を制御される４グループのビット線４を区別する
記号である。
【００２０】また、回路節点Ｔ（０）、Ｔ（１）、Ｔ
（２）、Ｔ（３）のそれぞれは、８本のビット線４のう
ちの２本を束ねている節点である。つまり、メモリセル
アレイの端部でビット線４を折り返す構造が採用されて
いる。また、束ねられている２本のビット線４上のそれ
ぞれのメモリセル１は、互いに異なるワード線２に接続
されている。したがって、半導体メモリＭ１における複
数のメモリセル１が同時に選択されることがないように
なっている。
（２）、Ｔ（３）のそれぞれは、８本のビット線４のう
ちの２本を束ねている節点である。つまり、メモリセル
アレイの端部でビット線４を折り返す構造が採用されて
いる。また、束ねられている２本のビット線４上のそれ
ぞれのメモリセル１は、互いに異なるワード線２に接続
されている。したがって、半導体メモリＭ１における複
数のメモリセル１が同時に選択されることがないように
なっている。
【００２１】また、複数のメモリセル１が縦横に配置さ
れることによってメモリセルアレイを構成し、１つのメ
モリセル１とその隣のメモリセル１との間に、ワード線
２とビット線４とが交差しメモリセル１が存在しない領
域（交点）が１つ設けられている。
れることによってメモリセルアレイを構成し、１つのメ
モリセル１とその隣のメモリセル１との間に、ワード線
２とビット線４とが交差しメモリセル１が存在しない領
域（交点）が１つ設けられている。
【００２２】すなわち、半導体メモリＭ１は、１つのコ
ラムアドレス信号ＡY によって２本のビット線４が選択
されるようにしている点と、１つのメモリセル１とその
隣のメモリセル１との間に、ワード線２とビット線４と
の交点が設けられている点と、１つのコラムアドレス信
号ＡY によって選択される２本のビット線４上に設けら
れている複数のメモリセル１がそれぞれ互いに異なるワ
ード線２に接続されている点とが、図４に示す従来の半
導体メモリＭ４とは異なる。
ラムアドレス信号ＡY によって２本のビット線４が選択
されるようにしている点と、１つのメモリセル１とその
隣のメモリセル１との間に、ワード線２とビット線４と
の交点が設けられている点と、１つのコラムアドレス信
号ＡY によって選択される２本のビット線４上に設けら
れている複数のメモリセル１がそれぞれ互いに異なるワ
ード線２に接続されている点とが、図４に示す従来の半
導体メモリＭ４とは異なる。
【００２３】次に、半導体メモリＭ１の動作について説
明する。
明する。
【００２４】半導体メモリＭ１において、１本のビット
線４の方向に並ぶメモリセル１の数は、従来の半導体メ
モリＭ４と変わらないが、ロウアドレスの数が２倍にな
り、ワード数が２倍に拡張されている。
線４の方向に並ぶメモリセル１の数は、従来の半導体メ
モリＭ４と変わらないが、ロウアドレスの数が２倍にな
り、ワード数が２倍に拡張されている。
【００２５】また、半導体メモリＭ１において、１本の
ワード線２上のメモリセル１の数が、従来の半導体メモ
リＭ４と同じであるので、半導体メモリＭ１の消費電力
が従来の半導体メモリＭ４よりも増大することがない。
ワード線２上のメモリセル１の数が、従来の半導体メモ
リＭ４と同じであるので、半導体メモリＭ１の消費電力
が従来の半導体メモリＭ４よりも増大することがない。
【００２６】ところで、ロウアドレス信号ＡX のデコー
ド時間の遅延は、ロウアドレス信号ＡX のビット数が多
くなると長くなるゲート遅延時間と、１本のビット線４
上に並ぶメモリセル数が多くなると長くなる配線遅延時
間とである。半導体メモリＭ１において、従来の半導体
メモリＭ４よりもロウアドレス信号ＡX のビット数を１
つ増加させたので、その増加分に対応するゲート遅延時
間が長くなるものの、１本のビット線４上に並ぶメモリ
セル数が、従来の半導体メモリＭ４の場合と同じである
ので、配線遅延時間の増加が少なく、したがって、半導
体メモリＭ１におけるデコード時間の遅延は、それ程増
加しない。このために、従来の半導体メモリＭ４におけ
るアクセス時間と比較して、半導体メモリＭ１における
アクセス時間の増大を抑えることができる。
ド時間の遅延は、ロウアドレス信号ＡX のビット数が多
くなると長くなるゲート遅延時間と、１本のビット線４
上に並ぶメモリセル数が多くなると長くなる配線遅延時
間とである。半導体メモリＭ１において、従来の半導体
メモリＭ４よりもロウアドレス信号ＡX のビット数を１
つ増加させたので、その増加分に対応するゲート遅延時
間が長くなるものの、１本のビット線４上に並ぶメモリ
セル数が、従来の半導体メモリＭ４の場合と同じである
ので、配線遅延時間の増加が少なく、したがって、半導
体メモリＭ１におけるデコード時間の遅延は、それ程増
加しない。このために、従来の半導体メモリＭ４におけ
るアクセス時間と比較して、半導体メモリＭ１における
アクセス時間の増大を抑えることができる。
【００２７】そして、半導体メモリＭ１におけるビット
線４の寄生容量は２倍になるが、読出し時のビット線４
の信号振幅を抑え、電流形センス回路等の高感度なセン
ス回路を用いることによって、ビット線４の寄生容量増
加に伴うアクセス時間の増加を最小限に抑えることがで
きる。なお、電流形センス回路については、たとえばE.
Seevinck,"A current sense-amplifier for fast CMOSS
RAMs",pp.71-72,1990Symposium on VLSI Circuitsを参
照されたい。
線４の寄生容量は２倍になるが、読出し時のビット線４
の信号振幅を抑え、電流形センス回路等の高感度なセン
ス回路を用いることによって、ビット線４の寄生容量増
加に伴うアクセス時間の増加を最小限に抑えることがで
きる。なお、電流形センス回路については、たとえばE.
Seevinck,"A current sense-amplifier for fast CMOSS
RAMs",pp.71-72,1990Symposium on VLSI Circuitsを参
照されたい。
【００２８】すなわち、半導体メモリＭ１によれば、記
憶容量を増大させた場合に、アクセス時間の増大や消費
電力の増大を抑えることができ、したがって、アクセス
時間や消費電力の制約が大きい場合に、上記実施例のメ
モリアレイ構成を適用すれば大容量化を容易に達成する
ことができる。
憶容量を増大させた場合に、アクセス時間の増大や消費
電力の増大を抑えることができ、したがって、アクセス
時間や消費電力の制約が大きい場合に、上記実施例のメ
モリアレイ構成を適用すれば大容量化を容易に達成する
ことができる。
【００２９】図２は、本発明の第２の実施例である半導
体メモリＭ２を示す図である。
体メモリＭ２を示す図である。
【００３０】この半導体メモリＭ２は、半導体メモリＭ
１において、ロウアドレス信号ＡXをさらに１ビット増
加させたものであり、ロウアドレス信号ＡX が４ビッ
ト、コラムアドレス信号ＡY が２ビットである場合の例
である。
１において、ロウアドレス信号ＡXをさらに１ビット増
加させたものであり、ロウアドレス信号ＡX が４ビッ
ト、コラムアドレス信号ＡY が２ビットである場合の例
である。
【００３１】４本のビット線４の各一端が、メモリアレ
イ端部の回路節点Ｔ（０）〜Ｔ（３）で束ねられ、した
がってビット線４が４本ずつ束ねられ、束ねられた４本
のビット線４上の各メモリセル１は互いに異なるワード
線２に接続され、このために、複数のメモリセル１が同
時に選択されることがないようになっている。
イ端部の回路節点Ｔ（０）〜Ｔ（３）で束ねられ、した
がってビット線４が４本ずつ束ねられ、束ねられた４本
のビット線４上の各メモリセル１は互いに異なるワード
線２に接続され、このために、複数のメモリセル１が同
時に選択されることがないようになっている。
【００３２】ワード線選択回路５’におけるＸ（０，
０）〜Ｘ（３，３）は、１６本のワード線２を区別する
記号であり、ビット線選択回路６におけるＹ（０）〜Ｙ
（３）は、コラムアドレス信号ＡY によって選択／非選
択を制御される４グループのビット線４を区別する記号
である。半導体メモリＭ２におけるワード線２の本数
は、従来の半導体メモリＭ４の４倍の１６本である。
０）〜Ｘ（３，３）は、１６本のワード線２を区別する
記号であり、ビット線選択回路６におけるＹ（０）〜Ｙ
（３）は、コラムアドレス信号ＡY によって選択／非選
択を制御される４グループのビット線４を区別する記号
である。半導体メモリＭ２におけるワード線２の本数
は、従来の半導体メモリＭ４の４倍の１６本である。
【００３３】また、複数のメモリセル１が縦横に配置さ
れることによってメモリセルアレイを構成し、１つのメ
モリセル１とその隣のメモリセル１との間に、ワード線
２とビット線４とが交差しメモリセル１が存在しない領
域（交点）が３つ設けられている。
れることによってメモリセルアレイを構成し、１つのメ
モリセル１とその隣のメモリセル１との間に、ワード線
２とビット線４とが交差しメモリセル１が存在しない領
域（交点）が３つ設けられている。
【００３４】次に、半導体メモリＭ２の動作について説
明する。
明する。
【００３５】半導体メモリＭ２において、１本のビット
線４の方向に並ぶメモリセル１の数は、従来の半導体メ
モリＭ４と変わらないが、ロウアドレスの数が４倍にな
り、ワード数が４倍に拡張されている。
線４の方向に並ぶメモリセル１の数は、従来の半導体メ
モリＭ４と変わらないが、ロウアドレスの数が４倍にな
り、ワード数が４倍に拡張されている。
【００３６】また、半導体メモリＭ２において、１本の
ワード線２上のメモリセル１の数が、従来の半導体メモ
リＭ４と同じであるので、半導体メモリＭ２の消費電力
が従来の半導体メモリＭ４よりも増大することがない。
ワード線２上のメモリセル１の数が、従来の半導体メモ
リＭ４と同じであるので、半導体メモリＭ２の消費電力
が従来の半導体メモリＭ４よりも増大することがない。
【００３７】ところで、半導体メモリＭ２において、従
来の半導体メモリＭ４よりもロウアドレス信号ＡX のビ
ット数を２つ増加させたので、その増加分に対応するゲ
ート遅延時間が長くなるものの、１本のビット線４上に
並ぶメモリセル数が、従来の半導体メモリＭ４の場合と
同じであるので、配線遅延時間の増加が少なく、したが
って、半導体メモリＭ２におけるデコード時間の遅延
は、それ程増加しない。このために、従来の半導体メモ
リＭ４におけるアクセス時間と比較して、半導体メモリ
Ｍ２におけるアクセス時間の増大を抑えることができ
る。
来の半導体メモリＭ４よりもロウアドレス信号ＡX のビ
ット数を２つ増加させたので、その増加分に対応するゲ
ート遅延時間が長くなるものの、１本のビット線４上に
並ぶメモリセル数が、従来の半導体メモリＭ４の場合と
同じであるので、配線遅延時間の増加が少なく、したが
って、半導体メモリＭ２におけるデコード時間の遅延
は、それ程増加しない。このために、従来の半導体メモ
リＭ４におけるアクセス時間と比較して、半導体メモリ
Ｍ２におけるアクセス時間の増大を抑えることができ
る。
【００３８】すなわち、半導体メモリＭ２によれば、記
憶容量を増大させた場合に、アクセス時間の増大や消費
電力の増大を抑えることができ、したがって、アクセス
時間や消費電力の制約が大きい場合に、効果的である。
憶容量を増大させた場合に、アクセス時間の増大や消費
電力の増大を抑えることができ、したがって、アクセス
時間や消費電力の制約が大きい場合に、効果的である。
【００３９】上記各実施例は、ビット線とワード線とに
よって形成される複数の交点にメモリセルを設け、１つ
のコラムアドレスによって複数のビット線を選択し、１
つのコラムアドレスによって選択される複数のビット線
上に存在する複数のメモリセルのそれぞれは、互いに異
なるワード線に接続したものである。
よって形成される複数の交点にメモリセルを設け、１つ
のコラムアドレスによって複数のビット線を選択し、１
つのコラムアドレスによって選択される複数のビット線
上に存在する複数のメモリセルのそれぞれは、互いに異
なるワード線に接続したものである。
【００４０】また、上記各実施例において、複数のメモ
リセル１が縦横に配置されることによってメモリセルア
レイが構成され、１つのメモリセル１とその隣のメモリ
セル１との間に、ワード線２とビット線４とが交差しメ
モリセル１が存在しない領域（交点）が少なくとも１つ
設けられ、これによって、１本のビット線４の方向に並
ぶメモリセル１の数を従来例と同じにし、アクセス時間
の増大を抑えることができ、また、１つのワード線２上
のメモリセルの個数を従来例と同じにし、半導体メモリ
の消費電力の増大を抑えている。
リセル１が縦横に配置されることによってメモリセルア
レイが構成され、１つのメモリセル１とその隣のメモリ
セル１との間に、ワード線２とビット線４とが交差しメ
モリセル１が存在しない領域（交点）が少なくとも１つ
設けられ、これによって、１本のビット線４の方向に並
ぶメモリセル１の数を従来例と同じにし、アクセス時間
の増大を抑えることができ、また、１つのワード線２上
のメモリセルの個数を従来例と同じにし、半導体メモリ
の消費電力の増大を抑えている。
【００４１】さらに、上記各実施例において、１つのコ
ラムアドレスによって選択される複数のビット線には、
ロウアドレスの数と同じ数のメモリセルが設けられてお
り、このようにしてメモリセルを設けると、効率よくア
クセス時間の増大を抑えつつ、半導体メモリの記憶容量
を増大させることができる。
ラムアドレスによって選択される複数のビット線には、
ロウアドレスの数と同じ数のメモリセルが設けられてお
り、このようにしてメモリセルを設けると、効率よくア
クセス時間の増大を抑えつつ、半導体メモリの記憶容量
を増大させることができる。
【００４２】図３は、本発明の第３の実施例である半導
体メモリＭ３を示す図である。
体メモリＭ３を示す図である。
【００４３】この半導体メモリＭ３は、メモリセル１の
小型化を狙ったものであり、半導体メモリＭ１に、ロー
カルワード線３を導入した際のメモリアレイ構成を有す
るものである。
小型化を狙ったものであり、半導体メモリＭ１に、ロー
カルワード線３を導入した際のメモリアレイ構成を有す
るものである。
【００４４】ローカルワード線３には、ＭＯＳトランジ
スタのゲート電極材料と同じポリシリコンが使われるの
で面積増大は殆どない。これに対し、ワード線２の材料
はメタルである。
スタのゲート電極材料と同じポリシリコンが使われるの
で面積増大は殆どない。これに対し、ワード線２の材料
はメタルである。
【００４５】半導体メモリＭ３において、ビット線４の
方向で見た場合、１つのメモリセル１とその隣の（その
上または下の）メモリセル１との間に、ワード線２とビ
ット線４との交点が２つ存在するが、ローカルワード線
３を導入することによって、複数のメモリセルが階層的
に形成され、集積度が向上される。つまり、メモリセル
１を構成するＭＯＳトランジスタのゲート電極とワード
線２とのコンタクトを、メモリセル１毎にとる必要がな
くなるので、コンタクト領域の面積だけメモリセル１を
小型化することができる。
方向で見た場合、１つのメモリセル１とその隣の（その
上または下の）メモリセル１との間に、ワード線２とビ
ット線４との交点が２つ存在するが、ローカルワード線
３を導入することによって、複数のメモリセルが階層的
に形成され、集積度が向上される。つまり、メモリセル
１を構成するＭＯＳトランジスタのゲート電極とワード
線２とのコンタクトを、メモリセル１毎にとる必要がな
くなるので、コンタクト領域の面積だけメモリセル１を
小型化することができる。
【００４６】また、半導体メモリＭ３におけるローカル
ワード線３を、半導体メモリＭ２に導入するようにして
もよく、これによって、半導体メモリＭ３におけると同
等の効果を発揮することができる。
ワード線３を、半導体メモリＭ２に導入するようにして
もよく、これによって、半導体メモリＭ３におけると同
等の効果を発揮することができる。
【００４７】
【発明の効果】本発明によれば、記憶容量を増大したと
きに、消費電力の増大やアクセス時間の増大を抑えるこ
とができるという効果を奏する。
きに、消費電力の増大やアクセス時間の増大を抑えるこ
とができるという効果を奏する。
【図１】本発明の第１の実施例である半導体メモリＭ１
を示す図である。
を示す図である。
【図２】本発明の第２の実施例である半導体メモリＭ２
を示す図である。
を示す図である。
【図３】本発明の第３の実施例である半導体メモリＭ３
を示す図である。
を示す図である。
【図４】従来の半導体メモリＭ４の構成を示す図であ
る。
る。
Ｍ１、Ｍ２、Ｍ３…半導体メモリ、 １…メモリセル、 ２…ワード線、 ３…ローカルワード線、 ４…ビット線、 ５、５’…ワード線選択回路、 ６…ビット線選択回路、 ＡX …ロウアドレス信号、 ＡY …コラムアドレス信号。
Claims (3)
- 【請求項１】 １つのコラムアドレスによって選択され
る複数のビット線と；ロウアドレスによって選択される
ワード線と；上記ビット線と上記ワード線とによって形
成される複数の交点に設けられているメモリセルと；を
有し、上記１つのコラムアドレスによって選択される複
数のビット線上に存在する複数のメモリセルのそれぞれ
は、互いに異なる上記ワード線に接続されていることを
特徴とする半導体メモリ。 - 【請求項２】 請求項１において、 上記複数のメモリセルが縦横に配置されることによって
メモリセルアレイが構成され、１つの上記メモリセルと
その隣の上記メモリセルとの間に、上記ワード線と上記
ビット線とが交差し上記メモリセルが存在しない領域が
少なくとも１つ設けられていることを特徴とする半導体
メモリ。 - 【請求項３】 請求項１または請求項２において、 上記１つのコラムアドレスによって選択される複数のビ
ット線には、上記ロウアドレスの数と同じ数の上記メモ
リセルが設けられていることを特徴とする半導体メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7143945A JPH08315581A (ja) | 1995-05-18 | 1995-05-18 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7143945A JPH08315581A (ja) | 1995-05-18 | 1995-05-18 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08315581A true JPH08315581A (ja) | 1996-11-29 |
Family
ID=15350715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7143945A Pending JPH08315581A (ja) | 1995-05-18 | 1995-05-18 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08315581A (ja) |
-
1995
- 1995-05-18 JP JP7143945A patent/JPH08315581A/ja active Pending
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