TW201944409A - 記憶體裝置 - Google Patents

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Abstract

本揭露提供一種記憶體裝置包括以具有多個行及多個列的陣列排列的多個記憶體單元。第一字元線連接到陣列的第一行的第一多個記憶體單元，且第二字元線連接到陣列的第一行的第二多個記憶體單元。在一些實例中，所述多個記憶體單元被排列在基板中或基板上，並且第一字元線形成在基板的第一層中且第二字元線形成在基板的第二層中。

Description

記憶體裝置
本揭露的實施例是有關於一種記憶體裝置，且特別是有關於一種帶有飛字元線的記憶體裝置。
數位記憶體裝置通常以位元的形式來存儲資料。舉例來說，靜態隨機存取記憶體（static random access memory，SRAM）包括記憶體陣列，所述記憶體陣列包括多個位元單元，所述多個位元單元中的每一者存儲資料的一個位元。所述多個位元單元被排列成行及列的矩陣。每一行中的位元單元連接到字元線且每一列中的位元單元連接到位元線對。所述位元線對用於從位元單元存取資料，且字元線控制與位元線的連接。在讀取及寫入操作期間，字元線被充以高電荷，以啟動附接到字元線的位元單元。從目標列的對應的位元線對讀取資料。
本揭露提供一種記憶體裝置包括以具有多個行及多個列的陣列排列的多個記憶體單元。第一字元線連接到陣列的第一行的第一多個記憶體單元，且第二字元線連接到陣列的第一行的第二多個記憶體單元。在一些實例中，所述多個記憶體單元被排列在基板中或基板上，並且第一字元線形成在基板的第一層中且第二字元線形成在基板的第二層中。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例而不旨在進行限制。舉例來說，以下說明中將第一特徵形成於第二特徵“之上”或第二特徵“上”可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵，進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，在各種實例中，本公開可重複參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“位於...下方（beneath）”、“位於...之下（below）”、“下部的（lower）”、“位於...之上（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可被另外取向（旋轉90度或處於其他取向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
圖1示出根據各種實施例的記憶體裝置100的實例。在圖1所示的實施例中，記憶體裝置100包括記憶體單元矩陣或陣列110、字元線驅動器120、列多工器150、以及控制器140。在一些實施例中，記憶體裝置100的元件耦合到彼此且耦合到控制器140，使得這些組件由控制器140控制。此外，為了易於說明，圖1中所示的元件被示出為分立元件，然而在一些實施方式中，一些元件可加以組合。例如，控制器140可被配置成實施字元線驅動器120。
在一些實施例中，記憶體單元陣列110包括以列-行配置排列的多個記憶體單元130，在所述列-行配置中，每一列具有位元線（bit line，BL）及互補位元線（bit line bar，BLB），且每一行具有字元線（word line，WL）。為易於說明，圖1示出一個行132及三個列134A、列134B及列134n（統稱為列134）。對應列134A到列134n的位元線BL＜0:n＞及互補位元線BLB＜0:n＞分別耦合到設置在所述列134A到列134n中的多個記憶體單元130，且所述列134中的每一記憶體單元130排列在不同的行132上。也就是說，記憶體單元陣列110的每一記憶體單元130耦合到記憶體單元陣列110的列的位元線BL、記憶體單元陣列110的所述列的互補位元線BLB、以及記憶體單元陣列110的行的相應的字元線。如以下將進一步論述，每一行132包括第一字元線及第二字元線。在一些實施例中，位元線BL、互補位元線BLB在垂直方向上平行排列且字元線在水平方向上平行排列（即，垂直於所述位元線）。
在一些實例中，記憶體裝置100是靜態隨機存取記憶體（SRAM）裝置，且因此矩陣或陣列110的記憶體單元130是SRAM單元，每一SRAM單元包括連接在上參考電位與下參考電位之間的電晶體以使得兩個存儲節點中的一個存儲節點可被待存儲的資訊佔用，且互補資訊存儲在另一個存儲節點處。舉例來說，一種典型的SRAM記憶體單元佈置包括六個電晶體。SRAM單元中的每一位元存儲在四個電晶體上，所述四個電晶體形成兩個交叉耦合的反相器。另外兩個電晶體連接到記憶體單元字元線WL以在讀取及寫入操作期間通過選擇性地將所述單元連接到其位元線BL、互補位元線BLB來控制對記憶體單元130的存取。其他SRAM配置在本公開的範圍內。
圖2是示出在一些公開的實施例中可採用的示例性SRAM單元130的電路圖。記憶體單元130包括但不限於6T（six-transistor）SRAM結構。在一些實施例中，可使用多於或少於六個電晶體來實施記憶體單元130。舉例來說，記憶體單元130在一些實施例中可使用4T、8T或10T SRAM結構，且在其他實施例中可包括類似記憶體的位元單元或構建單元（building unit）。記憶體單元130包括由n型金屬氧化物半導體（n-type metal-oxide-semiconductor，NMOS）/p型金屬氧化物半導體（p-type metal-oxide-semiconductor，PMOS）電晶體對M1及M2形成的第一反相器、由NMOS/PMOS電晶體對M3及M4形成的第二反相器、以及存取電晶體/通道閘（pass gate）電晶體M5及通道閘電晶體M6。電晶體M1、電晶體M3、通道閘電晶體M5及通道閘電晶體M6包括n型金屬氧化物半導體（NMOS）電晶體，且電晶體M2及電晶體M4包括p型金屬氧化物半導體（PMOS）電晶體。
第一反相器與第二反相器交叉耦合到彼此以形成用於資料存儲的鎖存電路（latching circuit）。電晶體M2及電晶體M4中的每一者的第一端子耦合到電源VDD，而電晶體M1及電晶體M3中的每一者的第一端子耦合到參考電壓VSS，例如，接地電壓。
通道閘電晶體M6的閘極耦合到字元線WL。通道閘電晶體M6的汲極耦合到位元線BL。此外，通道閘電晶體M6的第一端子耦合到電晶體M4及M3的第二端子且還耦合到電晶體M2及電晶體M1的閘極。類似地，通道閘電晶體M5的閘極耦合到字元線WL。通道閘電晶體M5的汲極耦合到互補位元線BLB。此外，通道閘電晶體M5的第一端子耦合到電晶體M2及電晶體M1的第二端子且還耦合到電晶體M4及電晶體M3的閘極。
經由與記憶體陣列110的每一列相關聯的位元線BL、互補位元線BLB將資料寫入到每一列134中的SRAM單元130中的每一者並從每一列134中的SRAM單元130中的每一者讀取資料。通過由例如電腦的中央處理器（central processing unit，CPU）發送並由控制器140接收的記憶體位址ADDR識別記憶體單元130以進行讀取及寫入操作。所述地址被解碼成行地址及列地址。行位址識別陣列110中的特定行132或字元線WL，且列位址識別特定列134。通過字元線驅動器120將字元線位址傳輸到字元線WL以選擇適當的列134用於讀取/寫入操作。將列位址傳輸到多工器（multiplexer，MUX）150，多工器150被配置成基於列位址選擇特定列134（位元線BL、互補位元線BLB）。
舉例來說，在典型的SRAM讀取操作中，基於行位址啟動記憶體單元130的整個行132。然而，根據所採用的多工器150的類型，實際上只選擇少數列來讀取資料。舉例來說，對於4到1多工器，每一多工器耦合到陣列110的四個位元線對BL、BLB且被配置成回應於列位址來選擇位元線對BL、BLB中的一個位元線對。因此，實際上選擇了陣列110的列的四分之一，而列的其他四分之三處於“虛擬讀取”中，其中所選擇的列的單元被啟動（即，存取電晶體被接通），但是並不從這些單元中讀取資料。通過與具有256個列（256個位元線對）的記憶體陣列一起使用的典型的4到1多工器佈置，實際上選擇了64個記憶體單元以使得輸入/輸出資料的64位元，而192個記憶體單元處於虛擬讀取/寫入中。
換句話說，對於N到1多工器（N是代表多工器輸入的數目的正整數），總列數的N-1/N處於虛擬讀取中。此種虛擬讀取及寫入操作可導致記憶體裝置的不必要的功耗，這是因為在單個讀取/寫入操作中實際上僅需要啟動用於記憶體存取的所選擇的列。然而，對於傳統的記憶體結構，記憶體陣列的整個行是在相同的字元線控制下。因此，當選擇了給定字元線時，給定字元線上的所有記憶體單元被啟動。
在一些公開的實施例中，陣列110的每一行132包括附加的字元線，本文中也稱作飛字元線（fly word line）FWL。如圖1及圖3所示，陣列110的相應的行132中的記憶體單元130被分成第一部分110A及第二部分110B以使得飛字元線FWL連接到陣列110的行132的第一多個記憶體單元130，而字元線WL連接到陣列110的行132的第二多個記憶體單元130。因此，給定行132的第一部分110A的記憶體單元130由飛字元線FWL啟動，且給定行132的第二部分110B的記憶體單元130由字元線WL啟動。由於字元線WL延伸到僅第二部分110B的記憶體單元130，因此字元線WL比從字元線驅動器120延伸到陣列110的第一部分110A的記憶體單元130的飛字元線FWL短。
應注意，在一些實施例中，字元線WL及飛字元線FWL可各自連接到相等數目的記憶體單元。舉例來說，一些實施例可包括具有256列記憶體單元130（即，256個位元線對BL、BLB）的記憶體陣列110。對記憶體陣列110進行分區以使得每一行132的字元線WL及飛字元線FWL各自被連接以控制給定行132中的128個記憶體單元130。字元線WL及飛字元線FWL的其他連接配置在本公開的範圍內。
在一些實例中，字元線WL及飛字元線FWL位於記憶體裝置100的單獨的層中。圖4示出記憶體裝置100的多個層142的示意性剖視圖。所示出的層142形成在半導體晶片的基板中或基板上。應注意，圖4被示意性地示出以示出內連線結構及電晶體的各種層及層級，且可不反映實際記憶體裝置100的每一結構、層、連接等。內連線結構包括接觸層級、OD或“主動區”層級、各種通孔層級Via_0、Via_1、Via_2及Via_3、以及金屬層級M1、M2、M3及M4。所示層級中的每一者包括一個或多個介電層以及介電層中所形成的導電特徵。處於同一層級的導電特徵可具有彼此實質上齊平的頂表面、彼此實質上齊平的底表面，且可同時形成。接觸層級可包括閘極接觸點（也稱作接觸插塞）以及源極/汲極接觸點（圖4中標記為“接觸點（contact）”），閘極接觸點用於將電晶體（例如所示出的記憶體單元130的電晶體）的閘極電極連接到上覆層級，例如通孔層級Via_0，所述源極/汲極接觸件用於將電晶體的源極/汲極區連接到上覆層級。
舉例來說，字元線WL可形成在第一金屬層M1-M4中，而飛字元線可形成在不同的金屬層M1-M4中。在一些實施例中，舉例來說，其中形成有字元線WL的第一金屬層是金屬層Mx（其中x是識別給定金屬層的整數），且其中形成有飛字元線FWL的第二金屬層是Mx+2。換句話說，包含飛字元線FWL的第二金屬層是遠離其中形成有字元線WL的第一金屬層的兩個金屬層。
如上參照圖1所述，記憶體單元130的位元線對BL、BLB由多工器150接收。更具體來說，如圖3中所示，記憶體陣列的第一部分110A的位元線對136A耦合到第一多工器151，而記憶體陣列的第二部分110B的位元線136B耦合到第二多工器152。第一多工器151及第二多工器152的輸出耦合到第三多工器153，第三多工器153提供資料輸出Q。如以下將進一步論述，除了其他方面以外，多工器佈置允許對記憶體單元輸出進行“置亂（shuffling）”以與標準記憶體輸出佈置相容。
圖5示出根據一些公開的實施例的第一多工器151、第二多工器152及第三多工器153之間的內連線的實例。更具體來說，記憶體陣列110的第一部分110A及第二部分110B的位元線對136A、136B分別連接到多個第一多工器151及多個第二多工器152。多個第三多工器153接收來自第一多工器151及第二多工器152中的相應一者的輸出。更具體來說，第三多工器153中的每一者具有第一輸入及第二輸入，其中第三多工器153中的每一者的第一輸入耦合到第一多工器151中的一者的輸出，且第三多工器153中的每一者的第二輸入耦合到第二多工器152中的一者的輸出。
基於由控制器140接收到的記憶體位址，可啟動字元線WL或飛字元線FWL中的一者以使得從記憶體陣列110的第一部分110A或第二部分110B讀取資料。在一些實例中，字元線WL或飛字元線FWL中的僅一者是在給定時間啟動以進行特定資料讀取操作。換句話說，在一些實施例中，在操作中，在給定時間啟動字元線WL及飛字元線FWL中的僅一者。因此，第三多工器153將基於記憶體位址接收來自第一多工器151（即，陣列的第一部分110A的記憶體單元130）或第二多工器152（即，陣列的第二部分110B的記憶體單元130）中的僅一者的輸入。
圖5中所示的實例即第一多工器151及第二多工器152中的每一者是2到1多工器且因此第一多工器及第二多工器中的每一者具有兩個輸入及一個輸出。其他多工器佈置在本公開的範圍內。在所示的實例中，有六個提供相應的輸出Q1[0:5]的第一多工器151，以及六個提供相應的輸出Q2[6:11]的第二多工器152。
此外，圖5的實例包括12個提供十二個相應的輸出Q[0:11]的第三多工器153a到153l。如上所述，第三多工器153a-1中的每一者的第一輸入耦合到來自第一多工器151中的一者的輸出Q1[0:5]，且其第二輸入耦合到來自第二多工器152中的一者的輸出Q2[6:11]。例如，第三多工器153a接收來自第一多工器151的輸出Q1[0]及來自第二多工器152的輸出Q2[6]，第三多工器153b接收來自第一多工器151的輸出Q1[1]及來自第二多工器152的輸出Q2[7]，第三多工器153c接收來自第一多工器151的輸出Q1[2]及來自第二多工器152的輸出Q2[8]，第三多工器153d接收來自第一多工器151的輸出Q1[3]及來自第二多工器152的輸出Q2[9]，第三多工器153e接收來自第一多工器151的輸出Q1[4]及來自第二多工器152的輸出Q2[10]，且第三多工器153f接收來自第一多工器151的輸出Q1[5]及來自第二多工器152的輸出Q2[11]。
類似地，第三多工器153g接收來自第一多工器151的輸出Q1[0]及來自第二多工器152的輸出Q2[6]，第三多工器153h接收來自第一多工器151的輸出Q1[1]及來自第二多工器152的輸出Q2[7]，第三多工器153i接收來自第一多工器151的輸出Q1[2]及來自第二多工器152的輸出Q2[8]，第三多工器153j接收來自第一多工器151的輸出Q1[3]及來自第二多工器152的輸出Q2[9]，第三多工器153k接收來自第一多工器151的輸出Q1[4]及來自第二多工器152的輸出Q2[10]，且第三多工器153l接收來自第一多工器151的輸出Q1[5]及來自第二多工器152的輸出Q2[11]。
如上所述，如果在傳統的記憶體佈置中採用4到1輸出多工器，則對於任何給定的讀取操作，記憶體單元的¾處於虛擬讀取情形中。如果典型的記憶體系統使用N到1多工器（N是代表多工器輸入的數目的正整數），則使用字元線WL及飛字元線FWL的所公開的實例以N/2到1多工器替換N到1多工器。因此，在所示實例中，第一多工器151及第二多工器152不是採用典型的4到1多工器，而是2到1多工器。通過提供規則的字元線WL以及飛字元線FWL來控制記憶體陣列的相應的第一部分110A、及第二部分110B，在每次讀取操作期間，記憶體單元中僅一半的記憶體單元處於虛擬讀取中。在一些實例中，例如圖5中所示的實施例，提供附加的2到1第三多工器153來以更傳統的方式將第一多工器151的輸出Q1[0:5]及第二多工器152的輸出Q2[6:11]分配給所有的12個輸出端子Q[0:11]。
在公開的實施例中，記憶體陣列110的字元線WL及飛字元線FWL可沿第一方向（例如，在水平方向上）延伸，而位元線136可沿垂直於第一方向的第二方向（例如，在垂直方向上）延伸。在圖5所示的實例中，連接第一多工器151與第三多工器153的導體、以及連接第二多工器152與第三多工器153的導體包括水平導體160及垂直導體162。換句話說，水平導體160平行於字元線WL及飛字元線FWL延伸，而垂直導體162平行於位元線136A、136B延伸。舉例來說，第三多工器153a的第一輸入通過垂直導體162連接到來自第一多工器151中的一者的輸出Q1[0]，而第三多工器153a的第二輸入通過水平導體160連接到來自第二多工器152中的一者的輸出Q2[6]。
此外，在一些實例中，水平導體160及垂直導體162可位於裝置基板的不同的層中。例如，在一些實施例中，水平導體160位於奇數編號的金屬層（圖4中的M1層或M3層）中，而垂直導體162位於偶數編號的金屬層（圖4中的M2層或M4層）中。再者，在圖5的實例中，水平導體中的每一者具有大致相同的長度，此有助於減少存取時間的變化等。
資料輸出是基於由控制器140接收到的記憶體位址來確定。可連接第一多工器151的輸入以經由相應的位元線136A接收來自記憶體陣列的第一部分110A的兩個記憶體單元130的輸入（參見圖1及圖3）。類似地，可連接第二多工器152的輸入以經由相應的位元線136B接收來自記憶體陣列的第二部分110B的兩個記憶體單元130的輸入。
圖6示出記憶體裝置200的另一實例，其繪示其中記憶體陣列110被分成若干子陣列的“蝴蝶（butterfly）”型設計。更具體來說，所述子陣列包括兩個上部子陣列111及112以及兩個下部子陣列113及114。上部子陣列111及112位於多個多工器之上，而下部子陣列113及114位於多工器之下。此可允許縮短位元線136的長度，繼而改善存取時間。如在圖6中觀察到，子陣列112及114位於上部字元線驅動器120A及下部字元線驅動器120B的左邊，而子陣列111及113位於字元線驅動器120A、120B的右邊。
圖6中所示的實例具有512個位元線對，且存儲子陣列111、112、113、114中的每一者具有256個位元線對。此外，存儲子陣列111、112、113、114中的每一者包括第一部分111A、112A、113A、114A及第二部分111B、112B、113B、114B，所述部分各自具有128個位元線對。上部存儲子陣列111、112由字元線驅動器120A控制，下部存儲子陣列113、114由字元線驅動器120B控制。
存儲子陣列111、112、113、114的記憶體單元的每一行連接到規則的字元線WL或飛字元線FWL，如上文結合圖1及圖3所論述。為易於說明，字元線WL及飛字元線FWL僅針對第一存儲子陣列111的第一部分111A及第二部分111B示出。關於圖3中所示的記憶體陣列110，給定字元線WL連接到第一子陣列111的第一部分111A中的相應行的第一多個記憶體單元，而飛字元線FWL連接到子陣列111的第二部分111B中的相同行的第二多個記憶體單元。因此，給定行的第一部分111A的記憶體單元由字元線WL啟動且給定行的第二部分111B的記憶體單元由飛字元線FWL啟動。對於圖6中所示的其他子陣列112、113、114也是如此。
在圖6中，第一多個第一多工器151A位於存儲子陣列111的第一部分111A與存儲子陣列113的第一部分113A之間，且第二多個第一多工器151B位於存儲子陣列112的第一部分112A與存儲子陣列114的第一部分114A之間。類似地，第一多個第二多工器152A位於存儲子陣列111的第二部分111B與存儲子陣列113的第二部分113B之間，且第二多個第二多工器152B位於存儲子陣列112的第二部分112B與存儲子陣列114的第二部分114B之間。
在所示實例中，如果記憶體裝置100、200被配置成替代採用N到1多工器的傳統記憶體陣列，則第一多工器151及第二多工器152將是N/2到1多工器。因此，如上所述，不是N-1/N的位元線對處於虛擬讀取情形中，而是僅N/2-1/N的位元線對處於虛擬讀取中。因此，在N=4的情況下，第一多工器151及第二多工器152是2到1多工器，且在給定的讀操作期間僅有一半的位元線對處於虛擬讀取中。如之前所述，圖6中所示的記憶體裝置200具有512個位元線對。因此，第一多工器151A耦合到子陣列111的第一部分111A及子陣列113的第一部分113A的128個位元線對。此外，第一多工器151A提供輸出Q1[256/N-1:0]。第一多工器151B耦合到子陣列112的第一部分112A及子陣列114的第一部分114A的128個位元線對，且提供輸出Q1[512/N-1:256/N]。第二多工器152A耦合到子陣列111的第二部分111B及子陣列113的第二部分113B的128個位元線對，且第二多工器152A提供輸出Q2[256/N-1:0]。第二多工器152B耦合到子陣列112的第二部分112B及子陣列114的第二部分114B的128個位元線對，且提供輸出Q2[512/N-1:256/N]。第一多工器151A及第二多工器152A的輸出由第三多工器153A接收，而第一多工器151B及第二多工器152B的輸出由第三多工器153B接收。第三多工器153A提供記憶體輸出Q[256/N-1:0]，且第三多工器153B提供記憶體輸出Q[512/N-1:256/N]。
繼續以上開始的實例，如果N=4，則第一多工器151A提供輸出Q1[63:0]，第二多工器152A提供輸出Q2[63:0]，第一多工器151B提供輸出Q1[127:64]，且第二多工器152B提供輸出Q2[127:64]。第三多工器153A提供記憶體輸出Q[63:0]，且第三多工器153B提供記憶體輸出Q[127:64]。為易於說明，圖6中示出從輸出Q1[127:64]及Q2[127:64]到第三多工器153B的一些示例性連接。
如圖6所示，作為2到1多工器的第三多工器153A、153B接收來自第一多工器151A、151B及第二多工器152A、152B的輸出。形成在裝置基板的一個層中的垂直導體162a直接從第一多工器151B中的一者延伸以將輸出Q1連接到第三多工器153B中的一者，而第二多工器152B中的一者的輸出Q2是通過形成在裝置基板的不同金屬層中的導體（包括水平導體160a）連接到第三多工器153B的輸入。類似地，另一垂直導體162b可形成在裝置基板的與垂直導體162a相同的層中，另一垂直導體162b直接從第二多工器152B中的一者延伸以將另一輸出Q2連接到另一第三多工器153B。第一多工器151B中的一者的另一輸出Q1通過另一水平導體160b連接到另一第三多工器153B的輸入，另一水平導體160b可形成在裝置基板的與水平導體160a相同的金屬層中。
圖7是示出根據一些公開的實施例的操作記憶體裝置的方法250的流程圖。參照圖7以及圖1及圖3，在操作252處，提供記憶體陣列110，記憶體陣列110具有以矩陣排列的多個記憶體單元130，所述矩陣包括多個行132及多個列134。在操作254處，回應於第一記憶體位址，啟動耦合到記憶體單元陣列110的第一行132的第一多個記憶體單元110A的第一字元線WL。在操作256處，回應於第二記憶體位址，啟動耦合到記憶體單元陣列110的第一行132的第二多個記憶體單元110B的第二字元線、或飛字元線FWL。換句話說，根據由控制器140接收到的位址，字元線驅動器120啟動字元線WL或飛字元線FWL，字元線WL或飛字元線FWL二者都連接到相同的行132以選擇性地啟動記憶體陣列110的第一部分110A或第二部分110B中的記憶體單元130。
在操作258處，響應於第一記憶體位址，將來自所述第一多個記憶體單元110A的第一資料信號輸出到第一多工器151。在操作260處，響應於第二記憶體位址，將來自所述第二多個記憶體單元110B的第二資料信號輸出到第二多工器152。換句話說，啟動字元線WL或飛字元線FWL以基於所接收的位址將來自相應的位元線對136A、136B上的記憶體單元130的資料信號輸出到第一多工器151或第二多工器152。在操作262處，將來自第一多工器151的第一資料信號及來自第二多工器152的第二資料信號輸出到第三多工器153，在操作264處，第三多工器153回應於第一記憶體位址及第二記憶體位址輸出第一所接收資料信號或第二所接收資料信號中的一者。
因此，根據實施例，提供一種通過定址虛擬讀取情形來降低功耗的記憶體裝置。所述記憶體裝置包括以具有多個行及多個列的陣列排列的多個記憶體單元。第一字元線連接到所述陣列的第一行的第一多個所述記憶體單元，且第二字元線連接到所述陣列的所述第一行的第二多個所述記憶體單元。於一些實施例中，所述多個記憶體單元被排列在基板中或基板上，且所述第一字元線形成在所述基板的第一層中且所述第二字元線形成在所述基板的第二層中。於一些實施例中，所述第一多個記憶體單元中的記憶體單元的數目等於所述第二多個記憶體單元中的記憶體單元的數目。於一些實施例中，所述第一字元線比所述第二字元線短。於一些實施例中，所述第一字元線及所述第二字元線中的僅一者是在給定時間啟動。於一些實施例中，記憶體裝置還包括控制器，所述控制器耦合到所述第一字元線及所述第二字元線，且被配置成回應於所接收到的記憶體位址而啟動所述第一字元線及所述第二字元線中的一者。於一些實施例中，記憶體裝置還包括包括位元線的所述記憶體單元中的每一者，第一多工器，耦合到所述第一多個記憶體單元的所述位元線，第二多工器，耦合到所述第二多個記憶體單元的所述位元線，以及第三多工器，耦合到所述第一多工器及所述第二多工器。於一些實施例中，記憶體裝置還包括第一導體，將所述第一多工器的輸出連接到所述第三多工器的第一輸入；第二導體，將所述第二多工器的輸出連接到所述第三多工器的第二輸入；其中所述第一導體及所述第二導體在所述基板的單獨的層中。於一些實施例中，所述第三多工器被配置成回應於所述所接收到的記憶體單元位址而接收僅來自第一多工器的輸出。於一些實施例中，所述第三多工器被配置成回應於所述所接收到的記憶體單元位址接收僅來自第一多個位元線的輸出。於一些實施例中，所述記憶體裝置包括動態隨機存取記憶體裝置。於一些實施例中，所述第一多個記憶體單元各自包括耦合到所述第一字元線的存取電晶體，且其中所述第二多個記憶體單元各自包括耦合到所述第二字元線的存取電晶體。
根據其他公開的實例，一種記憶體控制系統包括被配置成接收記憶體位址的控制器。第一字元線耦合到所述控制器且被配置成啟動記憶體單元陣列的第一行的第一多個記憶體單元，並且第二字元線耦合到所述控制器且被配置成啟動所述記憶體單元陣列的所述第一行的第二多個記憶體單元。第一多工器耦合到所述第一多個記憶體單元的第一記憶體單元的位元線，且第二多工器耦合到所述第二多個記憶體單元的第二記憶體單元的位元線。第三多工器耦合到所述第一多工器及所述第二多工器，且所述控制器被配置成回應於所述記憶體位址而啟動所述第一字元線或所述第二字元線中的一者。於一些實施例中，所述第一字元線形成在基板的第一層中且所述第二字元線形成在所述基板的第二層中。於一些實施例中，記憶體控制系統還包括第一導體，將所述第一多工器的輸出連接到所述第三多工器的第一輸入；以及第二導體，將所述第二多工器的輸出連接到所述第三多工器的第二輸入；其中所述第一導體及所述第二導體在所述基板的單獨的層中。於一些實施例中，所述第一導體平行於所述位元線而直接從所述第一多工器延伸到所述第三多工器的所述第一輸入；以及所述第二導體包括平行於所述位元線延伸的第一區段、及平行於所述字元線延伸的第二區段。於一些實施例中，記憶體控制系統還包括多個所述第一多工器，耦合到所述第一多個記憶體單元的預先選擇的位元線；多個所述第二多工器，耦合到所述第二多個記憶體單元的預先選擇的位元線；多個所述第三多工器，其中所述第三多工器中的每一者的所述第一輸入耦合到所述第一多工器中的一者且所述第三多工器中的每一者的所述第二輸入耦合到所述第二多工器中的一者；多個所述第一導體，將所述第一多工器中的相應一個第一多工器的所述輸出連接到所述第三多工器中的相應一個第三多工器的所述第一輸入，其中所述第一導體中的每一者平行於所述位元線延伸；以及多個所述第二導體，將所述第二多工器中的相應一個第二多工器的所述輸出連接到所述第三多工器中的所述相應一個第三多工器的所述第二輸入，其中所述第二導體中的每一者包括平行於所述位元線延伸的所述第一區段及平行於所述字元線延伸的所述第二區段，且其中所述第二導體的所述第二部分中的每一者的長度大致相同。於一些實施例中，所述控制器被配置成響應於所述記憶體位址而將來自所述第一多工器或所述第二多工器中的僅一者的信號輸出到所述第三多工器。於一些實施例中，所述第三多工器是2到1多工器。
根據再一些實例，一種方法包括提供帶有多個記憶體的記憶體陣列。回應於第一記憶體位址而啟動第一字元線，所述第一字元線耦合到所述記憶體單元陣列的第一行的第一多個所述記憶體單元。回應於第二記憶體位址而啟動第二字元線，所述第二字元線耦合到所述記憶體單元陣列的所述第一行的第二多個所述記憶體單元。回應於所述第一記憶體位址而將來自所述第一多個記憶體單元的第一資料信號輸出到第一多工器，且回應於所述第二記憶體位址而將來自所述第二多個記憶體單元的第二資料信號輸出到第二多工器。將所述第一資料信號及所述第二資料信號輸出到第三多工器，且回應於所述第一記憶體位址及所述第二記憶體位址而將所述第一資料信號或所述第二資料信號中的一者從所述第三多工器輸出。於一些實施例中，所述第一字元線及所述第二字元線中的僅一者是在給定時間啟動。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開內容的各個方面。所屬領域中的技術人員應知，其可容易地使用本公開內容作為設計或修改其他工藝及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開內容的精神及範圍，而且他們可在不背離本公開內容的精神及範圍的條件下對其作出各種改變、代替、及變更。
100、200‧‧‧記憶體裝置
110‧‧‧記憶體陣列
110A‧‧‧第一部分/第一多個記憶體單元
110B‧‧‧第二部分/第二多個記憶體單元
111、112、113、114‧‧‧子陣列
111A、112A、113A、114A‧‧‧第一部分
111B、112B、113B、114B‧‧‧第二部分
120、120A、120B‧‧‧字元線驅動器
130‧‧‧記憶體單元
132‧‧‧行
134、134A、134B、134n‧‧‧列
136、136A、136B‧‧‧位元線/位元線對
140‧‧‧控制器
142‧‧‧層
150‧‧‧多工器
151、151A、151B‧‧‧第一多工器
152、152A、152B‧‧‧第二多工器
153、153A、153B、153a、153b、153c、153d、153e、153f、153g、153h、153i、153j、153k、153l‧‧‧第三多工器
160、160a、160b‧‧‧水平導體
162、162a、162b‧‧‧垂直導體
250‧‧‧記憶體裝置的方法
252、254、256、258、260、262、264‧‧‧操作
ADDR‧‧‧記憶體位址
BL、BL＜0＞、BL＜1＞、BL＜n＞‧‧‧位元線
BLB、BLB＜0＞、BLB＜1＞、BLB＜n＞‧‧‧互補位元線
FWL‧‧‧飛字元線
M1、M2、M3、M4‧‧‧電晶體/金屬層
M5、M6‧‧‧通道閘電晶體
Q、Q[0:11]、Q[63:0]、Q[127:64]、Q[256/N-1:0]、Q[512/N-1:256/N]、Q1、Q1[0]、Q1[1]、Q1[2]、Q1[3]、Q1[4]、Q1[5]、Q1[63:0]、Q1[127:64]、Q1[256/N-1:0]、Q1[512/N-1:256/N]、Q2、Q2[6]、Q2[7]、Q2[8]、Q2[9]、Q2[10]、Q2[11]、Q2[63:0]、Q2[127:64]、Q2[256/N-1:0]、Q2[512/N-1:256/N]‧‧‧輸出
WL‧‧‧字元線
VDD‧‧‧電源
Via_0、Via_1、Via_2、Via_3‧‧‧通孔層級
VSS‧‧‧參考電壓
圖1是根據一些實施例的示例性記憶體裝置的方塊圖。
圖2是在圖1的實施例中所使用的SRAM記憶體單元的實例的電路圖。
圖3是示出圖1的記憶體裝置的其他方面的實例的方塊圖。
圖4是示出根據一些實施例的記憶體裝置的各種層的實例的方塊圖。
圖5是示出圖1及圖3的記憶體裝置的其他方面的實例的方塊圖。
圖6是根據一些實施例的另一示例性記憶體裝置的方塊圖。
圖7是示出根據一些實施例的方法的實例的流程圖。

Claims (1)

  1. 一種記憶體裝置，包括： 多個記憶體單元，以具有多個行及多個列的陣列排列； 第一字元線，連接到所述陣列的第一行的第一多個所述記憶體單元；以及 第二字元線，連接到所述陣列的所述第一行的第二多個所述記憶體單元； 其中所述多個記憶體單元被排列在基板中或基板上，且其中所述第一字元線形成在所述基板的第一層中且所述第二字元線形成在所述基板的第二層中。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847210B2 (en) * 2018-04-09 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with fly word line
US10990471B2 (en) * 2019-05-29 2021-04-27 Bae Systems Information And Electronic Systems Integration Inc. Apparatus and method for reducing radiation induced multiple-bit memory soft errors
US11342915B1 (en) 2021-02-11 2022-05-24 Bae Systems Information And Electronic Systems Integration Inc. Cold spare tolerant radiation hardened generic level shifter circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6738279B1 (en) * 1999-07-06 2004-05-18 Virage Logic Corporation Multi-bank memory with word-line banking, bit-line banking and I/O multiplexing utilizing tilable interconnects
JP4073691B2 (ja) * 2002-03-19 2008-04-09 株式会社ルネサステクノロジ 半導体記憶装置
FR3025649B1 (fr) * 2014-09-09 2016-12-09 Stmicroelectronics Rousset Procede de polarisation d’un plan de source enterre d’une memoire non volatile a grilles de selection verticales
TWI514148B (zh) * 2015-03-16 2015-12-21 Univ Nat Sun Yat Sen 快取記憶體
US10847210B2 (en) * 2018-04-09 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with fly word line

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