JP2017163102A - 半導体記憶装置 - Google Patents

Abstract

【課題】シングルポートのメモリセルを用いながらも、マルチポートのメモリセルとして動作させることができる。【解決手段】半導体記憶装置は、ワード線およびビット線に接続されたシングルポートのメモリセルマクロを、ワード線に沿って２個並べて配置するとともに、ビット線に沿って２個並べて配置した合計４個のメモリセルマクロを有する複合セル領域と、複合セル領域内の４個のメモリセルマクロを用いて作製される１個のマルチポートのメモリセルと、を備える。４個のメモリセルマクロのそれぞれは、複数のトランジスタを有する。マルチポートのメモリセルは、複数のトランジスタのうちの一部のトランジスタを有する。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置に関する。

ＳＲＡＭ（Static Random Access Memory）には、入出力のポートを一つ有するシングルポートタイプと、入出力のポートを二つ有するデュアルポートタイプの２種類がある。
デュアルポートタイプのＳＲＡＭは、シングルポートタイプのＳＲＡＭよりも、トランジスタの数が多いため、回路面積が大きくなり、面積効率がよくない。

半導体集積回路の設計を行う際、予めメモリセル等のマクロを用意しておき、必要に応じて、マクロを選択して半導体基板上に配置する手法が行われる。マクロの開発にも費用やコストが発生するため、少ないマクロを用意して、効率的に設計を行うのが望ましい。

デュアルポートタイプのＳＲＡＭセル（以下、ＤＰセル）のマクロを用意して、このマクロを用いてシングルポートタイプのＳＲＡＭセル（以下、ＳＰセル）を作製することも可能だが、上述したようにＤＰセルは面積効率が悪いため、回路面積を無駄に消費してしまう。逆に、ＳＰセルのマクロを用意して、このマクロを用いてＤＰセルを作製する場合、ＳＰセルは入出力のポートを一つしか持たないため、そのままでは、デュアルポートを実現できない。このため、メモリクロックの１サイクルの間に、２回のメモリアクセスを行うようなタイミング制御を行って、擬似的なデュアルポート動作を行うしかない。この場合、メモリアクセスのタイミング制御が複雑になる。また、メモリクロックは１種類だけであり、デュアルポート動作を非同期に行うことはできない。

特開平１−２１１３９３号公報

本発明の実施形態は、シングルポートのメモリセルを用いながらも、マルチポートのメモリセルとして動作させることが可能な半導体記憶装置を提供するものである。

本実施形態によれば、ワード線およびビット線に接続されたシングルポートのメモリセルマクロを、前記ワード線に沿って２個並べて配置するとともに、前記ビット線に沿って２個並べて配置した合計４個の前記メモリセルマクロを有する複合セル領域と、
前記複合セル領域内の前記４個のメモリセルマクロを用いて作製される１個のマルチポートのメモリセルと、を備え、
前記４個のメモリセルマクロのそれぞれは、複数のトランジスタを有し、
前記マルチポートのメモリセルは、前記複数のトランジスタのうちの一部のトランジスタを有する半導体記憶装置が提供される。

複合セル領域内に１つのＤＰ−ＳＲＡＭセルを作製する場合の第１例のレイアウト図。 ４つのＳＰセルマクロを用いて構成した４つのＳＰ−ＳＲＡＭセルのレイアウト図。 ＳＰ−ＳＲＡＭセルの回路図。 ＳＰ−ＳＲＡＭセルの作製順序を積層順に示すレイアウト図。 図４Ａに続くレイアウト図。 図４Ｂに続くレイアウト図。 複合セル領域に含まれる４つのＳＰセルマクロの向きを説明する図。 複合セル領域に含まれる４つのＳＰセルマクロの向きを説明する図。 複合セル領域内に４つのＳＰ−ＳＲＡＭセルを作製する場合の回路図。 第１例の回路図。 複合セル領域内に１つのＤＰ−ＳＲＡＭセルを作製する場合の第２例のレイアウト図。 第２例の回路図。 複合セル領域内に１つのＤＰ−ＳＲＡＭセルを作製する場合の複合セル領域１の周辺を含めた半導体記憶装置のブロック図。 第１例の図９を一部変更した第３例の回路図。

以下、図面を参照しながら、本発明の一実施形態を説明する。図１はシングルポートタイプのＳＲＡＭセルマクロ（以下、ＳＰセルマクロ）を４つ用いて構成した１つのデュアルポートタイプのＳＲＡＭセル（以下、ＤＰ−ＳＲＡＭセル１０）のレイアウト図を示している。また、図２は４つのＳＰセルマクロを用いて構成した４つのシングルポートタイプのＳＲＡＭセル（以下、ＳＰ−ＳＲＡＭセル１１）のレイアウト図を示している。

後述するように、本実施形態は、４つのＳＰセルマクロを用いて、上層の配線層のみを変えることで、ＤＰ−ＳＲＡＭセル１０またはＳＰ−ＳＲＡＭセル１１を作製できることを特徴としている。

図１および図２の構成を説明する前に、まずは１個のＳＰ−ＳＲＡＭセル１１の構成について説明する。図３はＳＰ−ＳＲＡＭセル１１の回路図である。図３のＳＰ−ＳＲＡＭセル１１は、データを保持する４つのトランジスタＱ１〜Ｑ４からなる保持部と、保持部に対してデータの転送制御を行う２つのトランジスタＱ５，Ｑ６からなる転送部とを有する。

保持部内のトランジスタＱ１，Ｑ２は、電源電圧ノードＶＤＤと接地電圧ノードＶＳＳとの間に縦続接続され、トランジスタＱ３，Ｑ４も、電源電圧ノードＶＤＤと接地電圧ノードＶＳＳとの間に縦続接続されている。トランジスタＱ１，Ｑ２の各ゲートは、トランジスタＱ３，Ｑ４の各ドレインに接続され、トランジスタＱ３，Ｑ４の各ゲートは、トランジスタＱ１，Ｑ２の各ドレインに接続されている。トランジスタＱ１，Ｑ３はＰＭＯＳトランジスタであり、トランジスタＱ２，Ｑ４はＮＭＯＳトランジスタである。

転送部内のトランジスタＱ５，Ｑ６の各ゲートはワード線に接続されている。トランジスタＱ５のソース／ドレインの一方はトランジスタＱ１，Ｑ２の各ドレインに接続され、他方はビット線ＢＬに接続されている。トランジスタＱ６のソース／ドレインの一方はトランジスタＱ３，Ｑ４の各ドレインに接続され、他方はビット線／ＢＬに接続されている。

図３のＳＰ−ＳＲＡＭセル１１は、半導体基板上に配置される拡散層や、その上方に積層される複数の配線層などを用いて作製される。図４Ａ〜図４Ｃは図３のＳＰ−ＳＲＡＭセル１１を作製するのに用いられる配線層等を積層順に示したレイアウト図である。まずは、図４Ａに示すように、アクティブエリアとなる拡散層１２と、その上に不図示の絶縁層を介して配置されるゲート電極層１３とを配置する。

次に、図４Ｂに示すように、ゲート電極層１３の上にＭ１と呼ばれる配線層（以下、Ｍ１配線層１４）を配置し、さらにその上に、Ｍ２と呼ばれる配線層（以下、Ｍ２配線層１５）を配置するとともに、Ｍ１配線層１４とＭ２配線層１５とを接続するコンタクト１７が形成される。図４Ｂでは、図４Ａで配置した拡散層１２とゲート電極層１３は省略している。

次に、図４Ｃに示すように、Ｍ２の配線層の上に、Ｍ３と呼ばれる配線層（以下、Ｍ３配線層１６）を配置する。図４Ｃでは、図４Ｂで配置したＭ１配線層１４を省略している。

本実施形態では、図４ＢのＭ１配線層１４までが作製されたＳＰセルマクロを４つ並べた複合セル領域内に、１個のデュアルポートタイプのＳＲＡＭセル（ＤＰ−ＳＲＡＭセル１０）を作製できるようにしている。ＳＰセルマクロは、予めライブラリとして登録しておくことができる。設計者は、必要に応じてライブラリからＳＰセルマクロを取得して、半導体基板上の任意の場所に任意の数だけ配置することができる。ＳＰセルマクロは、ＳＰ−ＳＲＡＭセル１１を作製する場合にも、ＤＰ−ＳＲＡＭセル１０を作製する場合にも使用される。ＳＰセルマクロは、Ｍ１配線層１４までの層構造を含んでおり、Ｍ１配線層１４より上方の配線層と各配線層間のコンタクト１７、１８を変更するだけで、ＳＰ−ＳＲＡＭセル１１にもＤＰ−ＳＲＡＭセル１０にもなりうる。

図５Ａおよび図５Ｂは複合セル領域１に含まれる４つのＳＰセルマクロ２の向きを説明する図である。図５Ａおよび図５Ｂでは、図４Ａ〜図４Ｄと同じ向きを「Ｆ」と表記している。図５Ａおよび図５Ｂのいずれも、ワード線が延びる行方向に２個、ビット線が延びる列方向に２個の計４個のＳＰセルマクロ２を有する。図５Ａは、左下に配置されるＳＰセルマクロ２の向きを図４Ａ〜図４Ｄの向きに合わせており、このＳＰセルマクロ２を行方向および列方向に折り返して計４個のＳＰセルマクロ２を配置している。図５Ｂは、左下に配置されるＳＰセルマクロ２を、図４Ａ〜図４Ｄを裏返した形状にしており、このＳＰセルマクロ２を行方向および列方向に折り返して計４個のＳＰセルマクロ２を配置している。

本実施形態では、図３のＳＰセルマクロ２を行方向および列方向に２個ずつ並べた複合セル領域１のＭ１配線層１４より上方の配線層を変更することにより、複合セル領域１内のすべてのトランジスタを用いて４個のＳＰ−ＳＲＡＭセル１１を作製するか、複合セル領域１内の一部のトランジスタを用いて１個のＤＰ−ＳＲＡＭセル１０を作製するかを選択できるようにしている。すなわち、本実施形態の複合セル領域１は、Ｍ１配線層１４までは共通の層構造のＳＰセルマクロ２を配置し、Ｍ２配線層１５およびＭ３配線層１６と各配線層間のコンタクト１８を変更することで、複合セル領域１にＳＰ−ＳＲＡＭセル１１またはＤＰ−ＳＲＡＭセル１０を作製可能である。

上述した図２は複合セル領域１内に４つのＳＰ−ＳＲＡＭセル１１を作製する場合のレイアウト図、図６は複合セル領域１内に４つのＳＰ−ＳＲＡＭセル１１を作製する場合の回路図である。図２のレイアウト図は、ＳＰ−ＳＲＡＭセル１１を、図５Ａの配置に合わせて、行方向および列方向に２個ずつ並べたものである。図６に示すように、複合セル領域１内に４つのＳＰ−ＳＲＡＭセル１１を作製する場合は、複合セル領域１内のすべてのトランジスタを使用することになる。これにより、行方向に２つのＳＰ−ＳＲＡＭセル１１が接続され、列方向にも２つのＳＰ−ＳＲＡＭセル１１が接続される。また、第１行目の２つのＳＰ−ＳＲＡＭセル１１にはワード線ＷＬＡが接続され、第２行目の２つのＳＰ−ＳＲＡＭセル１１にはワード線ＷＬＢが接続され、第１列目の２つのＳＰ−ＳＲＡＭセル１１にはビット線対ＢＬＴＡ，ＢＬＣＢが接続され、第２列目の２つのＳＰ−ＳＲＡＭセル１１にはビット線対ＢＬＣＡ，ＢＬＴＢが接続されている。

上述した図１は複合セル領域１内に１つのＤＰ−ＳＲＡＭセル１０を作製する場合の第１例のレイアウト図、図７は第１例の回路図である。第１例では、図１に示すように、図５Ａの配置に合わせて、行方向および列方向にＳＰセルマクロ２を２個ずつ並べて配置した状態で、ＳＰ−ＳＲＡＭセル１１とはＭ２配線層１５およびＭ３配線層１６を相違させて、１つのＤＰ−ＳＲＡＭセル１０を作製している。上述したように、複合セル領域１内にＤＰ−ＳＲＡＭセル１０を作製する場合も、Ｍ１配線層１４までは、図２に示すＳＰ−ＳＲＡＭセル１１と同じであり、共通のＳＰセルマクロ２を使用できる。Ｍ２配線層１５、Ｍ３配線層１６およびコンタクト１７、１８をＳＰ−ＳＲＡＭセル１１とは相違させることで、複合セル領域１内に１つのＤＰ−ＳＲＡＭセル１０を作製できる。

複合セル領域１内に１つのＤＰ−ＳＲＡＭセル１０を作製する場合は、複合セル領域１内の一部のトランジスタのみが使用され、残りのトランジスタはフローティング状態またはオフに設定される。図７では、フローティング状態またはオフに設定されるトランジスタを破線で示し、実線で示したトランジスタのみがＤＰ−ＳＲＡＭセル１０として使用されている。

図７の場合、４つのＳＰセルマクロ２内のそれぞれについて、３個ずつトランジスタを使用して、計１２個のトランジスタを用いてＤＰ−ＳＲＡＭセル１０を構成している。ＤＰ−ＳＲＡＭセル１０の保持部はトランジスタＱ１１〜Ｑ１４およびＱ１５〜Ｑ１８を有し、第１転送部はトランジスタＱ１９とＱ２０を有する。また、第２転送部はトランジスタＱ２１とＱ２２を有する。

保持部は、ワード線ＷＬＡと第１転送部およびワード線ＷＬＢと第２転送部に接続される。第１転送部はビット線対ＢＬＴＡとＢＬＣＡに接続されている。第２転送部は、ビット線対ＢＬＴＢとＢＬＣＢに接続されている。

このように、複合セル領域１内に１つのＤＰ−ＳＲＡＭセル１０を作製する場合は、複合セル領域１内の全トランジスタを使用するわけではないが、ＳＰセルマクロ２をそのまま使用して、ＳＰ−ＳＲＡＭセル１１とはＭ２配線層１５、Ｍ３配線層１６およびコンタクト１７、１８のみを相違させることで、ＤＰ−ＳＲＡＭセル１０を作製することができる。これにより、ＳＰセルマクロ２を用いて、ＳＰ−ＳＲＡＭセル１１とＤＰ−ＳＲＡＭセル１０のいずれでも作製可能となる。

図８は複合セル領域１内に１つのＤＰ−ＳＲＡＭセル１０を作製する場合の第２例のレイアウト図、図９は第２例の回路図である。第２例では、図８に示すように、図５Ｂの配置に合わせて、行方向および列方向にＳＰセルマクロ２を２個ずつ並べて配置した状態で、ＳＰ−ＳＲＡＭセル１１とはＭ２配線層１５、Ｍ３配線層１６およびコンタクト１７、１８を相違させて、１つのＤＰ−ＳＲＡＭセル１０を作製している。

図９を図７と比較すればわかるように、複合セル領域１内に作製されるＤＰ−ＳＲＡＭセル１０の各トランジスタは、第１例と第２例では一部異なっている。第２例の保持部は、トランジスタＱ１２とＱ１４およびＱ１６とＱ１８の他に、トランジスタＱ２３とＱ２４およびＱ２５とＱ２６を有する。第１転送部と第２転送部は図９と同様である。

このように、複合セル領域１内に配置される４つのＳＰセルマクロ２の配置方向が変わると、ＤＰ−ＳＲＡＭセル１０として使用されるトランジスタの種類も一部変更になるが、Ｍ１配線層１４までは共通で、Ｍ２配線層１５、Ｍ３配線層１６およびコンタクト１７、１８を変更することで、ＤＰ−ＳＲＡＭセル１０を作製できることは、図１および図７の第１例も図８および図９の第２例でも同じである。

図１０は複合セル領域１内に１つのＤＰ−ＳＲＡＭセル１０を作製する場合の複合セル領域１の周辺を含めた半導体記憶装置２０のブロック図である。図７および図９に示したように、複合セル領域１内に１つのＤＰ−ＳＲＡＭセル１０を作製する場合は、複合セル領域１に２本のワード線ＷＬＡ、ＷＬＢと、２つのビット線対（ＢＬＴＡ、ＢＬＣＡ）、（ＢＬＴＢ、ＢＬＣＢ）が接続されることになる。よって、複合セル領域１周辺には、ワード線ＷＬＡを駆動するロウデコーダ３ａと、ワード線ＷＬＢを駆動するロウデコーダ３ｂと、ビット線ＢＬＴＡに書込みデータを供給するビット線ドライバ（Ｗ／Ａ）４ａと、ＤＰ−ＳＲＡＭセル１０からビット線ＢＬＴＡに読み出されたデータをセンスするセンスアンプ（Ｓ／Ａ）５ａと、ビット線ドライバ４ａおよびセンスアンプ５ａを制御する制御部６ａと、ビット線ＢＬＴＢに書込みデータを供給するビット線ドライバ（Ｗ／Ａ）４ｂと、ＤＰ−ＳＲＡＭセル１０からビット線ＢＬＴＢに読み出されたデータをセンスするセンスアンプ（Ｓ／Ａ）５ｂと、ビット線ドライバ４ｂおよびセンスアンプ５ｂを制御する制御部６ｂとが設けられている。

図１０では、一つのＤＰ−ＳＲＡＭセル１０のみを図示しているが、実際の半導体記憶装置２０には、複数のＤＰ−ＳＲＡＭセル１０を有するＳＲＡＭセルアレイが設けられている。ＳＲＡＭセルアレイ内の各ＤＰ−ＳＲＡＭセル１０は、図１０と同様に、ロウデコーダ３ａ，３ｂ等の周辺回路に接続されている。

図７の第１例と図９の第２例では、複合セル領域１内の一部のトランジスタ以外のトランジスタは、フローティング状態またはオフに設定されており、ＤＰ−ＳＲＡＭセル１０の動作には関与していない。フローティング状態またはオフのトランジスタは電流を消費しないため、消費電力が増えることはないが、これらトランジスタのうち、少なくとも一部のトランジスタのゲートやソース等を予め設定した電圧にして、ＤＰ−ＳＲＡＭセル１０の電気的特性の向上に寄与させてもよい。

図１１は第１例の図７を一部変更した第３例の回路図である。図１１では、図７ではフローティングまたはオフであったトランジスタのうち、トランジスタＱ３１〜Ｑ３８をワード線ＷＬＡ、ＷＬＢの電位によりオン／オフさせるか、あるいは保持データの論理に応じてオン／オフさせる。例えば、トランジスタＱ３１〜Ｑ３４の各ソースは接地電圧に設定されている。また、トランジスタＱ３５，Ｑ３６のゲートはワード線ＷＬＢに接続されている。トランジスタＱ３１〜Ｑ３４のソースを接地電圧に設定することで、保持部へのデータ書き込みを高速化させることができる。また、トランジスタＱ３５〜Ｑ３８のゲートをワード線ＷＬＡまたはＷＬＢに接続することで、第１転送部および第２転送部の動作を高速化できる。例えば、ワード線ＷＬＡがハイのときには、トランジスタＱ３７、Ｑ３８がオンするとともに、保持データの変化時にトランジスタＱ３３、Ｑ３４がオンして接地電圧ノードに電流が流れ、ワード線ＷＬＢがハイのときには、トランジスタＱ３１、Ｑ３２がオンするとともに、保持データの変化時に接地電圧ノードに電流が流れて、保持部へのデータ書き込みを高速化できるとともに、第１転送部および第２転送部の動作を高速化できる。よって、ＤＰ−ＳＲＡＭセル１０に対する書込みおよび読み出し動作を迅速化することができる。

本実施形態による半導体記憶装置は、共通の半導体基板上に、ＳＰ−ＳＲＡＭセル１１とＤＰ−ＳＲＡＭセル１０とを混在させて配置することができる。この場合、半導体基板上のＳＰ−ＳＲＡＭセル領域とＤＰ−ＳＲＡＭセル領域に、予め任意の数の複合セル領域１を配置しておく。そして、複合セル領域１内に、Ｍ１配線層１４までが共通の層構造のＳＰセルマクロ２を配置し、その上方の配線層とコンタクト１７、１８を部分的に変更することで、ＳＰ−ＳＲＡＭセル領域内に任意の数のＳＰ−ＳＲＡＭセル１１を作製するとともに、ＤＰ−ＳＲＡＭセル領域内に任意の数のＤＰ−ＳＲＡＭセル１０を作製することができる。

このように、本実施形態では、複合セル領域内に４個のＳＰセルマクロ２を配置し、Ｍ１配線層１４より上方の配線層とコンタクト１７、１８を変更することにより、複合セル領域内に４つのＳＰ−ＳＲＡＭセル１１または１つのＤＰ−ＳＲＡＭセル１０を作製することができる。これにより、面積効率のよいＳＰセルマクロを使用しつつ、必要に応じてＤＰ−ＳＲＡＭセル１０を作製できる。これにより、面積効率の悪いＤＰ−ＳＲＡＭセル１０用の専用のマクロを用意する必要がなくなる。すなわち、ＳＰ−ＳＲＡＭセル１１マクロを用いることで、ＳＰ−ＳＲＡＭセル１１とＤＰ−ＳＲＡＭセル１０のいずれも作製できるため、面積効率のよいＳＰセルマクロの使用頻度を向上でき、ＳＲＡＭの占有面積を削減できる。

特に本実施形態によれば、Ｍ１配線層１４より上方の配線層を変更するだけで、ＳＰ−ＳＲＡＭセル１１とＤＰ−ＳＲＡＭセル１０のいずれも作製できるため、異なるタイプのＳＲＡＭセルを混在させることが容易になる。

上述した実施形態では、複合セル領域内にＤＰ−ＳＲＡＭセル１０を作製する例を示したが、ワード線の本数を増やすことで、３つ以上のポートを有するマルチポートのＳＲＡＭセルを作製することもできる。よって、本実施形態は、Ｍ１配線層１４よりも上方の配線層とコンタクト１７、１８を変更することで、複合セル領域内にシングルポートのＳＲＡＭセル、またはマルチポートのＳＲＡＭセルを作製するかを選択的に作製できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 複合セル領域、２ ＳＰセルマクロ、１０ ＤＰ−ＳＲＡＭセル、１１ ＳＰ−ＳＲＡＭセル、１２ 拡散層、１３ ゲート電極層、１４ Ｍ１配線層、１５ Ｍ２配線層、１６ Ｍ３配線層、１７、１８ コンタクト

Claims (8)

1. ワード線およびビット線に接続されたシングルポートのメモリセルマクロを、前記ワード線に沿って２個並べて配置するとともに、前記ビット線に沿って２個並べて配置した合計４個の前記メモリセルマクロを有する複合セル領域と、を備え、
   前記複合セル領域内の前記４個のメモリセルマクロを用いて１個のマルチポートのメモリセルが作製され、
   前記４個のメモリセルマクロのそれぞれは、複数のトランジスタを有し、
   前記マルチポートのメモリセルは、前記４個のメモリセルマクロのそれぞれにおいて前記複数のトランジスタのうちの一部のトランジスタを使用する半導体記憶装置。
2. ワード線およびビット線に接続されたシングルポートのメモリセルマクロを、前記ワード線に沿って２個並べて配置するとともに、前記ビット線に沿って２個並べて配置した合計４個の前記メモリセルマクロを有する複合セル領域と、
   前記複合セル領域内の配線を行う積層された複数の配線層および複数のコンタクトと、を備え、
   前記４個のメモリセルマクロのそれぞれは、複数のトランジスタを有し、
   前記複合セル領域は、前記複数の配線層および前記複数のコンタクトのうち、少なくとも最下位の配線層またはコンタクトを除いた一部の配線層または一部のコンタクトの変更により、前記４個のメモリセルマクロ内のすべてのトランジスタを用いて構成される４個のシングルポートのメモリセル、または前記４個のメモリセルマクロ内の一部のトランジスタを用いて構成される１個のマルチポートのメモリセルを選択的に有する半導体記憶装置。
3. 半導体基板と、
   前記半導体基板上に配置される複数の前記複合セル領域を有するメモリセルアレイと、を備え、
   前記複数の複合セル領域のそれぞれは、前記一部の配線層または前記一部のコンタクトの形状の変更により、前記４個のシングルポートのメモリセル、または前記１個のマルチポートのメモリセルを選択的に有する請求項１に記載の半導体記憶装置。
4. 前記複数の配線層および前記複数のコンタクトは、前記複数のトランジスタのゲート電極層よりも上方に配置される複数の金属配線層および複数のコンタクトを有し、
   前記複合セル領域は、前記複数の金属配線層および前記複数のコンタクトのうち、最下位から数えて２層目以上の金属配線層またはコンタクトの形状の変更により、前記４個のシングルポートのメモリセル、または前記１個のマルチポートのメモリセルを選択的に有する請求項２または３に記載の半導体記憶装置。
5. 前記複合セル領域内の前記１個のマルチポートのメモリセルは、前記４個のメモリセルマクロ内の２本の前記ワード線と２本の前記ビット線とに接続された１個のデュアルポートのメモリセルである請求項１乃至４のいずれか１項に記載の半導体記憶装置。
6. 前記複合セル領域内の前記１個のマルチポートのメモリセルに用いられる前記一部のトランジスタ以外のトランジスタは、オフまたはフローティング状態に設定される請求項１乃至５のいずれか１項に記載の半導体記憶装置。
7. 前記複合セル内の前記１個のマルチポートのメモリセルに用いられる前記一部のトランジスタ以外のトランジスタの少なくとも一部は、ワード線の電位によりオンまたはオフに切り替えられるか、前記１個のマルチポートのメモリセルのデータが変化する際に接地電圧ノードに電流を流す請求項１乃至５のいずれか１項に記載の半導体記憶装置。
8. 前記メモリセルは、ＳＲＡＭ（Static Random Access Memory）セルである請求項１乃至７のいずれか１項に記載の半導体記憶装置。

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