JP2008536250A - Ｙ−ｍｕｘ分割方法 - Google Patents

Abstract

ページ部分（２１０，２５０）に編成されたメモリにおけるマルチプレクサ回路は、複数のページ部分グローバルビット線（２１４，２５４）をセンスアンプ（２０１）の入力に接続するように構成された複数のビット選択マルチプレクサ（２１６，２５６）を有する。データバイトに編成された複数のカラムアドレス線は各ページ部分を含む。複数のカラムマルチプレクサ（２１２，２５２）は、データバイトを含むアドレス線の各々がページ部分グローバルビット線（２１４，２５４）の一方に接続されるように、データバイトをページ部分グローバルビット線（２１４，２５４）に接続する。

Description

本発明は半導体集積回路装置に関し、特に複数のカラムデコーダ接続を組込んだメモリ回路に関する。

図１において、先行技術のビット選択回路は、それぞれ８ビットに編成された複数のアドレスバイトを含む。半導体メモリチップは、通常メモリアレイを行と列とに編成する。メモリアレイ素子の各行は、一般にワード線として知られる接続を共有する。メモリアレイ素子の各列は、一般にビット線（Ｂ７，Ｂ６，…，Ｂ０）として知られる接続を共有する。あるメモリセルにおける１本のワード線とビット線とに固有の交点は、当該セルに読出書込機能を持たせるのに用いられる。一般に、８本のビット線が１バイトとして編成され、メモリアレイ内でデータを処理するのに都合がよいサイズのグループ分けがなされる。

メモリアレイのどのビット線も、パスゲートトランジスタによってアレイ外部の周辺論理回路に接続される。図１は、ビット選択マルチプレクサ（ｍｕｘ）内に含まれる８個のパスゲートトランジスタ（３個のみ図示）を含む。メモリ読出動作の間、同一バイトの８本のビット線を周辺論理回路に接続させる８個のパスゲートは、ｙデコーダ出力信号によってイネーブルにされる（たとえばデコーダ信号Ｙ０はＢＹＴＥ０をイネーブルにする）。次の８ビットのデータが読出されると、隣接するバイトの８本のビット線を接続する８個のパスゲートが、別のｙデコーダ信号によってイネーブルにされる（すなわち、デコーダ信号Ｙ１がＢＹＴＥ１をイネーブルにする）。デコーダ信号（Ｙ０，Ｙ１，…，Ｙ１２７）に接続されたパスゲートトランジスタは、総称してｙマルチプレクサまたはｙ−ｍｕｘとして知られる。

ｙ−ｍｕｘによって送られるビット線信号は、ビット選択マルチプレクサに送られる前に編成された形で接続される。ｂｙｔｅ０からｂｙｔｅ１２７のビットＢ０はすべて、グローバルビット線ＧＢＬ０に接続される。同様に、ｂｙｔｅ０からｂｙｔｅ１２７のビットＢ１はすべて、グローバルビット線ＧＢＬ１に接続される。残りのビット線によって類似の接続が繰返される。ビット選択マルチプレクサは検出中１度に１本のグローバルビット線を選択し、選択されたビット線をセンスアンプＳＡに接続する。

しかし、先行技術のビット選択マルチプレクサは、メモリサイズが大きくなるほど欠陥がある。具体的には、メモリページにおけるバイト数（メモリページサイズとも称する）が増加するほど、グローバルビット線に接続されるパスゲート数が増加する。これによりグローバルビット線への電気負荷が増大することから、センスアンプＳＡの検出速度が遅くなる。したがって、ビット線への電気負荷を増大させることなくメモリページにおけるバイト数を継続的に増加させ、それによってセンスアンプの検出速度を維持する方法が必要である。

発明の概要
本発明は、メモリアレイを部分に、例示的な実施の形態においては下位のページ部分と上位のページ部分とに、分割する。各メモリページはメモリバイトの総数の半分をアドレス指定し、それによってメモリページ内のグローバルビット線の長さを縮小させる。下位
および上位のメモリページについては、互いに別個のメモリページマルチプレクサを採用する。各マルチプレクサは共通のセンスアンプに接続される。

動作に際して、各ページ部分について１つのビット選択ｍｕｘが存在する。たとえば、下位のビット選択ｍｕｘまたは上位のビット選択ｍｕｘのいずれか一方のみが、所与の時間に１本のビット線を選択しセンスアンプに接続するよう動作する。このように動作し、所与のいずれの時間においても、１つのマルチプレクサのみが１つのビット線信号を接続させるようにすることによって、下位のメモリページに関連する読出動作が上位のメモリページに関連する読出動作を妨げることはない。当業者は、ページが２つの部分に分割されている場合、下位および上位のグローバルビット線が図１の先行技術におけるグローバルビット線の半分程度の長さであることを認識するであろう。したがって、グローバルビット線は先行技術のグローバルビット線の半分程度の電気負荷を呈する。本発明による、グローバルビット線の長さの縮小と負荷の減少とに応じて動作が高速化する。

発明の詳細な説明
図２を参照し、ビット選択回路２００の例示的な実施の形態は、下位のメモリページ部分２１０と上位のメモリページ部分２５０とを備える。下位のページｙ−ｍｕｘ部分２１２は、下位のメモリページ部分２１０のアドレスバイトＢＹＴＥ０からＢＹＴＥ６３を含み、合計６４バイトがアドレス指定されている。上位のページｙ−ｍｕｘ部分２５２は、上位のメモリページ部分２５０のアドレスバイトＢＹＴＥ６４からＢＹＴＥ１２７を含み、上位のページにおいては合計６４アドレスバイト、下位および上位のメモリページを合せて考えると合計１２８アドレスバイトを供する。アドレスバイトＢＹＴＥ０からＢＹＴＥ１２７の各々は、８本のビット線Ｂ０からＢ７を含む。当業者は、図２において共通の表記が用いられていることを認識し、さらに、たとえばアドレスＢＹＴＥ０のビット線Ｂ０はアドレスＢＹＴＥ１のビット線Ｂ０とは異なった別個のものであることがわかるであろう。

下位のページｙ−ｍｕｘ部分２１２におけるパスゲートトランジスタは、アドレスバイトＢＹＴＥ０からＢＹＴＥ６３を含むビット線を、下位のグローバルビット線ＬＧＢＬ０からＬＧＢＬ７を含む下位のグローバルビット線グループ２１４に接続する。ＢＹＴＥ０からＢＹＴＥ６３を含むビット線Ｂ０は、下位のグローバルビット線ＬＧＢＬ０に接続される。ＢＹＴＥ０からＢＹＴＥ６３を含むビット線Ｂ１は、下位のグローバルビット線ＬＧＢＬ１に接続される。ＢＹＴＥ０からＢＹＴＥ６３における残りのビット線によって類似の接続が繰返される。

上位のページｙ−ｍｕｘ部分２５２におけるパスゲートトランジスタは、アドレスバイトＢＹＴＥ６３からＢＹＴＥ１２７を含むビット線を、上位のグローバルビット線ＵＧＢＬ０からＵＧＢＬ７を含む上位のグローバルビット線グループ２５４に接続する。

ＢＹＴＥ６４からＢＹＴＥ１２７を含むビット線Ｂ０は、上位のグローバルビット線ＵＧＢＬ０に接続される。ＢＹＴＥ６４からＢＹＴＥ１２７を含むビット線Ｂ１は、上位のグローバルビット線ＵＧＢＬ１に接続される。ＢＹＴＥ６４からＢＹＴＥ１２７における残りのビット線によって類似の接続が繰返される。

下位のグローバルビット線グループ２１４は、下位のビット選択ｍｕｘ２１６によってセンスアンプ２０１に接続される。下位のビット選択ｍｕｘ２１６は、８個のｍｕｘトランジスタからなり、８個の下位のビット選択制御信号のうちの１つが各トランジスタのゲート端子に接続される。下位のグローバルビット線ＬＧＢＬ０は、下位のビット選択制御信号ＬＢＳ０に対応したトランジスタによってセンスアンプ２０１に接続される。下位の
グローバルビット線ＬＧＢＬ１は、下位のビット選択制御信号ＬＢＳ１に対応したトランジスタによってセンスアンプ２０１に接続される。残りの下位のグローバルビット線ＬＧＢＬ２からＬＧＢＬ７は、類似の方法で接続される。

上位のグローバルビット線グループ２５４は、上位のビット選択ｍｕｘ２５６によってセンスアンプ２０１に接続される。上位のビット選択ｍｕｘ２５６は、８個のｍｕｘトランジスタからなり、８個の上位のビット選択制御信号のうちの１つが各トランジスタのゲート端子に接続される。上位のグローバルビット線ＵＧＢＬ０は、上位のビット選択制御信号ＵＢＳ０に対応したトランジスタによってセンスアンプ２０１に接続される。上位のグローバルビット線ＵＧＢＬ１は、上位のビット選択制御信号ＵＢＳ１に対応したトランジスタによってセンスアンプ２０１に接続される。残りの上位のグローバルビット線ＵＧＢＬ２からＵＧＢＬ７は、類似の方法で接続される。

動作に際して、下位のビット選択ｍｕｘ２１６および上位のビット選択ｍｕｘ２５６の一方のみが、所与の時間に一本のビット線を選択しセンスアンプ２０１に接続するよう動作する。所与のいずれの時間においても、１つのマルチプレクサのみが１つのビット線信号を接続させるように動作することによって、下位のメモリページ部分２１０に関連する読出動作が上位のメモリページ部分２５０に関連する読出動作を妨げることはない。

当業者は、上述の下位および上位のグローバルビット線が図１の先行技術におけるグローバルビット線の半分程度の長さであり、したがって先行技術のグローバルビット線の僅か半分程度の電気負荷を呈することを認識するであろう。本発明による、グローバルビット線の長さの縮小と負荷の減少とにより、センスアンプ２０１の動作が高速化する。

上述の明細書において、本発明をその具体的な実施の形態を参照して説明した。しかしながら、添付の請求項に記載の本発明のより広範な精神および範囲から逸脱することなく種々の変形および変更を行なうことができるのは明らかであろう。たとえば例示的な実施形態では、メモリページ分割は、合計１２８バイトがアドレス指定されている上位および下位のメモリページについて示されている。しかしながら、ページサイズが異なる他の実施形態も可能である。より大きなメモリページサイズが求められる場合は、上述の分割方法を繰返すことによってグローバルビット線負荷を一定値に保ち、特定のビット選択ｍｕｘに対応するバイト数を制限することができる。さらに、負荷の影響を一層減少させるために、８よりもさらに少ない数のビットを１つのビット選択ｍｕｘに対応付けることも可能である。８未満の数のバイトを各ビット選択ｍｕｘに対応付けることは、センスアンプのさらなる高速化が必要な場合に望ましいであろう。したがって明細書および図面は、限定的な意味ではなく例示的な意味で考慮されるべきである。

先行技術において知られているビット選択回路の概略図である。 本発明の例示的な実施形態によるビット選択回路の概略図である。

Claims (7)

1. 電子回路であって、
   行と列とに編成されたメモリセルアレイを有するメモリ回路を備え、前記メモリ回路は、センスアンプ入力およびセンスアンプ出力を有するセンスアンプと、第１のビット選択マルチプレクサと、第２のビット選択マルチプレクサとをさらに含み、前記第１のビット選択マルチプレクサおよび第２のビット選択マルチプレクサは複数の第１ページグローバルビット線および複数の第２ページグローバルビット線のいずれか一方を前記センスアンプ入力に接続するように構成され、
   複数の第１ページデータバイトロケーションにアクセスすることができるように編成された複数の第１ページビットアドレス線をさらに備え、前記複数の第１ページデータバイトロケーションの各々は前記複数の第１ページグローバルビット線と同数の固有の第１ページビットアドレス線を有し、
   複数の第２ページデータバイトロケーションにアクセスすることができるように編成された複数の第２ページビットアドレス線をさらに備え、前記複数の第２ページデータバイトロケーションの各々は前記複数の第２ページグローバルビット線と同数の固有の第２ページビットアドレス線を有し、
   前記複数の第１ページデータバイトロケーションのうちの１つを含む前記複数の第１ページビットアドレス線の各々が前記複数の第１ページグローバルビット線のうちの１つに接続されるように、前記複数の第１ページデータバイトロケーションのうちの当該１つを前記複数の第１ページグローバルビット線のうちの１つに接続するように構成された第１のページカラムマルチプレクサと、
   前記複数の第２ページデータバイトロケーションのうちの１つを含む前記複数の第２ページビットアドレス線の各々が前記複数の第２ページグローバルビット線のうちの１つに接続されるように、前記複数の第２ページデータバイトロケーションのうちの当該１つを前記複数の第２ページグローバルビット線のうちの１つに接続するように構成された第２のページカラムマルチプレクサとをさらに備える、電子回路。
2. 前記複数の第１ページデータグローバルビット線は８本の第１ページグローバルビット線であり、前記複数の第２ページデータグローバルビット線は８本の第２ページグローバルビット線であり、
   前記複数の第１ページデータバイトロケーションは６４個の第１ページデータバイトロケーションであり、前記複数の第２ページデータバイトロケーションは６４個の第２ページデータバイトロケーションである、請求項１に記載の電子回路。
3. 前記第１のビット選択マルチプレクサおよび前記第２のビット選択マルチプレクサは、ＮＭＯＳトランジスタをさらに含み、
   前記第１のページカラムマルチプレクサおよび前記第２のページカラムマルチプレクサは、ＮＭＯＳトランジスタをさらに含む、請求項１に記載の電子回路。
4. マルチプレクサ回路を分割し動作させるための方法であって、
   メモリアレイを複数のページ部分にさらに分割するステップを備え、複数のページ部分の各々はデータバイトロケーションにアクセスするために編成された複数のカラムビット線を有し、
   固有のカラムビット線マルチプレクサと、固有のビット選択マルチプレクサと、１組の固有のメモリページグローバルビット線とを各メモリページ部分に設けるステップと、
   前記カラムビット線マルチプレクサを用いて、少なくとも１つのメモリページ部分の特定のデータバイトロケーションを前記メモリページグローバルビット線に接続し、前記ビット選択マルチプレクサのうちの多くて１つをイネーブルにして、多くて１本のメモリページグローバルビット線をセンスアンプ入力に接続することにより、メモリを読出すステ
   ップとをさらに備える、方法。
5. 電子回路であって、
   行と列とに編成されたメモリセルアレイを有するメモリ回路を備え、前記列はページ部分にさらに編成され、前記メモリ回路は、センスアンプ入力およびセンスアンプ出力を有するセンスアンプと、複数のビット選択マルチプレクサとをさらに含み、複数のビット選択マルチプレクサは、複数のページ部分グローバルビット線のうちの１つを前記センスアンプ入力に接続するように構成され、
   各ページ部分を含む複数のカラムアドレス線をさらに備え、前記複数のカラムアドレス線は複数のページ部分データバイトロケーションにアクセスすることができるように編成され、前記複数のページ部分データバイトロケーションの各々は、前記複数のページ部分グローバルビット線と同数の固有のカラムアドレス線を有し、
   前記複数のページ部分データバイトロケーションのうちの１つを含む前記複数のカラムアドレス線の各々が前記複数のページ部分グローバルビット線のうちの１つに接続されるように、前記複数のページ部分データバイトロケーションのうちの当該１つを前記複数のページ部分グローバルビット線のうちの１つに接続するように構成された複数のカラムマルチプレクサをさらに備える、電子回路。
6. 前記複数のページ部分は下位のメモリページと上位のメモリページとを含み、
   前記複数のビット選択マルチプレクサは下位のビット選択マルチプレクサと上位のビット選択マルチプレクサとを含み、
   前記ページ部分データバイトロケーションは８本のカラムアドレス線を含み、
   前記複数のカラムマルチプレクサは下位のページカラムマルチプレクサと上位のページカラムマルチプレクサとを含み、
   前記ページ部分グローバルビット線は下位のグローバルビット線と上位のグローバルビット線とを含む、請求項５に記載の電子回路。
7. 装置であって、
   行と列とに編成され、２値データを保存するための記憶手段と、
   入力信号を受け、出力信号を出力するための増幅手段と、
   複数の第１ページグローバルビット線信号のうちの１つと、複数の第２ページグローバルビット線信号のうちの１つとを、前記増幅手段への入力信号として選択するための第１ビット選択手段および第２ビット選択手段と、
   複数の第１ページバイトロケーションのうちの１つを選択するための第１ページバイトアドレス指定手段とを備え、前記複数の第１ページバイトロケーションは、前記複数の第１ページグローバルビット線と同数の固有の第１ページビットカラム信号を伝え、
   複数の第２ページバイトロケーションのうちの１つを選択するための第２ページバイトアドレス指定手段をさらに備え、前記複数の第２ページバイトロケーションは、前記複数の第２ページグローバルビット線と同数の固有の第２ページビットカラム信号を伝え、
   前記固有の第１ページカラム信号の各々が前記複数の第１ページグローバルビット線信号のうちの１つに接続されるように、前記複数の第１ページバイトロケーションのうちの１つを前記複数の第１ページグローバルビット線信号に接続するための第１ページカラムマルチプレクサ手段と、
   前記固有の第２ページカラム信号の各々が前記複数の第２ページグローバルビット線信号のうちの１つに接続されるように、前記複数の第２ページバイトロケーションのうちの１つを前記複数の第２ページグローバルビット線信号に接続するための第２ページカラムマルチプレクサ手段とをさらに備える、装置。

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