CN116050344B - 一种车规芯片 - Google Patents

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Abstract

本发明公开了一种车规芯片。所述车规芯片包括：至少一个地址位和至少一个多路复用器组；地址位中包括至少一个比特位，且各地址位中的各比特位的数量相同；多路复用器组的数量与同一地址位中的比特位的数量相同；各多路复用器组分别与不同地址位中的相同比特位连接。本发明实施例解决了车规芯片绕线拥塞问题，提高了车规芯片的可靠性。

Description

一种车规芯片
技术领域
本发明涉及芯片设计技术领域，尤其涉及一种车规芯片。
背景技术
在芯片设计中，车规级是适用于汽车电子元件的规格标准等级之一。车规级芯片是应用到汽车中的芯片，不同于其他类芯片，该类芯片对可靠性的要求较高，例如，对工作温度范围、工作稳定性和不良率等都具有较高的要求。
在一般的芯片设计中，传统的设计方法一般会使用RTL（Register TransferLevel，寄存器传输级别抽象设计语言）直接进行逻辑描述，然后通过综合工具进行RTL到门级逻辑的实现，最后采用通用的后端工具进行物理实现。但这种传统设计和方法考虑更多的是在满足消费级或者工业级的要求下，尽量降低设计成本和时间成本。
然而，对于车规级芯片而言，传统的设计方法存在诸如绕线拥塞等问题，无法针对车规需求做进一步的加固措施，比如使用双孔连接等。同时，引入了更多潜在的噪音，在后期车规级苛刻的测试下会影响整个芯片的良率。
发明内容
本发明提供了一种车规芯片，以解决车规芯片绕线拥塞问题，提高车规芯片的可靠性。
本发明实施例提供了一种车规芯片，其中，车规芯片包括：至少一个地址位和至少一个多路复用器组；地址位中包括至少一个比特位，且各地址位中的各比特位的数量相同；多路复用器组的数量与同一地址位中的比特位的数量相同；各多路复用器组分别与不同地址位中的相同比特位连接。本发明实施例解决了车规芯片绕线拥塞问题，提高了车规芯片的可靠性。
本发明实施例方案通过设置至少一个地址位和至少一个多路复用器组；地址位中包括至少一个比特位，且各地址位中的各比特位的数量相同；多路复用器组的数量与同一地址位中的比特位的数量相同；各多路复用器组分别与不同地址位中的相同比特位连接。任一多路复用器组中包括至少一个二路复用器组，用于与不同地址位下的部分相同比特位连接，从而避免了使用同一多路复用器连接不同地址位下的全部相同比特位导致绕线堆叠的情况。地址位中的不同比特位设置于相同列，不同地址位中的相同比特位设置于相同行，且各地址位对应的时钟门控设置在地址位的中间位置处，从而确保时钟门控到与各比特位之间的距离适中，不会存在到某一比特位的距离过长的情况。地址位和比特位的位置摆放减少了绕线堆叠的情况发生。本实施例技术方案解决了车规芯片绕线拥塞问题，提高了车规芯片的可靠性。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例提供的一种车规芯片的结构示意图；
图2是根据本发明实施例提供的一种多路复用器组的结构示意图；
图3是根据本发明实施例提供的一种二路复用器组的结构示意图；
图4是根据本发明实施例提供的一种多路复用器组的简化结构示意图；
图5是根据本发明实施例提供的一种地址位、时钟门控和比特位的相对位置示意图。
实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
图1为本发明实施例提供的一种车规芯片的结构示意图，如图1所示，该车规芯片10包括：至少一个地址位11和至少一个多路复用器组12；地址位11中包括至少一个比特位110，且各地址位11中的各比特位110的数量相同；多路复用器组12的数量与同一地址位11中的比特位110的数量相同；各多路复用器组12分别与不同地址位11中的相同比特位110连接。
其中，各多路复用器组12与不同地址位11中的相同比特位110连接，用于对相同比特位110中的数据进行处理。
可选的，图2为本发明实施例提供的一种多路复用器组的结构示意图，如图2所示，多路复用器组12内包括集合多路复用器121和至少一个二路复用器组122；二路复用器组122中包括至少一个二路复用器1221；二路复用器1221之间串行连接；各二路复用器1221分别与不同地址位11中的相同比特位110连接；多路复用器组12中的各二路复用器组122与集合多路复用器121连接。
需要说明的是，现有技术为减少绕线长度，通常采用一多路复用器与不同地址位的相同比特位分别进行连接，从而造成比特位的堆放问题。而每个同一地址的所有比特位的寄存器都会被同一个时钟门控所控制，由于时钟通常需要更宽的绕线宽度和间距，从而造成各时钟门控之间的相互重叠，进而产生比较严重的绕线问题，影响车规芯片的可靠性。
因此，本发明采用一个多路复用器组12与不同地址位11下相同比特位110进行连接。而在一个多路复用器组12中又包括至少一个二路复用器组122与不同地址位11下一定数量的相同比特位110进行连接，而各二路复用器组122与一个多输入的集合多路复用器121连接。多输入的集合多路复用器121用于接收各二路复用器组122的输出结果，进行处理后得到总的输出结果。
其中，二路复用器组122的数量可以根据不同地址位11下相同比特位110的数量预先设定。例如，若不同地址位11下相同比特位110的数量为100个，则二路复用器组122的数量可以为10个，其中，每个二路复用器组122对应连接10个比特位110。需要说明的是，二路复用器组122的数量越多，相同二路复用器组内的二路复用器1221的数量越少，绕线长度越短。
图3为本发明实施例提供的一种二路复用器组的结构示意图，如图3所示，二路复用器组122中的各二路复用器1221分别连接相同地址位的部分比特位。
图4为本发明实施例提供的一种多路复用器组的简化结构示意图，如图4所示，其中，图中的一个二路复用器组122所连接的比特位110为相同地址位下的部分比特位。例如，若某一地址位中存在100个比特位110，二路复用器组122的数量为10个，则与任一个二路复用器组122所连接的比特位110的数量为10个。
需要说明的是，为避免绕线，在物理实现前期阶段，在版图上进行预摆放时，将同一地址位的单元摆放在同一列，将同一比特位的摆放在同一行。
可选的，相同地址位11中的不同比特位110之间距离间距相同，和/或，不同地址位11中的相同比特位110之间距离间距相同。
可选的，车规芯片10还包括至少一个时钟门控13；时钟门控13数量与地址位11数量相同；时钟门控13与相应地址位11中的各比特位110连接，用于控制各比特位110的寄存器。各地址位11对应的时钟门控13设置于相应地址位11的中间位置。
图5为本发明实施例提供的一种地址位、时钟门控和比特位的相对位置示意图，如图5所示，各地址位11之间与各比特位110之间的距离均相同。各地址位11分别对应的时钟门控13位于地址位11和比特位110的中间位置。这样设置的好处在于，使得时钟门控13到相应地址位11中各比特位110的距离不会过长。将相同地址位11的不同比特位110放在同一列，将不同地址位11的相同比特位110放在同一行，且各地址位11的时钟门控13位置中间位置处，从而使得在后续绕线过程中不会存在交叉绕线的情况。尤其是时钟门控13的绕线宽度和间距较宽，而采用本实施例的位置排列避免了时钟门控的相互重叠，从而避免了严重的绕线拥塞。
可选的，在任一地址位11中，设置有传输器14；传输器14分别与相应地址位11下的时钟门控13和比特位110连接，用于控制时钟门控13与比特位110之间的信号传输。
需要说明的是，传输器14的作用在于控制时钟门控13与比特位110之间的信号传输，也即，当时钟门控13与比特位110之间的位置距离较远时，可能存在无法正常通信的情况，此时，需要由传输器14控制实现时钟门控13能够正常控制各比特位110的寄存器。
可选的，在时钟门控13与比特位110之间的距离满足预设距离条件的地址位11中，设置有传输器14。其中，预设距离条件可以由相关技术人员进行预先设定。例如，可以是时钟门控13与比特位110之间的距离大于预设的距离阈值时，则在相应的时钟门控13与比特位110之间设置传输器。其中，距离阈值可以由相关技术人员根据实际需求进行预先设定。
可选的，车规芯片10还包括数据输入端15和数据输出端16；数据输入端15与各地址位11连接；数据输出端16对应各多路复用器组12的输出端。
可选的，各地址位11下的时钟门控13，根据该时钟门控13与数据输入端15和数据输出端16的距离设置时钟偏斜。
示例性的，为使得各地址位11对应的数据同时输出，可以为相应地址位11对应的时钟门控13设置时钟偏斜。由于靠近输出端16的地址位11的数据更容易先到达，因此，最靠近输出端16的时钟门控13不设置时钟偏斜。靠近输入端15的地址位11的数据较慢到达，因此，最靠近输入端15的时钟门控13设置较大时钟偏斜，位于输入端15和输出端16中间的时钟门控13设置较小的始终偏斜，偏斜程度可以根据距离输入端15的距离进行确定。越靠近输入端15的始终偏斜程度可以设置的越大。
需要说明的是，在本实施例基础上，在物理实现绕线阶段，在时钟树上可以完全使用加强绕线规则，在绕线不弯折、不紧密、不缠绕的情况下，保证了时钟信号不受干扰并且保证车规芯片的常年使用的可靠性。
本发明实施例方案通过设置至少一个地址位和至少一个多路复用器组；地址位中包括至少一个比特位，且各地址位中的各比特位的数量相同；多路复用器组的数量与同一地址位中的比特位的数量相同；各多路复用器组分别与不同地址位中的相同比特位连接。任一多路复用器组中包括至少一个二路复用器组，用于与不同地址位下的部分相同比特位连接，从而避免了使用同一多路复用器连接不同地址位下的全部相同比特位导致绕线堆叠的情况。地址位中的不同比特位设置于相同列，不同地址位中的相同比特位设置于相同行，且各地址位对应的时钟门控设置在地址位的中间位置处，从而确保时钟门控到与各比特位之间的距离适中，不会存在到某一比特位的距离过长的情况。地址位和比特位的位置摆放减少了绕线堆叠的情况发生。本实施例技术方案解决了车规芯片绕线拥塞问题，提高了车规芯片的可靠性。

Claims (8)

1.一种车规芯片，其特征在于，所述车规芯片包括：至少一个地址位和至少一个多路复用器组；所述地址位中包括至少一个比特位，且各所述地址位中的各所述比特位的数量相同；所述多路复用器组的数量与同一地址位中的比特位的数量相同；各所述多路复用器组分别与不同地址位中的相同比特位连接；
所述多路复用器组内包括集合多路复用器和至少一个二路复用器组；
所述二路复用器组中包括至少一个二路复用器；所述二路复用器之间串行连接；各所述二路复用器分别与所述不同地址位中的相同比特位连接；
所述多路复用器组中的各所述二路复用器组与所述集合多路复用器连接；
其中，相同地址位中的不同比特位设置于相同列；不同地址位中的相同比特位设置于相同行。
2.根据权利要求1所述的车规芯片，其特征在于，所述相同地址位中的不同比特位之间距离间距相同，和/或，所述不同地址位中的相同比特位之间距离间距相同。
3.根据权利要求1所述的车规芯片，其特征在于，所述车规芯片还包括至少一个时钟门控；所述时钟门控数量与所述地址位数量相同；
所述时钟门控与相应地址位中的各比特位连接，用于控制各比特位的寄存器。
4.根据权利要求3所述的车规芯片，其特征在于，各所述地址位对应的时钟门控设置于相应地址位的中间位置。
5.根据权利要求3所述的车规芯片，其特征在于，在任一地址位中，设置有传输器；
所述传输器分别与相应地址位下的时钟门控和比特位连接，用于控制时钟门控与比特位之间的信号传输。
6.根据权利要求5所述的车规芯片，其特征在于，在时钟门控与比特位之间的距离满足预设距离条件的地址位中，设置有所述传输器。
7.根据权利要求3所述的车规芯片，其特征在于，所述车规芯片还包括数据输入端和数据输出端；所述数据输入端与各所述地址位连接；所述数据输出端对应各所述多路复用器组的输出端。
8.根据权利要求7所述的车规芯片，其特征在于，各所述地址位下的时钟门控，根据该时钟门控与所述数据输入端和所述数据输出端的距离设置时钟偏斜。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116227415B (zh) * 2023-05-09 2023-07-11 芯能量集成电路(上海)有限公司 一种时钟单元的版图结构及车规芯片

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111370040A (zh) * 2020-03-18 2020-07-03 上海华虹宏力半导体制造有限公司 存储器读数据测试电路结构及其设计方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5789966A (en) * 1996-09-18 1998-08-04 International Business Machines Corporation Distributed multiplexer
US7234099B2 (en) * 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
WO2005119531A2 (en) * 2004-06-01 2005-12-15 Tera Systems, Inc. Rule-based design consultant and method for integrated circuit design
US7099202B1 (en) * 2005-04-08 2006-08-29 Atmel Corporation Y-mux splitting scheme
CN107862101B (zh) * 2017-09-12 2021-01-05 广东工业大学 一种基于仲裁器的全新架构物理不可克隆函数的电路结构
US11295828B2 (en) * 2019-03-08 2022-04-05 Analog Devices International Unlimited Company Multi-chip programming for phased array
CN109905106B (zh) * 2019-03-15 2023-09-26 湖南国科微电子股份有限公司 一种数据选择电路、芯片及电子设备
DE102020124791A1 (de) * 2019-09-23 2021-04-22 Dspace Digital Signal Processing And Control Engineering Gmbh Verfahren zur Übertragung von Daten von einer ersten Recheneinheit zu einer zweiten Recheneinheit
CN112462229A (zh) * 2020-11-12 2021-03-09 山东云海国创云计算装备产业创新中心有限公司 一种芯片及其芯片内部信号的监测系统

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111370040A (zh) * 2020-03-18 2020-07-03 上海华虹宏力半导体制造有限公司 存储器读数据测试电路结构及其设计方法

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