CN112462229A - 一种芯片及其芯片内部信号的监测系统 - Google Patents

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CN112462229A
CN112462229A CN202011261478.1A CN202011261478A CN112462229A CN 112462229 A CN112462229 A CN 112462229A CN 202011261478 A CN202011261478 A CN 202011261478A CN 112462229 A CN112462229 A CN 112462229A
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mux
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level mux
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沈欣舞
裴江华
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Shandong Yunhai Guochuang Cloud Computing Equipment Industry Innovation Center Co Ltd
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Abstract

本申请公开了一种内部信号的监测系统，包括：1个芯片顶层MUX，y个子系统级MUX及y*y个模块级MUX；芯片顶层MUX中包括x个顶层MUX单元；每个具有y输入bit和1输出bit，y输入bit分别与y个子系统级MUX单元的1输出bit连接，且y个子系统级MUX单元分别位于y个不同的子系统级MUX中，任意1个子系统级MUX单元的输出bit均具有该输出bit唯一对应连接的1个顶层MUX单元的1个输入bit；子系统级MUX结构与芯片顶层MUX参照；每个模块级MUX与对应的监测模块进行全连接。应用本申请的方案，在保障了信号灵活选择的前提下，降低了连线数量。本申请还提供了一种芯片，具有相应技术效果。

Description

一种芯片及其芯片内部信号的监测系统
技术领域
本发明涉及芯片布局技术领域，特别是涉及一种芯片及其芯片内部信号的监测系统。
背景技术
芯片内部信号的种类极多，但芯片外部引脚的数量非常少，因此，在芯片生产完成之后，需要监测芯片的内部信号时，通常需要采用一组软件可编程的多路选择器来实现，即，一侧连接芯片内部的需要监测的信号，另一侧连接芯片的外部引脚。按照用户的配置，可以选择将芯片内部所需要的监测信号连通至外部引脚，从而进行信号检测。
为了满足信号的灵活选择，传统方案中，各级的多路选择器之间，均采用的是全连接的方式，这种连接方法逻辑上较为简单，但不足之处在于连线数量极多。以32个子系统级MUX与芯片顶层MUX连接，每个子系统级MUX下接32个模块级MUX为例，并且设定每个模块级MUX，每个子系统级MUX以及芯片顶层MUX均是输出16bit。则芯片顶层MUX与其从属的子系统级MUX之间的连线数量为16*16*32＝8192，而各个子系统级MUX与其从属的32个模块级MUX之间的连线数量也为16*16*32＝8192根，如果芯片内部的子系统级MUX更多，则连线量还会高于8192，进而给芯片的后端设计带来了不小的困难。
综上所述，如何在保障了信号可以灵活选择的前提下，降低连线数量，是目前本领域技术人员急需解决的技术问题。
发明内容
本发明的目的是提供一种芯片及其芯片内部信号的监测系统，以在保障了信号可以灵活选择的前提下，降低连线数量。
为解决上述技术问题，本发明提供如下技术方案：
一种芯片内部信号的监测系统，包括：1个芯片顶层MUX，y个子系统级MUX，以及y*y个模块级MUX；
所述芯片顶层MUX中包括x个顶层MUX单元，x个顶层MUX单元的输出作为所述芯片顶层MUX的输出并连接至芯片的外部引脚；每个顶层MUX单元具有y个输入bit和1个输出bit，并允许从输入的y个bit中任意选取1个bit进行输出；
针对每一个顶层MUX单元，该顶层MUX单元的y个输入bit分别与y个子系统级MUX单元的1个输出bit连接，并且，这y个子系统级MUX单元分别位于y个不同的子系统级MUX中，任意1个子系统级MUX单元的输出bit均具有该输出bit唯一对应连接的1个顶层MUX单元的1个输入bit；
每个子系统级MUX与对应的y个模块级MUX连接，每个子系统级MUX中包括x个子系统级MUX单元，每个子系统级MUX中的x个子系统级MUX单元的输出作为该子系统级MUX的输出；每个子系统级MUX单元具有y个输入bit和1个输出bit，并允许从输入的y个bit中任意选取1个bit进行输出；
针对每一个子系统级MUX单元，该子系统级MUX单元的y个输入bit分别与y个模块级MUX单元的1个输出bit连接，并且，这y个模块级MUX单元分别位于y个不同的模块级MUX中，任意1个模块级MUX单元的输出bit均具有该输出bit唯一对应连接的1个子系统级MUX单元的1个输入bit；
每个模块级MUX与该模块级MUX对应的监测模块进行全连接，每个模块级MUX中包括x个模块级MUX单元，每个模块级MUX单元具有k个输入bit和1个输出bit，并允许从输入的k个bit的监测信号中任意选取1个bit进行输出；x，y，k均为正整数。
优选的，还包括：
与所述芯片顶层MUX的输出连接，用于进行分频的可编程分配器。
优选的，x个顶层MUX单元依次编号为第0顶层MUX单元至第15顶层MUX单元，每个子系统级MUX中的x个子系统级MUX单元依次编号为该子系统级MUX中的第0子系统级MUX单元至第15子系统级MUX单元；
任意子系统级MUX中的第i子系统级MUX单元的输出均与第i顶层MUX单元连接。
优选的，每个模块级MUX中的x个模块级MUX单元依次编号为该模块级MUX中的第0模块级MUX单元至第15模块级MUX单元；
针对任意1个子系统级MUX所对应的y个模块级MUX，这y个模块级MUX中的任意1个模块级MUX中的第i模块级MUX单元的输出均与该子系统级MUX中的第i子系统级MUX单元连接。
优选的，y的取值为32。
优选的，x的取值为16。
优选的，k的取值为256。
一种芯片，包括上述任一项所述的芯片内部信号的监测系统。
应用本发明实施例所提供的技术方案，该芯片内部信号的监测系统包括：1个芯片顶层MUX，y个子系统级MUX，以及y×y个模块级MUX；芯片顶层MUX中包括x个顶层MUX单元，x个顶层MUX单元的输出作为芯片顶层MUX的输出并连接至芯片的外部引脚；每个顶层MUX单元具有y个输入bit和1个输出bit，并允许从输入的y个bit中任意选取1个bit进行输出；针对每一个顶层MUX单元，该顶层MUX单元的y个输入bit分别与y个子系统级MUX单元的1个输出bit连接，并且，这y个子系统级MUX单元分别位于y个不同的子系统级MUX中，任意1个子系统级MUX单元的输出bit均具有该输出bit唯一对应连接的1个顶层MUX单元的1个输入bit；每个子系统级MUX与对应的y个模块级MUX连接，每个子系统级MUX中包括x个子系统级MUX单元，每个子系统级MUX中的x个子系统级MUX单元的输出作为该子系统级MUX的输出；每个子系统级MUX单元具有y个输入bit和1个输出bit，并允许从输入的y个bit中任意选取1个bit进行输出；针对每一个子系统级MUX单元，该子系统级MUX单元的y个输入bit分别与y个模块级MUX单元的1个输出bit连接，并且，这y个模块级MUX单元分别位于y个不同的模块级MUX中，任意1个模块级MUX单元的输出bit均具有该输出bit唯一对应连接的1个子系统级MUX单元的1个输入bit；每个模块级MUX与该模块级MUX对应的监测模块进行全连接，每个模块级MUX中包括x个模块级MUX单元，每个模块级MUX单元具有k个输入bit和1个输出bit，并允许从输入的k个bit的监测信号中任意选取1个bit进行输出。由本申请的连接关系可知，芯片顶层MUX与其从属的子系统级MUX之间的连线数量为x*y根，是传统方案的连线数量的1/x，而每一个子系统级MUX与其从属的y个模块级MUX之间的连线数量也为x*y根，是传统方案的连线数量的1/x。每个模块级MUX与该模块级MUX对应的监测模块则是进行全连接，根据本申请的连接关系可知，本申请的方案能够保障信号的灵活选择。综上所述，本申请的方案在保障了信号可以灵活选择的前提下，降低了连线数量。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明中一种芯片内部信号的监测系统的结构示意图；
图2为一种具体实施方式中的单个模块级MUX的内部结构示意图；
图3为一种具体实施方式中的子系统级MUX的内部结构示意图；
图4a为传统方案中的子系统级MUX与来自模块级MUX单元MUX_0的bit0的连线示意图；
图4b为传统方案中的子系统级MUX与来自模块级MUX单元MUX_0的bit1的连线示意图；
图5为一种具体实施方式中的芯片顶层MUX的结构示意图。
具体实施方式
本发明的核心是提供一种芯片内部信号的监测系统，在保障了信号可以灵活选择的前提下，降低了连线数量。
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1，图1为本发明中一种芯片内部信号的监测系统的结构示意图，该芯片内部信号的监测系统可以包括：1个芯片顶层MUX10，y个子系统级MUX20，以及y*y个模块级MUX30；
芯片顶层MUX10中包括x个顶层MUX单元，x个顶层MUX单元的输出作为芯片顶层MUX10的输出并连接至芯片的外部引脚；每个顶层MUX单元具有y个输入bit和1个输出bit，并允许从输入的y个bit中任意选取1个bit进行输出；
针对每一个顶层MUX单元，该顶层MUX单元的y个输入bit分别与y个子系统级MUX单元的1个输出bit连接，并且，这y个子系统级MUX单元分别位于y个不同的子系统级MUX20中，任意1个子系统级MUX单元的输出bit均具有该输出bit唯一对应连接的1个顶层MUX单元的1个输入bit；
每个子系统级MUX20与对应的y个模块级MUX30连接，每个子系统级MUX20中包括x个子系统级MUX单元，每个子系统级MUX20中的x个子系统级MUX单元的输出作为该子系统级MUX20的输出；每个子系统级MUX单元具有y个输入bit和1个输出bit，并允许从输入的y个bit中任意选取1个bit进行输出；
针对每一个子系统级MUX单元，该子系统级MUX单元的y个输入bit分别与y个模块级MUX单元的1个输出bit连接，并且，这y个模块级MUX单元分别位于y个不同的模块级MUX30中，任意1个模块级MUX单元的输出bit均具有该输出bit唯一对应连接的1个子系统级MUX单元的1个输入bit；
每个模块级MUX30与该模块级MUX30对应的监测模块进行全连接，每个模块级MUX30中包括x个模块级MUX单元，每个模块级MUX单元具有k个输入bit和1个输出bit，并允许从输入的k个bit的监测信号中任意选取1个bit进行输出；x，y，k均为正整数。
具体的，本申请的方案中，1个芯片顶层MUX10，y个子系统级MUX20，以及y*y个模块级MUX30均设置在芯片内部。
x，y，k均为正整数，在实际应用中，x和y常见的取值是8，16，32，k的常见取值是8，16，32，64，256等。并且，当y的取值为32，x的取值为16，k的取值为256时，是一种广泛应用的方式，本申请的后文中便均以此为例进行说明。
可参阅图2，为一种具体实施方式中的单个模块级MUX30的内部结构示意图，图2的实施方式中，k的取值为256，x的取值为16，即，每个模块级MUX单元具有256个输入bit，因此允许每个监测模块具有最多256bit的监测信号。
图2中，用MUX_0至MUX_15依次表示模块级MUX30中的16个模块级MUX单元。本申请的方案中，每个模块级MUX30与该模块级MUX30对应的监测模块进行的是全连接，因此，每个模块级MUX单元允许从输入的k个bit的监测信号中任意选取1个bit进行输出。也就是说，图2中，有16个相互独立的256选1的MUX，需要将图2的模块级MUX30所对应的监测模块的256个bit的信号分别连接至图2的每一个模块级MUX单元。
因此可以看出，图2的模块级MUX30输出的16bit的监测信号，可以是该模块级MUX30对应的监测模块的256个bit的监测信号中的任意16个bit，并且顺序上可以任意排列。
此外需要说明的是，每一个模块级MUX30均可以有与该模块级MUX30对应的监测模块，本申请的方案中设置了y*y个模块级MUX30，因此可以最多有y*y个监测模块。当然，实际应用中，也可以闲置一个或者多个模块级MUX30，并不影响本发明的实施。在图1中，仅示出了1个监测模块以及2个模块级MUX30。
每个子系统级MUX20与对应的y个模块级MUX30连接，在每个子系统级MUX20的内部，设置了x个子系统级MUX单元，可参阅图3，图3为一种具体实施方式中的子系统级MUX20的内部结构示意图。在图3中，单个子系统级MUX20中包括16个子系统级MUX单元，每个子系统级MUX20与对应的32个模块级MUX30连接，即在图3中，子系统级MUX20中包括16个独立的32选1的MUX。每个子系统级MUX单元允许从输入的32个bit中任意选取1个bit进行输出。
本申请的方案中，由于针对每一个子系统级MUX单元，该子系统级MUX单元的y个输入bit分别与y个模块级MUX单元的1个输出bit连接，并且，这y个模块级MUX单元分别位于y个不同的模块级MUX30中，任意1个模块级MUX单元的输出bit均具有该输出bit唯一对应连接的1个子系统级MUX单元的1个输入bit，使得本申请的方案中，单个子系统级MUX20与其所属的y个模块级MUX30之间的连线数量为x*y。
例如在图3的方案中，来自模块级MUX单元MUX_0的bit 0只与该子系统级MUX20中的第0子系统级MUX单元连接。来自模块级MUX单元MUX_0的bit 1只与该子系统级MUX20中的第1子系统级MUX单元连接；以此类推，来自模块级MUX单元MUX_0的bit15只与该子系统级MUX20中的第15子系统级MUX单元连接。与此同理，来自模块级MUX单元MUX_1至来自模块级MUX单元MUX_15的bit 0都只与该子系统级MUX20中的第0子系统级MUX单元连接，来自模块级MUX单元MUX_1至来自模块级MUX单元MUX_15的bit 1都只与该子系统级MUX20中的第1子系统级MUX单元连接，来自模块级MUX单元MUX_1至来自模块级MUX单元MUX_15的bit 15都只与该子系统级MUX20中的第15子系统级MUX单元连接。
并且需要强调的是，图3中，为了便于观看，仅示出了来自模块级MUX单元MUX_0的连线和来自模块级MUX单元MUX_1的连线，如前文的描述，当单个子系统级MUX20下属的模块级MUX30的数量为32时，图3中的子系统级MUX20中应当是包括16个独立的32选1的MUX，图3中为了简化，示出的是16个独立的2选1的MUX。即当x＝16，y＝32时，单个子系统级MUX20与其所属的32个模块级MUX30之间的连线数量为512。
在传统方案中，单个子系统级MUX与其所属的各个模块级MUX采用的是全连接的实施方式。可参阅图4a和图4b，分别为传统方案中的子系统级MUX与来自模块级MUX单元MUX_0的bit0的连线示意图以及与来自模块级MUX单元MUX_0的bit1的连线示意图。可以看出，传统方案中，来自模块级MUX单元MUX_0的bit0，需要连接至子系统级MUX的全部16个输出，来自模块级MUX单元MUX_0的bit1，也需要连接至子系统级MUX的全部16个输出，因此，传统方案中，单个子系统级MUX与其所属的1个模块级MUX单元的连线数量是16*16，与其所属的32个模块级MUX单元的连线数量是16*16*32＝8192，是本申请方案的16倍。
此外需要说明的是，在前文的例子中，是来自模块级MUX单元MUX_0至来自模块级MUX单元MUX_15的bit 0都只与对应的子系统级MUX20中的第0子系统级MUX单元连接，来自模块级MUX单元MUX_1至来自模块级MUX单元MUX_15的bit 1都只与对应的子系统级MUX20中的第1子系统级MUX单元连接，在其他实施方式中，也可以有其他的对应方式，只要能够保障任意1个模块级MUX单元的输出bit均具有该输出bit唯一对应连接的1个子系统级MUX单元的1个输入bit即可。例如，可以是来自模块级MUX单元MUX_0至来自模块级MUX单元MUX_15的bit 0都只与对应的子系统级MUX20中的第1子系统级MUX单元连接，来自模块级MUX单元MUX_1至来自模块级MUX单元MUX_15的bit 1都只与对应的子系统级MUX20中的第2子系统级MUX单元连接，以此类推，来自模块级MUX单元MUX_1至来自模块级MUX单元MUX_15的bit 15都只与对应的子系统级MUX20中的第0子系统级MUX单元连接。
当然，在实际应用中，为了编号的方便，通常会采用前述的编号完全对应的实施方式，即在实际应用中，通常可以：
每个模块级MUX30中的x个模块级MUX单元依次编号为该模块级MUX30中的第0模块级MUX单元至第15模块级MUX单元；
针对任意1个子系统级MUX20所对应的y个模块级MUX30，这y个模块级MUX30中的任意1个模块级MUX30中的第i模块级MUX单元的输出均与该子系统级MUX20中的第i子系统级MUX单元连接。
芯片顶层MUX10中包括x个顶层MUX单元，x个顶层MUX单元的输出作为芯片顶层MUX10的输出并连接至芯片的外部引脚；每个顶层MUX单元具有y个输入bit和1个输出bit，并允许从输入的y个bit中任意选取1个bit进行输出。
芯片顶层MUX10的结构与子系统级MUX20的结构是一致的。可以参阅图5，为一种具体实施方式中的芯片顶层MUX10的内部结构示意图，图5中，芯片顶层MUX10有16个独立的32选1的MUX构成，即包括16个顶层MUX单元。当然，图5中便于观看，只示出了芯片顶层MUX10与3个子系统级MUX20的接线，即图5中画出的是16个独立的3选1的MUX。
针对每一个顶层MUX单元，该顶层MUX单元的y个输入bit分别与y个子系统级MUX单元的1个输出bit连接，并且，这y个子系统级MUX单元分别位于y个不同的子系统级MUX20中，任意1个子系统级MUX单元的输出bit均具有该输出bit唯一对应连接的1个顶层MUX单元的1个输入bit。因此，芯片顶层MUX10与y个子系统级MUX20之间的连线数量为x*y。
在本发明的一种具体实施方式中，x个顶层MUX单元可以依次编号为第0顶层MUX单元至第15顶层MUX单元，每个子系统级MUX20中的x个子系统级MUX单元依次编号为该子系统级MUX20中的第0子系统级MUX单元至第15子系统级MUX单元；任意子系统级MUX20中的第i子系统级MUX单元的输出均与第i顶层MUX单元连接。这样的编号方式便于实施，不容易出错。
本申请的方案中，每个模块级MUX单元均允许从其输入的k个bit的监测信号中任意选取1个bit进行输出，每个子系统级MUX单元允许从输入的y个bit中任意选取1个bit进行输出，每个顶层MUX单元允许从输入的y个bit中任意选取1个bit进行输出，并且结合连接关系可知，本申请可以实现监测信号的灵活选择。
进一步的，在本发明的一种具体实施方式中，还可以包括：
与芯片顶层MUX10的输出连接，用于进行分频的可编程分配器。
该种实施方式是考虑到在实际应用中，当待监测信号频率过高时，可以先分频，再输出到芯片引脚，因此可以设置用于进行分频的可编程分配器，例如图5的实施方式中的16个DIV便是表示设置了16个可编程分配器。
应用本发明实施例所提供的技术方案，该芯片内部信号的监测系统包括：1个芯片顶层MUX10，y个子系统级MUX20，以及y×y个模块级MUX30；芯片顶层MUX10中包括x个顶层MUX单元，x个顶层MUX单元的输出作为芯片顶层MUX10的输出并连接至芯片的外部引脚；每个顶层MUX单元具有y个输入bit和1个输出bit，并允许从输入的y个bit中任意选取1个bit进行输出；针对每一个顶层MUX单元，该顶层MUX单元的y个输入bit分别与y个子系统级MUX单元的1个输出bit连接，并且，这y个子系统级MUX单元分别位于y个不同的子系统级MUX20中，任意1个子系统级MUX单元的输出bit均具有该输出bit唯一对应连接的1个顶层MUX单元的1个输入bit；每个子系统级MUX20与对应的y个模块级MUX30连接，每个子系统级MUX20中包括x个子系统级MUX单元，每个子系统级MUX20中的x个子系统级MUX单元的输出作为该子系统级MUX20的输出；每个子系统级MUX单元具有y个输入bit和1个输出bit，并允许从输入的y个bit中任意选取1个bit进行输出；针对每一个子系统级MUX单元，该子系统级MUX单元的y个输入bit分别与y个模块级MUX单元的1个输出bit连接，并且，这y个模块级MUX单元分别位于y个不同的模块级MUX30中，任意1个模块级MUX单元的输出bit均具有该输出bit唯一对应连接的1个子系统级MUX单元的1个输入bit；每个模块级MUX30与该模块级MUX30对应的监测模块进行全连接，每个模块级MUX30中包括x个模块级MUX单元，每个模块级MUX单元具有k个输入bit和1个输出bit，并允许从输入的k个bit的监测信号中任意选取1个bit进行输出。由本申请的连接关系可知，芯片顶层MUX10与其从属的子系统级MUX20之间的连线数量为x*y根，是传统方案的连线数量的1/x，而每一个子系统级MUX20与其从属的y个模块级MUX30之间的连线数量也为x*y根，是传统方案的连线数量的1/x。每个模块级MUX30与该模块级MUX30对应的监测模块则是进行全连接，根据本申请的连接关系可知，本申请的方案能够保障信号的灵活选择。综上所述，本申请的方案在保障了信号可以灵活选择的前提下，降低了连线数量。
相应于上面的芯片内部信号的监测系统的实施例，本发明实施例还提供了一种芯片，可以包括上述任一实施例中的芯片内部信号的监测系统，可与上文相互对应参照，此处不再重复说明。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (8)

1.一种芯片内部信号的监测系统，其特征在于，包括：1个芯片顶层MUX，y个子系统级MUX，以及y*y个模块级MUX；
所述芯片顶层MUX中包括x个顶层MUX单元，x个顶层MUX单元的输出作为所述芯片顶层MUX的输出并连接至芯片的外部引脚；每个顶层MUX单元具有y个输入bit和1个输出bit，并允许从输入的y个bit中任意选取1个bit进行输出；
针对每一个顶层MUX单元，该顶层MUX单元的y个输入bit分别与y个子系统级MUX单元的1个输出bit连接，并且，这y个子系统级MUX单元分别位于y个不同的子系统级MUX中，任意1个子系统级MUX单元的输出bit均具有该输出bit唯一对应连接的1个顶层MUX单元的1个输入bit；
每个子系统级MUX与对应的y个模块级MUX连接，每个子系统级MUX中包括x个子系统级MUX单元，每个子系统级MUX中的x个子系统级MUX单元的输出作为该子系统级MUX的输出；每个子系统级MUX单元具有y个输入bit和1个输出bit，并允许从输入的y个bit中任意选取1个bit进行输出；
针对每一个子系统级MUX单元，该子系统级MUX单元的y个输入bit分别与y个模块级MUX单元的1个输出bit连接，并且，这y个模块级MUX单元分别位于y个不同的模块级MUX中，任意1个模块级MUX单元的输出bit均具有该输出bit唯一对应连接的1个子系统级MUX单元的1个输入bit；
每个模块级MUX与该模块级MUX对应的监测模块进行全连接，每个模块级MUX中包括x个模块级MUX单元，每个模块级MUX单元具有k个输入bit和1个输出bit，并允许从输入的k个bit的监测信号中任意选取1个bit进行输出；x，y，k均为正整数。
2.根据权利要求1所述的芯片内部信号的监测系统，其特征在于，还包括：
与所述芯片顶层MUX的输出连接，用于进行分频的可编程分配器。
3.根据权利要求1所述的芯片内部信号的监测系统，其特征在于，x个顶层MUX单元依次编号为第0顶层MUX单元至第15顶层MUX单元，每个子系统级MUX中的x个子系统级MUX单元依次编号为该子系统级MUX中的第0子系统级MUX单元至第15子系统级MUX单元；
任意子系统级MUX中的第i子系统级MUX单元的输出均与第i顶层MUX单元连接。
4.根据权利要求3所述的芯片内部信号的监测系统，其特征在于，每个模块级MUX中的x个模块级MUX单元依次编号为该模块级MUX中的第0模块级MUX单元至第15模块级MUX单元；
针对任意1个子系统级MUX所对应的y个模块级MUX，这y个模块级MUX中的任意1个模块级MUX中的第i模块级MUX单元的输出均与该子系统级MUX中的第i子系统级MUX单元连接。
5.根据权利要求1所述的芯片内部信号的监测系统，其特征在于，y的取值为32。
6.根据权利要求1所述的芯片内部信号的监测系统，其特征在于，x的取值为16。
7.根据权利要求1所述的芯片内部信号的监测系统，其特征在于，k的取值为256。
8.一种芯片，其特征在于，包括如权利要求1至7任一项所述的芯片内部信号的监测系统。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116050344A (zh) * 2023-03-07 2023-05-02 芯能量集成电路(上海)有限公司 一种车规芯片
WO2023184842A1 (zh) * 2022-03-31 2023-10-05 苏州浪潮智能科技有限公司 一种芯片内部信号的编码方法、系统及电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01168123A (ja) * 1987-07-29 1989-07-03 Samsung Semiconductor & Teleommun Co Ltd マルチプレクシング並列アナログディジタル変換器
US6202183B1 (en) * 1998-07-02 2001-03-13 Philips Semiconductors Inc. Analog test access port and method therefor
US20030033374A1 (en) * 2001-07-24 2003-02-13 Condor Engineering, Inc. Method and system for implementing a communications core on a single programmable device
US20050044460A1 (en) * 2003-08-22 2005-02-24 Hoglund Timothy E. Mapping test mux structure
CN101738577A (zh) * 2009-12-21 2010-06-16 北京中星微电子有限公司 一种模块信号测试接口系统
JP2016062351A (ja) * 2014-09-18 2016-04-25 日本電気株式会社 モニタ回路とロジック解析端末及びシステムと遅延測定方法並びにプログラム
CN111859827A (zh) * 2020-06-29 2020-10-30 山东云海国创云计算装备产业创新中心有限公司 一种芯片ip集成方法、装置及电子设备和存储介质

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01168123A (ja) * 1987-07-29 1989-07-03 Samsung Semiconductor & Teleommun Co Ltd マルチプレクシング並列アナログディジタル変換器
US6202183B1 (en) * 1998-07-02 2001-03-13 Philips Semiconductors Inc. Analog test access port and method therefor
US20030033374A1 (en) * 2001-07-24 2003-02-13 Condor Engineering, Inc. Method and system for implementing a communications core on a single programmable device
US20050044460A1 (en) * 2003-08-22 2005-02-24 Hoglund Timothy E. Mapping test mux structure
CN101738577A (zh) * 2009-12-21 2010-06-16 北京中星微电子有限公司 一种模块信号测试接口系统
JP2016062351A (ja) * 2014-09-18 2016-04-25 日本電気株式会社 モニタ回路とロジック解析端末及びシステムと遅延測定方法並びにプログラム
CN111859827A (zh) * 2020-06-29 2020-10-30 山东云海国创云计算装备产业创新中心有限公司 一种芯片ip集成方法、装置及电子设备和存储介质

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023184842A1 (zh) * 2022-03-31 2023-10-05 苏州浪潮智能科技有限公司 一种芯片内部信号的编码方法、系统及电子设备
CN116050344A (zh) * 2023-03-07 2023-05-02 芯能量集成电路(上海)有限公司 一种车规芯片

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