CN106463039B

CN106463039B - 配置信号处理系统

Info

Publication number: CN106463039B
Application number: CN201580025317.3A
Authority: CN
Inventors: 曼尼狄坡·根特; 杰斯珀·斯汀加尔德-马德森
Original assignee: Linear Technology LLC
Current assignee: Analog equipment International Co.,Ltd.
Priority date: 2014-05-16
Filing date: 2015-05-13
Publication date: 2019-11-26
Anticipated expiration: 2035-05-13
Also published as: JP6480953B2; EP3143603B1; JP2021002845A; WO2015175706A1; EP4369244A2; TWI654845B; JP7148765B2; EP3143603A4; EP3143603A1; US9472304B2; JP2019134427A; JP2017520967A; EP4369244A3; US20150332785A1; JP7028933B2; TW201601463A; CN106463039A

Abstract

可配置信号处理电路可提供多种可选信号处理操作。可配置信号处理电路可具有配置电路，所述配置电路基于用于评估输入信号和输出输出信号的时序模式而提供配置代码，所述配置代码从多种可选信号处理操作中选择第一信号处理操作。

Description

配置信号处理系统

相关申请的交叉引用

本申请基于2014年5月16日递交的、名称为“配置多速率系统”、代理人案号为081319-0719的美国临时专利申请61/994537并要求其优先权。该申请的全部内容通过引用合并于此。

技术领域

本公开涉及电路，该电路包括信号处理电路和系统。

背景技术

信号处理电路和系统可用于广泛的应用中，这些应用包括但不限于音频、汽车、数据采集、工业控制、医学诊断与治疗、导航、雷达探测、地震学和传感器。

可配置信号处理电路的信号处理操作可被选择成为多种预定义可选信号处理操作中的一种。

图1A示出了一种传统的可配置信号处理电路/系统100。输入信号可以是以第一采样率接收的数值输入序列I(n)。示例性的第一采样率可以是每秒接收一百万个值(样本)，相当于第一采样率的周期为1微秒(百万分之一秒)。输出信号可以是以第二采样率提供的数值输出序列O(k)。示例性的第二采样率可以是每秒输出25万个值，相当于第二采样率的周期为4微秒。对于可配置信号处理电路100的某些可选配置，输入I(n)的第一采样率可等于输出O(k)的第二采样率。对于电路100的其它可选配置，第一采样率和第二采样率可以是不同的。输入(第一)采样率除以输出(第二)采样率的比值可称为采样率比(SRR)。示例性的采样率比可被表征为1000000/250000、4：1、或者4。

包含在输入序列I(n)中的各个值可被第一序列索引n的各个值索引(指向)。例如，示例性序列I(n)＝3，6，22，8，6...中的第一值为I(1)＝3，其中的第二值为I(2)＝6，其中的第三值I(3)＝22等等。同样地，包含在输出序列O(k)中的各个值可被第二序列索引k的各个值索引。第一序列索引n以I(n)的第一采样率增加。第二序列索引k以O(k)的第二采样率增加。

图1B示出了输入序列I(n)、输出序列O(k)且采样率比为4:1的示例性时序图。当输入序列I(n)的各个值均固定(steady)(就绪)、且可被可配置信号处理电路100(图1A)可靠地评估(读取)时，第一(输入)时序波形WI(t)可用于指示时间上的事例(instance)(例如，以低-高转换)。在输出序列O(k)的各个值均固定(就绪)、且可被接收O(K)的外部电路(未示出)可靠地评估(读取)时，电路100可提供用于指示时间上的事例的第二(输出)时序波形WO(t)。

第一时序波形WI(t)和第二时序波形WO(t)可以是可选的，且可不被一些可配置信号处理电路接收、和/或可由一些可配置信号处理电路提供。例如，外部电路(未示出)可向可配置信号处理电路100(图1A)提供I(n)、WI(t)和配置代码CC，且其可仅接收从电路100返回的序列O(k)。电路100的规范文档(数据表)可提供时序参数值，这些时序参数值可使外部电路可靠地读取输出序列O(k)的每个值，而无需依赖于(或使用)WO(t)。

可配置信号处理电路100(图1A)接收配置代码CC，该配置代码CC从多种可选预定义信号处理操作中选择一种。例如，该配置代码的第一段可选择用于滤波操作的滤波器的类型。该配置代码的第二段可选择采样率比。

图2示出了示例性的可配置信号处理电路的配置表。4比特配置代码CC从滤波器类型和采样率比的16种可选组合中选择一种。可选择大于1的采样率比(例如，4：1和16：1)，以将示例性的电路配置作为抽取滤波器操作。可选择小于1的采样率比(例如，1：4和1：16)，以将示例性的电路配置作为内插滤波器操作。抽取滤波器电路和内插滤波器电路可以以Eugene B.Hogenauer在题为“抽取与内插数字滤波器的简单分类”的论文中所描述的方式实现，该论文发表在1981年4月发行的《IEEE声学、语音与信号处理的汇刊》中。Hogenauer的这篇论文通过引用结合于此，用于描述抽取与内插滤波器的理论、操作和实际实现，该抽取与内插滤波器包括(但不限于)这种基于任何阶级联积分梳状(Cascaded-Integrator-Comb，CIC)滤波器的电路。CIC滤波器可以是通常称为SINC滤波器的滤波器类型的硬件高效实现。抽取滤波器、内插滤波器以及许多其它类型的信号处理操作和电路在包括专业期刊、教科书和专利的文献中均有描述。

本领域的技术人员应认识到，CIC滤波器的常规结构便于配置和重新配置电路，以提供多种可选信号处理操作。例如，配置作为四阶CIC滤波器操作的电路可被重新配置作为一阶CIC滤波器、二阶CIC滤波器或者三阶CIC滤波器。Hogenauer所写论文的图6中示出了，多路复用电路可用于将四阶CIC滤波器配置成以可选采样率比进行操作。可配置信号处理电路的电路元件的重新配置和重新使用可能是有益的，但是其不是必需的。例如，可针对每种可选预定义信号处理操作提供不同的专用电路。多路复用电路可响应于配置代码，以通过提供可选信号处理操作的专用电路，对从输入到输出的信号路径进行配置。

图1A的可配置信号处理电路100可提供大体上任何类型的多种可选信号处理操作。一些可选信号处理操作可具有大体上非线性的特性(不只是时间变量)。例如，输出序列O(k)的值可以是包含在输入序列I(n)中的多个值的均方根(rms)值。其它可选信号处理操作可提供变换式操作。例如，输出序列O(k)的值可通过对输入序列I(n)的段(segment)进行傅里叶变换而得到，且O(k)可以是信号的频域表示。I(n)的该段可重叠、紧接或稀疏，对应于可大于1、等于1或小于1的采样率比。其它可选信号处理操作可针对一种或多种可选采样率比提供具有可选频率响应的滤波操作。示例性的信号处理电路可被配置为，有选择地作为抽取滤波器、内插滤波器或者采样率比为1的常规滤波器。对于一些或全部可选采样率比，从I(n)到O(k)的全部频率响应的一些选项可以是可选的。因此，可配置信号处理电路100(图1A)可提供宽范围的预定义可选信号处理操作。

如果电路100被包含于芯片(例如，单模集成电路芯片)上的全集成系统中，则向可配置信号处理电路100(图1A)提供配置代码CC可能是相对不重要的事情。例如，芯片上全集成系统内的其它电路块向图1的电路100提供图2的配置代码CC，可能需要相对少的导线和/或其它类型的内部连接，这可表示微乎其微的成本(即，丰富资源的适度分配)。当电路100与提供配置代码的电路在物理上相分离时，情况可能完全不同。例如，如果电路100作为封装在独立封装(安装于印刷电路板上)内的集成电路芯片实现，则从该独立封装外部的电路接收配置代码可能涉及实质有限资源的可观分配。具体地，封装的一个或多个引脚可专用于接收配置代码。此处的点不在于提供或接收配置代码技术上具有挑战性，而是可能不希望为这一目的分配实质有限资源。

通常期望将包含信号处理的装置(例如医疗装置)的物理尺寸缩小。集成电路芯片可被封装在越来越小的封装内，该封装可具有越来越少的可用于连接到封装集成电路芯片的引脚。可能不希望用集成电路封装的4个引脚来接收示例性的4比特配置代码，尤其是如果该封装的引脚总数相对较少时，该总数例如为8、10或12。众所周知，配置代码可经由数字串行接口被接收，这可被用来将专用于接收多比特配置代码的引脚的数量限制为一个。然而，甚至可能不希望将一个引脚专用于此目的。此外，这可能会导致外部电路被其他实质有限资源限制。例如，外部电路可能不具备可用于配置代码数字串行通信的(备用)端口。

所需要的是，一种用于配置可配置信号处理电路的电路和方法，无需将任何连接(例如，封装的引脚、或者其它端口)专用于选择预定义信号处理操作。

所需要的是，一种大体上自配置的信号处理电路。

发明内容

可配置信号处理电路可提供多种可选信号处理操作。所述可配置信号处理电路可具有配置电路，所述配置电路基于用于评估输入信号和输出输出信号的时序模式而提供配置代码，所述配置代码从所述多种可选信号处理操作中选择第一信号处理操作。

模拟-数字转换器电路可评估模拟输入信号，并经由串行接口输出编码数值输出序列。所述模拟-数字转换器电路可包括可配置信号处理核心电路，所述可配置信号处理核心电路接收从所述模拟输入信号获得的编码数值输入序列，并获得编码数值输出序列。由所述可配置信号处理核心电路提供的信号处理操作是可通过根据预定义时序模式请求经由所述串行接口输出的符号进行选择的。

信号处理电路可接收输入值序列，并响应于接收对所述第一输出值的请求而输出输出值序列中的第一值。所述信号处理电路可包括状态机电路，所述状态机电路响应于所述信号处理电路接收对所述第一输出值的请求，转换到预定义状态或转换到等效于所述预定义状态的状态。所述输出值序列中的第二值可响应于所述状态机电路的状态。

信号处理电路可接收输入信号并输出输出信号。所述信号处理电路可包括配置电路，所述配置电路基于用于评估所述输入信号和输出所述输出信号的时序模式而提供配置代码。所述信号处理电路可具有响应于所述配置代码的可配置特性。

附图说明

附图为说明性实施例。这些附图并未示出所有实施例。附加或可替代地可使用其它实施例。可能是显而易见或不必要的细节可被省略，以节省空间或更有效地说明。一些实施例可在具有附加的组件或步骤时实施，和/或在没有所示出的所有组件或步骤时实施。当相同的附图标记出现在不同的附图中时，其指代相同或相似的部件或步骤。

图1A(现有技术)示出了接收配置代码的示例性可配置信号处理电路，该配置代码从多种预定义信号处理操作中选择一种。

图1B(现有技术)示出了用于图1A的示例性电路的示例性时序图。

图2(现有技术)示出了用于信号处理电路的示例性配置表，该信号处理电路可被有选择性地要么配置作为抽取滤波器操作、要么配置作为内插滤波器操作。

图3A示出了示例性的接收到的比特流，该比特流已知通过使用4比特二补数(2s-complement)二进制代码对数值序列进行编码而获得。

图3B示出了示例性比特流，该比特流包括插入到表示数值的偶校验码之间的示例性隔离标识。

图4A示出了可配置信号处理电路的示例性实施例。

图4B示出了作为图4A示例性电路的变型的可配置信号处理电路的示例性实施例。

图5示出了用于图4B示例性电路的示例性时序图。

图6A示出了用于获得配置代码CC＝SRR的示例性配置电路。

图6B示出了用于对时间间隔内所请求的比特(符号)的数量进行计数的示例性符号请求计数电路。

图7A示出了自配置和自同步可配置信号处理电路的示例性实施例。

图7B更详细地示出了图7A中的配置和同步电路。

图8示出了基于图5的示例性时序图，该时序图包括示例性同步波形和指示满足示例性规则1和规则2的时间的波形。

图9示出了对于每个输出值均可被独立地配置的示例性可配置信号处理电路。

图10示出了用于图9示例性电路的示例性时序图。

图11示出了接收输入信号IN并输出输出信号OUT的示例性可配置信号处理电路。

具体实施方式

现对说明性实施例进行描述。附加地或可替代地，可使用其它实施例。可能是显而易见的或不必要的细节被省略，以节省空间或更有效地说明。一些实施例可在具有附加的组件或步骤的情况下实施，和/或在没有所示出的全部组件或步骤的情况下实施。

示例性实施例可通过相对少的外部连接耦合到外部电路。外部连接可经由端子提供。端子的示例包括但不限于，集成电路封装的引脚、芯片上的焊盘、键合线、裸片堆叠(stacked-die)连接、光电二极管和用于电-磁耦合的天线或线圈。

一个或多个数字串行接口电路可被提供为，限定(limit)多个专用于输入或输出编码数值序列(数字序列，或者数字信号)的端子。一数字序列中的每个数值均可使用预定义编码方法被编码成有序的多个符号。例如，从-32767到+32768的范围内的任何整数值均可使用本领技术人员公知的二补数编码方法，被编码成16个二进制符号(通常称为“比特”)矢量(有序的多个)。比特状态(二进制符号值)可要么涉及0要么涉及1。示例性的数字串行接口电路可被配置为传送作为预定义可区分电压电平(例如，0V和2V)的符号值，该预定义电压电平为被施加到端子上的相对于基准节点(例如，接地)的电压电平。其它示例性的数字串行接口电路可使用可区分的电流水平、可区分的磁通(flux)水平或场水平、可区分的频率、可区分的相位信息或者其它可区分的信息来表示和传送符号值。二进制代码(二进制符号矢量)可适用于多个实施例。对于其它实施例，数值可被编码成具有两个以上可能值的符号矢量。已知的基于十的进位计数系统使用具有十个可能值的符号表示数值，这十个可能值为0、1、2、3、4、5、6、7、8和9。数字串行接口电路可传送具有任何数量可能值的符号。二进制符号和代码将用于描述若干示例性实施例。

用于将数值序列编码为比特值序列的方法可包括，在表示数值的二进制代码之间提供隔离标识(“停顿”)。没有某种类型的隔离标识，则可能难以或不可能在所接收到的比特流中识别出哪些比特将被组合成表示单个数值的矢量。图3A示出了示例性的接收到的比特流，该比特流已知通过使用4比特二补数二进制代码对数值序列进行编码而获得。不同的4比特代码段之间的界限300可能未知。而不知道界限300，则可能难以或不可能识别四个潜在数字序列中的哪个被编码以生成所接收到的比特流。

隔离标识可被嵌入在表示数字序列的比特流中。示例性的隔离标识可以是，对于编码系统中的任何数值都不是有效代码的预定义比特序列。例如，当偶校验位被附加在4比特二补数二进制代码的末尾时，隔离标识可为‘00001’。图3B示出了示例性比特流，该比特流包括插入到表示数值的偶校验码之间的这种隔离标识。标准化数字串行通信链路所专用的编码技术(例如，示例性标准JESD204B所专用的编码技术)可提供，用于区分代码段以确保数字序列的无歧义串行通信的其它方法。一些数字串行接口电路可提供或接收时序波形，该时序波形指示比特流中代码的界限。例如，数字串行接口电路可响应经由专用端子接收的芯片选择(chip-select)时序波形，以识别代码的界限。

图4A示出了可配置信号处理电路400A的示例性实施例。可配置信号处理电路400A可包括输入数字串行接口电路401A、输出数字串行接口电路402、可配置信号处理核心电路403和配置电路404。配置电路404可向信号处理核心电路403提供配置代码CC，该信号处理核心电路从多种预定义信号处理操作中选择一种。配置代码CC可以以(源于)经由数字串行接口电路401A和数字串行接口电路402通信的时序模式为基础。稍后将更详细地描述配置电路404。

任何可配置信号处理电路(例如，图1A的任何现有电路100)均可作为可配置信号处理核心电路403。数字串行接口电路401A和数字串行接口电路402可根据任何数字串行接口协议(例如，已知的串行外设接口(SPI)协议)进行配置。对于电路400A，端子SDI、SCI和SCO是输入端子，端子SDO是输出端子。端子VSS和VDD是电源端子，例如V(VSS)＝0V及V(VDD)＝2V。可配置信号处理电路400A可仅利用连接到外部电路的6个连接(6个端子)进行操作，且该可配置信号处理电路可被封装在小的6引脚封装内。

可通过输入数字串行接口电路401A接收数字输入序列I(n)。外部电路(未示出)可向输入端子SDI和输入端子SCI施加电压波形V(SDI)和V(SCI)。在由施加到端子SCI的时序波形V(SCI)(串行时钟输入)指示时间的示例中，施加到端子SDI的电压电平(串行数据输入)可由输入接口电路401A进行评估(与诸如电压电平的额定符号值进行比较)。因此，输入接口电路401A可接收表示数值序列I(n)的比特流(二进制符号值)。隔离标识可被嵌入在比特流中，或者另一时序波形可经由另一端子(未示出)被接收，以识别表示数值I(n)的代码的界限。输入数字串行接口电路401A可向可配置信号处理核心电路403提供并行(parallel)(或其它格式)表示的输入序列I(n)和相应的时序波形WI(t)(参见图1B)。

基本上任何类型的输入数字串行接口电路401A均可适用于图4A的可配置信号处理电路400A。接口电路401A、和/或所施加的波形V(SDI)和V(SCI)可具有任何所需的特定性能。输入数字串行接口电路401A是在具有相对少的端子(SDI、SCI、SDO、SCO、VSS、VDD)的电路400A中向可配置信号处理核心电路403提供输入序列I(n)和时序波形WI(t)的电路示例。输入接口电路401A可被提供输入序列I(n)和相应的时序波形的任何其它电路取代，该其它电路例如为模拟-数字转换器电路。另一实施例可经由并行式通信所需的多个端子直接接收数字输入序列I(n)和时序波形WI(t)。

图4B示出了作为图4A的可配置信号处理电路400A的变型的示例性可配置信号处理电路400B。在图4B中，用模拟-数字转换器(ADC)电路401B替代了图4A中的输入数字串行接口电路401A。许多类型的ADC电路对于本领域技术人员而言是已知的。包括专业期刊、教科书和专利的文献中描述了ADC电路。美国专利6271782、8232905、8576104和8810443通过引用的方式合并于此，用于描述示例性模拟-数字转换器电路和方法。

在图4B中，模拟输入电压差V(AlN，VSS)可存在于输入端子AIN与0V(接地)偏置的端子VSS之间。时序波形V(CNV)＝V(CNV，VSS)可被施加到另一输入端子CNV，用于控制ADC401B来评估输入电压V(AlN，VSS)，以获得包含在输入序列I(n)中的数值。数值I(n)名义上可表征采样时刻所施加的输入电压V(AlN，VSS)除以参考电压VREF的比值。参考电压VREF可通过电源端子VDD和VSS而存在，即VREF＝V(VDD，VSS)。

高性能的ADC电路可提供图4B中未示出的附加端子。例如，高性能的ADC电路可被配置为接收通过两个专用输入端子AINP和AINM而存在的输入电压差V(AINP，AINM)。此外，高性能的ADC电路可接收经由一个或多个专用端子提供的参考电压VREF，例如，VREF＝V(REFP，VSS)或VREF＝V(REFP，REFM)。美国专利8810443描述了示例性的ADC电路，其响应于诸如V(CNV)的时序波形而对输入电压进行采样。美国专利6271782描述了示例性的连续时间增量总和(delta-sigma)ADC电路，其不直接对输入电压进行采样。因此，ADC电路401B可被配置为响应于所施加的时序波形V(CNV)而对所施加的模拟输入电压V(AlN，VSS)进行评估(包括但不限于采样)，以获得数字输入序列I(n)，该数字输入序列包含多个值，这些值在时序波形WI(t)所指示的时间实例被传送到电路403。I(n)的数值可被传送到电路403，其相对于通过V(CNV)提供一请求的时间有延迟，该请求为对V(AlN，VSS)进行评估的请求。对于一些实施例，该延迟可以是ADC电路401B的转换时间，其可由转换时间的最小值和/或最大值表征。对于一些实施例，ADC 401B的有效延迟可大体上是时序波形V(CNV)周期的整数倍。时序波形WI(t)可从V(CNV)获得，例如，通过缓冲或延迟V(CNV)获得，或者通过提供响应于V(CNV)的单触发电路获得。

图5示出了用于图4B示例性电路400B的示例性时序图。所施加的时序波形V(CNV)的上升沿控制ADC 401B，以在时刻T(2)对所施加的输入电压V(AIN，VSS)进行评估。ADC401B提供结果数值I(2)，该结果数值在时刻T(3)处时序波形I(t)的上升沿被传送到电路403。在该示例中，ADC 401B的有效延迟为T(3)-T(2)，且时序波形WI(t)名义上等同于所施加的时序波形V(CNV)。ADC 401B以第一采样率Fs＝1/Ts提供输入序列I(n)的数值，其中T(n)＝n·Ts。

可配置信号处理核心电路403可被配置为以可选采样率比SRR＝4：1操作。数字输出序列O(k)以相应的第二采样率Fs/SRR＝Fs/4被更新。数字输出序列O(k)的值在时序波形WO(t)的每个上升沿被传送到输出数字串行接口电路402。时序波形WO(t)可从时序波形WI(t)获得，例如通过有选择地包括或跳过WI(t)的低-高-低脉冲获得。包含在数字输出序列O(k)中的每个数值由14比特二补数二进制代码表示，接口电路402响应于经由端子SCO所接收的对14比特的连续请求，将14比特二补数二进制代码作为施加到串行接口(端子SDO)上的电压波形V(SDO)输出。外部电路(未示出)向端子SCO(串行时钟输出)施加时序波形V(SCO)，用于向接口电路402提供14个连续请求(上升沿)，以连续地(串行地)输出14比特。

配置电路404接收时序波形V(CNV)和V(SCO)，并基于时序波形的时序模式提供配置代码CC。图5示出的示例性时序波形V(CNV)和V(SCO)与预定义第一时序模式相匹配，该预定义第一时序模式用于选择配置代码CC的第一值。配置代码CC的第一值选择电路403的第一预定义信号处理操作，对于该第一预定义信号处理操作，采样率比为SRR＝4：1。因此，可通过施加时序波形V(CNV)和V(SCO)选择可配置信号处理电路400B的预定义信号处理操作，该时序波形V(CNV)和V(SCO)的时序模式与用于评估输入信号并输出一输出信号的预定义时序模式相匹配。

时序波形V(CNV)和时序波形V(SCO)可由外部电路(未示出)控制。外部电路可通过施加与预定义时序模式相匹配的时序波形V(CNV)和时序波形V(SCO)，选择电路400B的预定义信号处理操作。从第一预定义时序模式切换至第二预定义时序模式使得电路400B从第一预定义信号处理操作切换至第二预定义信号处理操作。电路400B的配置可根据I(n)和O(k)通信的时序特性进行选择，在这个意义上，电路400B可以说是自配置的。自配置电路400B的优点可以是，如果自配置电路400B不知何故进入错误的操作模式(该错误的操作模式可能是由电源故障、辐射或其它方式导致的)，则该自配置电路自动地恢复正常操作。图1的现有可配置信号处理电路100可能会陷于错误的操作模式中，直到经由专用串行接口恢复正确的配置代码CC。

接着，对一些示例性配置电路进行描述，这些配置电路响应于用于传送输入值/信号和输出值/信号的时序模式而获得配置代码CC。

在根据图4B的示例性实施例中，配置电路404通过对输出序列O(k)采样周期内的时序波形V(CNV)的上升沿的数目进行计数，获得代表采样率比SRR的配置代码CC。O(k)的采样周期(采样-采样)由所施加的时序波形V(SCO)的预定数量上升沿的间隔时间来表征。例如，参考图5，可在从时序波形V(SCO)的第1个上升沿开始、在Ⅴ(SCO)的第15个上升沿终止并包括V(SCO)的13个其它上升沿的任何时段内，对时序波形V(CNV)上升沿的数量进行计数SRR＝4。图6A示出了用于以这种方式获得配置代码CC＝SRR的示例性配置电路600。图6A的示例性电路600取代了图4B中的电路404。

对于作为输入接收的时序波形V(SCO)(由示例性的除N电路(devide-by-Ncircuit)601接收)的每N个(预定数量的)低-高-低脉冲，该除N电路601提供一具有低-高-低脉冲的时序波形XO(t)。时序波形XO(t)的上升沿和下降沿与V(SCO)的上升沿大体上对齐。时序波形XO(t)可以是周期性的，其周期对应于一采样率，外部电路通过经由V(SCO)请求N比特序列，以该采样率周期性地请求O(k)的值。因此，时序波形XO(t)对应于一选定的输出采样率。时序波形V(CNV)对应于一选定的输入采样率。在该示例中，配置代码CC代表选定的采样率比SRR(输入采样率除以输出采样率)。

示例性的5位计数器电路602对时序波形V(CNV)的上升沿进行计数。计数器电路602提供5比特二进制计数代码，当该5比特二进制计数代码达到最大值(溢出)时其绕回(wrap around)。5比特二进制计数代码表示，I(n)的序列索引n对32取模。计数器电路602相当于接收恒定输入值1的积分电路(提供积分运算的电路)，且该计数器电路通过时序波形V(CNV)被时控(clock)。这种观察结果有助于认识到，电路600是具有恒定输入值1并根据Hogenauer的论文所配置的一阶CIC滤波器。具体地，示例性的5位锁存器电路603、5位锁存器电路604和减法电路605是接收5比特计数代码并提供配置代码CC＝SRR的梳状滤波器。梳状滤波器在时序波形XO(t)的上升沿被时控，并以选定的输出采样率操作。减法电路605提供一算术运算(减法)，该算术运算根据Hogenauer的论文对32取模而计算。

除了Hogenauer的论文，CIC滤波器电路在包括期刊论文、教科书和专利的文献中也被描述过。本领域技术人员将认识到，具有恒定输入值1的一阶CIC滤波器输出了，编码表示的输入采样率除以输出采样率。因此，配置电路600响应于V(CNV)和V(SCO)的时序模式而获得表示采样率比的配置代码CC，该V(CNV)和V(SCO)的时序模式用于将值I(n)输入到可配置信号处理电路400B并请求来自可配置信号处理电路400B的值O(k)。

配置电路600提供配置代码CC，该配置代码CC有利于针对每一可选采样率比选择一预定义信号处理操作。因此，图4B中的可配置信号处理核心电路403提供的信号处理操作可以是采样率比CC＝SRR的函数，该采样率比是可通过请求多个符号(这些符号是根据预定时序模式即将经由串行接口(端子SDO)输出的符号)而选择的。另一示例性配置电路(后续将描述)可用于针对每个可选采样率比从多种预定义信号处理操作中选择一种。

配置电路600可位于自配置模拟-数字转换器电路(图4B的400B)中，该自配置模拟-数字转换器电路有选择地提供多种可选择信号处理操作中的一种可选择信号处理操作，该可选择信号处理操作例如为抽取滤波器信号处理操作。例如，图4B的电路403可以是接收配置代码CC＝SRR的可配置抽取滤波器电路，该配置代码由根据图6A实施的配置电路404提供。电路602、电路603、电路604和电路605的位宽均可根据需要增加。

在一示例性实施例中，对于最高达到预定义最大值的任何采样率比，例如SRR≤65536，可配置电路403可作为一阶SINC滤波器运行。一阶SINC滤波器可作为Hogenauer描述的一阶CIC滤波器实施。Hogenauer所写论文的图6示出了一种提供可配置比例运算(scaling operation)的复用电路，其可响应于配置代码CC＝SRR。可配置比例运算可受限于通过因数缩放，该因数是2的幂。因此，针对多个配置代码CC＝SRR中的任何一个可提供特定比例因数。

在另一示例性实施例中，对于包含在预定义第一组值(例如，{1024，512，256})中的任何可选采样率比(配置代码CC＝SRR)，可配置电路403可作为一阶SINC抽取滤波器操作，对于包含在预定义第二组值(例如，{128，64，32})中的任何可选采样率比，可配置电路403可作为二阶SINC抽取滤波器操作，且对于包含在预定义第三组值(例如，{16，8，4})中的任何可选采样率比，可配置电路403可作为三阶SINC抽取滤波器操作。SINC抽取滤波器的频率响应具有很大程度的下垂(droop)。正如所知的，抽取滤波器可被配置成级联的多个抽取滤波器电路。例如，多级抽选滤波器电路可以是，以可选的第一采样率比运行的三阶SINC抽取滤波器电路和以固定的第二操作采样率比SRR2＝6运行的两级抽取滤波器电路的级联结构。总体采样率比为SRR＝SRR1·SRR2＝6·SRR1。两级抽取滤波器电路的频率响应可被提供(设计)为，使多级抽取滤波器电路的整体频率响应在信号频带中大体上平坦(flatten)。对于包含在预定义第四组值(例如，{96，48，24})中的可被预定义数字3整除的任何可选采样率比，可配置电路403可作为多级抽取滤波器操作。

本领域技术人员将认识到，图6A的电路600的操作可由不同配置的其它电路提供。例如，电路602可被替换为接收任何恒定输入值的通用积分器电路。示例性的5位电路602的位宽、5位电路603的位宽、5位电路604的位宽和5位电路605的位宽均可更大或更小。Hogenauer介绍了为CIC滤波器选择足够位宽的方式。CIC滤波器的操作可等同于配置不同的SINC滤波器的操作。例如，计数器电路602在向锁存器电路603传送一计数值之后，可在XO(t)的每个上升沿被复位至零(或另一预定义值)。然后锁存器电路603提供配置代码CC＝SRR，电路604和605可被移除，从而计数器电路602的溢出特性(饱和，取模方式、或其它)可以是不重要的。

本领域技术人员还将认识到，优选可利用时序规范/要求来避免众所周知的时序相关问题，该时序相关问题包括(但不限于)歧义和亚稳态(meta stability)。例如，如果图6A中的除N电路601被不同地配置为将XO(t)的上升沿和下降沿与V(SCO)的下降(与上升相反)沿对齐，这可相当于延迟了图5中的示例性时序波形V(SCO)，则可能出现时序相关问题。这种改变可能导致XO(t)的上升沿与V(CNV)的上升沿基本重合，而该重合可导致传送到锁存器电路603的代码出现歧义。例如，当锁存器电路603通过XO(t)被时控时，计数代码或许对或者不对V(CNV)的上升沿进行计数的问题基本上会出现。另外，如果电路602提供的计数代码发生变化时或期间，锁存器电路603被时控(clocked)，则错误代码可能被存入到锁存器电路603中。例如，计数代码从“10111”到“11000”的改变可导致亚稳态，从而只有计数代码的最高有效位可被可靠地存入到锁存器电路603中。对本领域技术人员而言，最常见的任务为分析并避免潜在的时序相关问题，其包括(但不限于)利用一个或多个时序要求。

示例性实施例可自配置适合于信号处理操作的相位特性。再次参见图4B的电路400B以及图5所示SRR＝4的示例性时序图。时序波形WO(t)由电路403基于配置代码CC从时序波形WI(t)＝V(CNV)获得。对于SRR＝4的示例性采样率比，时序波形WO(t)的相位特性可具有SRR＝4不同值中的一个。时序波形WO(t)的上升沿可在图5所示SRR＝4的不同时间实例T(3)、T(4)、T(5)或T(6)处出现。

WO(t)的相位特性歧义可对应于所选信号处理操作的相位特性歧义。例如，如果电路403被配置作为一阶SINC抽取滤波器操作，则输出值可以是O(K)＝I(4·K-P-3)+I(4·K-P-2)+I(4·K-p-1)+I(4·K-p)，其中，{0，1，2，3}中的歧义值p表示所选信号处理操作的歧义相位特性。对于一些实施例，所选信号处理操作的相位特性的歧义性可以是可接受的。其它实施例可能更倾向于或者需要选择相位特性。更可取的是，不将端子专用于此目的。

示例性实施例可以自配置数字串行接口电路的相位特性。再次参见图4B的电路400B和图5中所示的SRR＝4的示例性时序图。时序波形WO(t)的相位特性的歧义性可导致代码的界限歧义性，该代码为响应于V(SCO)而连续地作为V(SDO)输出的代码。对于一些实施例(图3B)，隔离标识可被插入在作为V(SDO)输出的比特流中。对于其它实施例，可以优选不这样做。同样优选的是，避免为了指示代码界限而将端子专用于接收或提供时序波形。同样优选的是，使外部电路可选择代码的界限。

本文中，为电路或操作选择相位特性可称为同步电路或同步操作。本文中，用于自配置相位特性的电路或操作可称为自同步电路或自同步电路操作。

根据用于传送I(n)和/或O(k)的时序特性选择相位特性，就这个意义而言，示例性实施例可以说是自同步的。自同步电路可同步信号处理操作和/或经由串行接口传送(输入或输出)的多符号代码的界限。自同步电路的优点是，如果自同步电路不知何故进入错误的操作模式(这可由电源故障、辐射或其它方式引起)，它自动恢复正确操作。

图5的示例性时序图示出了在Ⅴ(CNV)的两个相邻上升沿所限制的时间间隔内，通过V(SCO)的上升沿请求了多少个比特。图6B示出了示例性符号请求计数电路610，该电路用于对每个时间间隔内所请求的多个比特(符号)进行计数。与图6A的电路600相类似，电路610可被表征为具有恒定输入的一阶CIC滤波器。图6B中去除了图6A的除N电路601，并互换了时序波形V(SCO)和时序波形V(CNV)。

电路610提供了符号请求计数值序列SRC(n)，该序列SRC(n)在时序波形V(CNV)的每个上升沿更新。图5示出了示例性序列SRC(n)。非恒定符号请求计数序列SRC(n)可指示一选定的相位特性，该选定的相位特性用于同步信号处理操作和/或数字串行接口电路。例如，时序波形WO(t)的低-高-低脉冲可与多个时间间隔同步，这些时间间隔内所请求的比特数大于相邻前一时间间隔内所请求的比特数。在图5的示例中，在时间间隔[T(2)；T(3)]和时间间隔[T(6)；T(7)]中的每个时间间隔内请求2个比特，而在时间间隔[T(3)；T(4)]和时间间隔[T(7)；T(8)]中的每个时间间隔内请求4个比特。因此，WO(t)的低-高-低脉冲可与时间间隔[T(3)；T(4)]和时间间隔[T(7)；T(8)]同步，使得WO(t)的上升沿在T(3)和T(7)处出现。另外，T(3)和T(7)对应于作为V(SDO)输出的代码的界限。

图7A示出了自配置和自同步可配置信号处理电路700的示例性实施例。可配置信号处理电路700类似于图4B的电路400B，除了可配置信号处理核心电路703现在接收时序波形WI(t)和WO(t)，而不仅仅是图4B所示的WI(t)。配置和同步(配置)电路704接收施加的时序波形V(CNV)和时序波形V(SCO)，并响应于V(CNV)和V(SCO)的时序模式而提供时序波形WI(t)和WO(t)。时序波形WO(t)被进一步提供到输出数字串行接口电路402。对于电路400B，时序波形WI(t)可大体上相当于V(CNV)。

适合于电路703的信号处理操作的相位特性可对应于时序波形WI(t)和WO(t)的相位特性。数字串行接口电路402经由端子SDO输出的代码的界限对应于WO(t)的相位特性。外部电路(未示出)通过根据预定义时序模式施加时序波形V(CNV)和V(SCO)，对WI(t)和WO(t)的相位特性进行选择。外部电路还通过时序波形V(CNV)和V(SCO)选择电路700的预定义信号处理操作。图5的时序图示例性的适用于图7A以及图4B。

图7B更详细地示出了图7A的配置和同步电路704。示例性电路704包括所述的符号请求计数电路610(图6B)、译码电路705和逻辑电路(通常称为逻辑门)706。译码电路705可作为状态机电路实现。状态机电路是已知的，且通常可被称为有限状态机电路。状态机电路的操作可以以诸如Verilog的硬件描述语言(HDL)进行描述。译码电路705的Verilog描述或其它HDL描述可使用市售的软件工具来合成，以提供物理集成电路芯片的晶体管级原理图及布局。

示例性译码电路705接收来自电路610的符号请求计数序列SRC(n)，该符号请求计数序列在V(CNV)的上升沿更新。对于每次更新(针对序列索引n的每个值)，均根据多个预定义规则对电流、和/或SRC(n)的以往值进行评估。每个规则提供一二进制输出，例如，如果满足规则，则输出1(真)，或者如果不满足规则，则输出0(假)。因此，规则可被用于测试SRC(n)为真或者为假。规则可在与序列索引n的当前(瞬时)值有关的位置对任何数量的SRC(n)的值进行评估(测试、比较)。例如，SRC(n-8)可以是SRC(n)的第一相关位置，该第一相关位置与SRC(n)的第二相关位置SRC(n-7)连续。因此，规则可以是应用于序列SRC(n)的历史的测试，例如，应用于SRC(n)的10个最近值的测试。电路705的每一规则都代表V(CNV)和V(SCO)经由电路610特性的预定义时序模式。配置代码CC为最近(开始于上电复位事件时的默认值)被满足的规则提供索引(指向)。

示例性实施例可提供用于译码电路705的两个规则。示例性第一规则(规则1)仅当(SRC(n-3)＝4)且(SRC(n-2)＝4)且(SRC(n-1)＝4)且(SRC(n)＝2)时被满足。示例性第二规则(规则2)仅当(SRC(n-3)＝4)且(SRC(n-2)＝4)且(SRC(n-1)＝3)且(SRC(n)＝3)时被满足。再次参照图5的示例性时序图，并假定SRC(n)为[4，4，4，2]的周期延拓。规则1在时间间隔[T(7)；T(8)]被满足，并被周期延拓至所有时间间隔[T(4·K-1)；T(4·K)]，k为整数值。在该示例中，规则2未被满足。配置代码CC指向规则1，这是由于该规则最近被满足。规则1被满足的时间间隔代表所选择的相位特性，这可用于同步波形WI(t)和WO(t)。因此，外部电路可以以时常满足多个预定义规则之一的时序模式施加时序波形V(CNV)和V(SCO)。

规则被满足时的时间间隔可对应于所选择的相位特性。可选信号处理操作和/或代码的界限可响应于规则被满足的时间而被同步。最近被满足的规则的索引可对应于所选择的信号处理操作。例如，规则1可选择以SRR＝4操作的一阶SINC抽取滤波器。规则2可选择以SRR＝4操作的两级抽取滤波器。两级抽取滤波器可包括两个抽取-2(decimate-by-2)半带滤波器，这两个抽取-2半带滤波器提供信号频带上基本平坦的频率响应。

译码电路705提供由时序波形SYNC(t)表示的单比特同步序列SYNC(n)。时序波形SYNC(t)在V(CNV)的下降(与上升相对)沿被更新。SYNC(n)代表所选择的相位特性和采样率比。时序波形WO(t)是通过布尔逻辑运算(AND)对施加的时序波形V(CNV)和同步波形SYNC(t)进行结合而得到的。时序波形WI(t)是通过缓存Ⅴ(CNV)的逻辑电平而得到的，这是另一布尔逻辑运算(X＝X)。因此，当SYNC(n)为真时，V(CNV)的低-高-低脉冲被包含在时序波形WO(t)中。译码电路705提供同步序列SYNC(n)，以在时序波形WO(t)中选择性地包含或跳过V(CNV)的低-高-低脉冲。同步序列SYNC(n)可以是周期性的，其周期对应于所选择的采样率比。SYNC(n)＝...，0，0，1，0，0，0，1，0，0，0，1，0，...为SRR＝4的一个示例。SYNC(n)为1(真)时的序列索引n的值可以是所选择的相位特性。V(CNV)的所有低-高-低脉冲都被包含在时序波形WI(t)中。图8示出了基于图5的包括示例性同步波形SYNC(t)的示例性时序图。

当利用时间(相关位置)上的规则特定偏移满足规则时，SYNC(n)可为真。图8示出了包括表示序列R1(n)和R2(n)的波形R1(t)和R2(t)的示例性时序图，波形R1(n)和R2(n)指示示例性规则1和规则2被满足的时间。示例性同步波形SYNC(t)对应于3次采样(sample)的规则1特定延迟。规则1可由基本上等效的示例性规则3替代。规则3仅当(SRC(n-3)＝2)且(SRC(n-2)＝4)且(SRC(n-1)＝4)且(SRC(n)＝4)时被满足。用于获得SYNC(t)的规则3特定延迟是零次采样(参见图8)。

图6B的符号请求计数电路610是时序模式-数字转换器(TPDC)电路的一个示例。通过时序波形识别的时间实例(例如，用于时序波形转换的时间实例)是一物理量，TPDC电路将该物理量转换为数字序列。TPDC电路可提供表示数值序列、或矢量值序列等的代码序列。TPDC电路可包括基于时序的电路，该基于时序的电路包括但不限于：延迟单元、相位检测器、脉冲发生器、延迟锁定环路、锁相环路、相位积分器、固率或受控振荡器、混频器、和/或时间-数字转换器。

电路610为可由多个基本电路块构成的示例性TPDC电路，这些基本电路块通常用于各种数字电路。电路610可以被表征为响应于多个时序波形的状态机电路。译码电路可提供一规则，该规则结合TPDC电路的特性对一个或多个时序波形是否与预定义时序模式匹配进行测试。

任一时刻不超过一个规则可被满足，在这个意义上来讲，示例性译码电路705(图7B)提供的多个规则可相互排斥。可设置优先次序，以确保规则是相互排斥的。例如，当任何较高排名规则被满足时，根据排名次序，任何较低排名规则可以是假。对于一预定义采样次数，每个规则可阻止更低排名的规则。接着，对译码电路705的几个示例性规则进行说明。在一些实施例中，示例性规则可以以各种组合提供。示例性规则不一定是相互排斥的，这是由于不旨在单个译码电路中共同地提供它们。

以上所述的示例性规则1、示例性规则2和示例性规则3中的每个测试一特定模式。规则1测试第一模式P1＝[4，4，4，2]。规则2测试第二模式P2＝[4，4，3，3]。规则3测试第三模式P3＝[2，4，4，4]。在这种表示法(notation)中，模式的最后元素(例如，最后(P1)＝2)对应于对SRC(n)的最近值的测试。除相位特性之外，规则1和规则3可以是大体相同的。模式的长度(例如，长度(P1)＝4)对应于正被一规则评估的SRC(n)的历史长度。预定义长度的特定预定义模式可被称为唯一模式。

示例性规则4、示例性规则5、示例性规则6、示例性规则7、示例性规则8、示例性规则9、示例性规则10、示例性规则11可测试唯一模式P4＝[3，3，3，2，2，2，3，0]、唯一模式P5＝[3，3，3，2，2，3，2，0]、唯一模式P6＝[3，3，3，2，3，2，2，0]、唯一模式P7＝[3，3，3，2，3，3，1，0]、唯一模式P8＝[3，3，3，3，2，2，2，0]、唯一模式P9＝[3，3，3，3，2，3，1，0]、唯一模式P10＝[3，3，3，3，3，2，1，0]、唯一模式P11＝[3，3，3，3，3，3，0，0]。除了相位特性之外，规则4至规则11是不同的(模式的周期延拓是不同的)。在一示例中，规则4-11中的每个可选择以采样率比8操作的不同的预定义抽取滤波器。在另一示例中，规则4-11中的每个可选择信号频带中不同的频率响应。在另一示例中，规则4-11中的每个可选择不同的信号频带。可选信号频带可包括相对于O(K)的输出采样率而言位于第二或更高的奈奎斯特区域(Nyquist zone)内的频率。在另一示例中，规则4-11中的每个可选择不同的采样率比，例如8、12、16、24、32、48、64、128。

规则4-11中的每个测试单个预定义唯一模式。对于一特定采样率比，这种特定规则可便于外部电路从一些(可能多个)预定信号处理操作中选择其一。不同的规则可选择适用于所选信号处理操作的不同的相位特性、以及不同的采样率比。具有相对多的不同规则可便于独立选择信号处理操作的类型、所选类型的信号处理操作的采样率比、所选信号处理操作的相位特性、以及数字串行接口电路的相位特性。数字串行接口电路的相位特性无需与所选信号处理操作的相位特性相关联。

其它示例性规则可以是通用的而不是特定的。例如，如果SRC(n)的历史与多种预定义模式中的任一相匹配，则可满足通用规则。如果有必要(例如，有限资源外部电路可能无法以高符号率进行通信)，则通用规则可允许外部电路灵活地以低符号率进行通信，或者如果通用规则以更高符号率进行通信是可能并优选的，则通用规则以更高的符号率进行通信。一些实施例可提供数字串行接口电路，该数字串行接口电路可与一个或多个外部数字串行接口电路以公知的链形结构进行级联。通用规则可被提供为，允许可变(未预定义)数目的符号在每个输出采样率的周期内进行通信(例如，以适应链形结构)。通用规则可被提供为，适应于各种灵活的类型，该灵活的类型可对于一实施例是优选的或需要的。

示例性规则12测试SRC(n)≥Q，其中Q是预定义数量。在一示例中，规则12可选择适合于采样率比SRR＝1的预定义信号处理操作。例如，规则12可选择低通滤波器操作。当规则12满足SRC(n)＝Q、或SRC(n)＝Q+1、SRC(n)＝Q+2等等时，其测试通用模式。规则12对序列SRC(n)的长度为1的历史进行评估。

示例性规则13测试通用模式P13＝[Q1，Q2]，其中Q1>Q2。任何数量的符号均可在输出采样率的周期内进行传送。信号处理操作可响应于差值Q12＝Q1-Q2而被选择。预定义差值Q12可对应于从规则13分支的规则。例如，规则13-8可对应于Q12＝8时的规则13，规则13-16可对应于Q12＝16时的规则13。规则13评估序列SRC(n)的长度为2的历史。规则13所选择的信号处理操作的采样率比可为SRR＝2。例如，SRC(n)＝...，16，8，16，8，16，8，...可根据规则13-8选择适合于SRR＝2的一阶SINC抽取滤波器。另一个序列SRC(n)＝...，24，16，24，16，24，16，...也可根据规则13-8选择适合于SRR＝2的一阶SINC抽取滤波器。另一序列SRC(n)＝...，24，8，24，8，24，8，...可根据规则13-16选择适合于SRR＝2的半带抽取滤波器，该半带抽取滤波器提供信号频带上基本平坦的频率响应。

示例性规则14测试通用模式P14＝[Q1，Q2，0]，其中Q1>0。Q2的值可选择适合于SRR＝3的预定义信号处理操作。可替代地或组合地，Q2可选择采样率比，例如，SRR＝Q2。因此，多个规则(规则14-Q2)可分支于规则14。预定义代码最后一位(P14)＝0可指示串行接口闲置。另一代码的第一位(P14)＝Q1>0可指示串行接口活动。从活动到闲置的转换可指示一相位特性，该相位特性用于同步信号处理操作和/或用于经由串行接口传送的代码的界限。

示例性规则15测试可变长度最多至预定义最大长度的多个通用模式，该预定义最大长度可以是一百万次采样或更高。示例性规则15可以以事件序列为基础，该事件序列例如为E(n)＝(SRC(n-1)<SRC(n))。示例性分支规则15-L可对应于由无事件隔开的两个事件(E(n-L)＝1)和(E(n)＝1)的间隔L，即，对于所有的整数值0<p<L，E(n-P)＝0。间隔L可通过计数来确定。间隔L可对应于所选择的采样率比SRR＝L。在一示例中，所选信号处理操作可以是SRR＝L的函数。在另一示例中，每个分支规则15-L可具有分支-分支规则，该分支-分支规则响应于SRC(n)的一个或多个特定值，以选择多种预定义信号处理操作中的适合于特定SRR＝L的一种。例如，事件E(n)＝1时的SRC(n)＝Q的值Q可选择预定义类型的信号处理操作(规则15-L-Q)。事件序列E(n)与同步序列SYNC(n)进行比较。

除示例性规则16提供了不同定义的事件序列E(n)＝((SRC(n-1)＝0)和(SRC(n)>0))之外，示例性规则16可与规则15相同。事件可指示串行接口从闲置转换到活动。对于提供分支于规则16的多个规则，规则16允许大量灵活性。例如，多个分支规则可被提供为适应于将最大符号率保持为低(例如，对于所有n，SRC(n)≤2)的潜在需求。

除示例性规则17提供了不同定义的E(n)＝(((SRC(n-1)＝0)和(SRC(n)>0))或(SRC(n)>Q))之外，其中Q是预定义值，示例性规则17可与规则15相同。规则17允许两个事件(E(n-L)＝1)和(E(n)＝1)被任何正整数L隔开，该正整数包括1。因此，规则17可被用来选择为1或更高的采样率比SRR＝L。

规则测试的模式/历史的长度无需等于该规则所选择的信号处理操作的采样率比。例如，规则14可选择适合于SRR＝8的信号处理操作，且满足规则14的示例性符号请求计数序列可为SRC(n)＝...，0，0，8，8，0，0，0，0，0，0，8，8，0，0，0，...。在一示例中，示例性译码电路可以以任何采样率被时控，该采样率包括(但不限于)I(n)的输入采样率或O(k)的输出采样率。在另一示例中，示例性译码电路可包括被以不同采样率时控的多个译码电路。每个不同的译码电路可被耦合到以相应的采样率提供代码序列的不同的TPDC电路。

根据时序模式-数字转换器(TPDC)电路从一个或多个时序波形获得的模式识别代码序列，可定义一个或多个时序波形的模式。译码电路可提供预定义第一规则，该预定义第一规则用于测试模式识别代码序列，以确定一个或多个时序波形是否与由TPDC电路和第一规则定义的预定义第一时序模式相匹配。本领域技术人员将认识到，可提供用于定义时序模式的TPDC电路和规则，以适应信号处理应用的几乎任何需要或偏好。许多可能的变型可基本上是无限的。

根据已知的编码方案，模式识别序列中的代码可表现为整数值。更一般地说，整数值可被分配给基本上任何类型的代码和编码。对于表现为整数值的任何代码，可应用示例性规则1至17。可替代地，对于代码的预定义优先次序，可定义并应用规则(包括但不限于示例性规则1-17)，而不必将数值分配给代码。例如，多个任何类型的可能的代码(符号的排列可区分)可以以预定义优先次序进行排名，从而测试可根据预定义优先次序比较两个代码。测试(SRC(n-1)<SRC(n))可根据预定义优先次序比较第一代码SRC(n-1)和第二代码SRC(n)的排名。测试代码SRC(n)相对于代码X的等同性(即SRC(n)＝X)，来确定代码SRC(n)是否区别于代码X。SRC(n)可为预定义代码，或者它可为序列SRC(n)中相关位置的代码序列SRC(n-q)。代码可指示属性，该属性例如为串行接口的活动或闲置。

一些实施例的配置(例如，配置代码CC)可大体上恒定不变，并且从一配置到另一配置的转换特性可不重要。其它实施例可被用于相对频繁地重新配置信号处理操作的应用。信号处理操作可具有超出采样率周期的基本记录(element of memory)(例如，脉冲响应)。在一示例性实施例中，当外部电路选择新的配置时，可配置信号处理核心电路可被复位。例如，参照图7A，如果配置代码CC、和/或WI(t)或WO(t)的相位特性变化，或者当配置代码CC、和/或WI(t)或WO(t)的相位特性变化时，电路704可向电路703提供一复位脉冲(未示出)。

图9示出了示例性可配置信号处理电路900，对于每个输出值O(k)，该可配置信号处理电路可被独立地配置。每个值O(k)都从特定配置数量L个输入值I(n)获得。特定配置采样率比SRR(k)＝L可表征单个序列索引值k的O(k)。例如，第一输出值可为O(1)＝(I(1)+I(2))/2。第二连续输出值可为O(2)＝I(3)。第三连续输出值可为O(3)＝(I(4)+I(5)+I(6)+I(7))/4。第四连续输出值可为O(4)＝(I(8)+I(9)+I(10))/4。第五连续输出值可为O(5)＝I(11)，等等。相应的采样率比序列为SRR(k)＝2，1，4，3，1，......。每个输出值O(k)都是SRR(k)数目个在先最近输入值I(n)的比例平均值。这是FIR型抽取滤波器操作的一个示例，对于该FIR型抽取滤波器，输出值O(k)是多个输入值I(n)的加权总和。

比例因子可为等于或大于SRR(k)的2的最小幂。例如，O(4)＝(I(8)+I(9)+I(10))/4，而不是O(4)＝(I(8)+I(9)+I(10))/3。电路900是自配置和自同步的，且它可被称为灵活SINC(Flexible-SINC)ADC电路。具体地，一阶SINC抽取滤波器操作的长度SRR(k)响应于外部电路(未示出)所施加的波形(V(CNV)和V(SCO))的时序模式。此外，一阶SINC抽取滤波器操作的相位特性响应于V(CNV)和V(SCO)的时序模式。此外，经由端子SDO串行输出的代码的界限响应于V(CNV)和V(SCO)的时序模式。

ADC电路901可与图7A的ADC电路401B类似或相同，且ADC电路901提供时序波形BUSY(t)。时序波形V(CNV)的上升沿激活ADC 901的转换操作，从而BUSY(t)从低状态(逻辑0)转换到高状态(逻辑1)。BUSY(t)在转换操作期间保持为高，并在最大转换时间内完成转换后返回到低状态。转换操作提供编码值I(n)，该编码值准备在BUSY(t)返回到低状态时的下降沿被读取。由凌力尔特公司制造并销售的商品LTC2378-20为ADC电路的一示例，其输出时序波形BUSY(t)，以指示转换操作正在进行的时间以及数字值已准备好的时间。数据表可供LTC2378-20使用。该文件通过引用结合于此，作为ADC电路时序特性的一示例。例如，ADC901可已知具有最大转换时间，该最大转换时间可表征从V(CNV)的上升沿到BUSY(t)的下降沿的最大持续时间。

锁存器电路902在BUSY(t)的上升沿被时控。复位事件之后，锁存器电路902和加法电路903组合起来为序列I(n)提供积分操作。锁存器电路902通过单触发电路910提供的波形RST(t)的高状态被复位。当事件序列E(n)为真时，单触发电路910在BUSY(t)的上升沿(或上升沿之后不久)提供低-高-低脉冲。复位波形RST(t)由配置和同步电路904提供，该配置和同步电路904用于同步可配置信号处理核心电路913。加法电路903输出和值序列SI(n)。SI(n)的每个值为ADC 901自最近的复位事件以来提供的值I(n)的和。

图10示出了电路900的示例性时序图。对于n＝2和n＝7，锁存器902被复位为零，以便SX(2)＝0且SX(7)＝0。ADC 901可顺序提供示例性值I(1)＝12、I(2)＝125、I(3)＝32、I(4)＝-67、I(5)＝-9、I(6)＝27及I(7)＝42。当锁存器902未被复位时，关联SI(n)＝SX(n)+I(n)，SX(n)＝SI(n-1)是递归的。在该示例中，SI(2)＝SX(2)+I(2)＝I(2)＝125且SI(3)＝SI(2)+I(3)＝157且SI(4)＝SI(3)+I(4)＝90且SI(5)＝SI(4)+I(5)＝81且SI(6)＝SI(5)+I(6)＝108。由于锁存器902的复位，对于n＝7，SX(7)＝0，下一值为SI(7)＝SX(7)+I(7)＝I(7)＝42。由电路902和电路903提供的积分(一阶SINC)操作的界限(相位特性)通过复位事件进行选择，该复位事件由配置和同步电路904通过波形RST(t)提供。因此，电路904对灵活SINC ADC电路900的信号处理操作进行同步。

计数器电路905通过波形RST(t)的高状态被复位到数值1。计数器电路905提供表示数值序列L(n)的代码序列。数值L(n)为BUSY(t)上升沿的计数，其表示包含在和值SI(n)中的多个值I(n)。参见图10的示例性时序图。

定标电路(scaling circuit)906通过比例因子F(n)按比例确定(例如，通过除法)和序列SI(n)的每个值，该比例因子F(n)是L(n)的预定义函数。例如，IO(n)＝SI(n)/F(n)。定标电路906可为，通过为2的幂的比例因子F(n)按比例确定SI(n)的值的多路复用器电路。例如，当L(n)等于1时，比例因子F(n)的第一值可为1。当L(n)等于2时，比例因子F(n)的第二值可为2。当L(n)等于3或4时，比例因子F(n)的第三值可为4。当L(n)等于5、6、7或8时，比例因子F(n)的第四值可为8。当L(n)等于9、10、11、12、13、14、15或16时，比例因子F(n)的第五值可为16，等等。

计数器电路905是提供暂定配置代码CC＝L(n)的示例性状态机电路，该暂定配置代码指示针对序列索引n的每个值的暂定采样率比。当对于序列索引k的值k1，将IO(n)的值选择作为O(k)输出时，配置代码CC＝SRR(k)的实际(所选择的)值取决于序列索引n的值n1。在该示例中，CC＝SRR(k1)＝L(n1)且O(k1)＝IO(n1)。序列索引n的值n1通过时序波形V(SCO)的时序模式进行选择，该时序波形V(SCO)请求即将经由串行接口(端子SDO)输出的符号(比特)。参照图10，通过n＝6的时间间隔内所施加的V(SCO)的上升沿选择示例性配置代码CC＝L(6)＝5，该时序波形V(SCO)请求n1＝6的输出值O(k1)＝IO(n1)。比例因子F(n1)＝8可为大于或等于L(n1)＝5的2的最小幂。在该示例中，适合于所选配置的输出值O(k1)为IO(n1)＝SI(n1)/F(n1)＝108/8，其中，SI(n1)＝108是I(n)的选定数目L(n1)＝5个值的和，n属于{2，3，4，5，6}。因此，由电路904提供的配置代码CC＝L(n1)响应于BUSY(t)和V(SCO)的时序模式，该V(SCO)请求即将经由串行接口(端子SDO)输出的符号。响应于信号处理电路900接收一对输出值O(k1)＝IO(n1)的请求(即V(SCO)的上升沿)，状态机电路(计数器905)转换到预定义状态L(n1+1)＝1。

并行加载(parallel-load)移位寄存器907可作为数字串行接口电路操作。对于序列索引n的选定值n1，多个比特(表示IO(n)的值IO(n1))通过波形LOAD(t)的高状态被同时(并行地)加载到移位寄存器907中。时序波形V(SCO)的上升沿在移位寄存器907中以朝向端子SDO的预定方向移位。因此，对于n＝n1，表示数值O(k1)＝IO(n1)的代码(通过LOAD(t)的高状态被加载到寄存器907中)响应于对该代码的请求(V(SCO)的多个上升沿)，经由端子SDO连续地作为波形V(SDO)输出。在一示例性实施例中，移位寄存器907可具有耦合到端子CHAIN的串行移位输入端，以便于移位寄存器907以链式配置与外部移位寄存器一起操作。另一示例性实施例可不提供示例性端子CHAIN。

示例性配置和同步电路904包括时序模式-数字转换器(TPDC)电路908、译码电路909、计数器电路905和单触发脉冲生成电路910。TPDC电路908包括计数器电路911和锁存器电路912。当BUSY(t)为高时，计数器电路911被复位到零。灵活SINC ADC电路900可提供时序规范，该时序规范禁止在施加V(CNV)的上升沿之前和之后的特定时段内施加V(SCO)的上升沿。因此，当BUSY(t)为高且计数器911被复位时，时序规范可阻止(通过规范)V(SCO)的上升沿。在对计数器911进行复位之前，电路911在BUSY(t)为低时所计算的V(SCO)上升沿的数目SRC(n)，在BUSY(t)的每个上升沿被加载到锁存器912中。译码电路909可为通过BUSY(t)被时控的状态机电路。计数器905被示出为与译码电路909分离，但是它可被看作译码电路909的一部分。对于预定数值Q(例如Q＝19)，事件序列E(n)＝(((SRC(n-1)＝0)且(SRC>0))或(SRC(n)>Q))可根据所述的示例性规则17来定义。

图10的示例性时序图示出了n＝2和n＝7时所出现的事件，其如所描述的那样对电路902和电路905进行复位。由于SRC(7)＝4>0而SRC(6)＝0，因此n＝7时出现事件。译码电路909还提供加载使能序列LDE(n)＝((SRC(n)＝0)或(SRC(n)>Q))，该加载使能序列指示读取操作完成的时间。当LDE(n)＝1时，单触发电路910在BUSY(t)的下降沿提供低-高-低脉冲LOAD(t)，该脉冲在n＝5和n＝6时将IO(n)加载到移位寄存器907中。移位寄存器907中的值IO(6)覆盖在先的(未输出)值IO(5)。在数字串行通信处理期间，当LDE(n)为低时，禁止将值加载到移位寄存器907中的进程。当请求一个或多个比特(SRC(n)>0))时，数字串行通信处理开始，且当串行接口变为闲置(SRC(n)＝0)时或者当在I(n)的采样-采样周期内请求预定义最小数目的比特(SRC(n)>Q)时，数字串行通信处理完成。当(SRC(n)>Q)时，数字串行通信处理可在一个周期内开始并完成。则灵活SINC ADC电路900作为奈奎斯特型ADC操作，该奈奎斯特型ADC通过V(SDO)分别输出每个转换结果O(k)＝I(n)。

在一数字串行通信处理期间，灵活SINC ADC电路900可以以一采样率比操作，该采样率比超过经由端子SDO输出的符号(比特)的数量。那么符号请求计数序列SRC(n)可仅包括两个不同的数值：0和1。因此，经由串行接口(端子SDO)输出的最大符号率可等于输入采样率。当低成本外部电路和/或低功率外部电路不能以高符号率进行通信时，相对低的最大符号率可具有优势。例如，微控制器(外部电路)可被限制为以每秒一百万比特的最大符号率进行操作。ADC电路901可被配置为以每秒一百万次采样的输入采样率对V(AIN，VSS)进行采样。I(n)的每个数值可由20位代码表示。灵活SINC ADC电路900可以以32:1的恒定采样率比操作。O(k)的每个数值可由24位代码表示。响应于对由一微秒间隔时间间隔开的比特的24个连续请求，每个代码可以以24比特块输出，从而将瞬时符号率限制到每秒最大一百万比特(根据需要)。

图9的灵活SINC ADC电路900的结构类似于图7A和图7B的可配置信号处理电路700的结构。例如，TPDC电路908可好比图7B的符号请求计数电路610。译码电路909和计数器电路905可好比图7B的译码电路705。单触发脉冲发生电路910可好比图7B的电路706。但是，也存在一些不同。其它实施例可具有特定方面和/或特征，该特定方面和/或特征可不同于本文所描述的示例性实施例的方面和特征。例如，图9中的电路910提供两种波形RST(t)和LOAD(t)，这两种波形可好比图7A和图7B中的波形WO(t)。波形LOAD(t)可提供一个或多个(包括潜在的数百万个)脉冲，对于每个值O(k)，这些脉冲用于将一个或多个IO(n)的值加载到移位寄存器907中。该一个或多个脉冲可好比WO(t)的单个上升沿，该上升沿用于将O(k)的值加载到图7A中的数字串行接口电路402中。在图9中，通过ADC 901提供的单触发型操作，从所施加的时序波形V(CNV)获得时序波形BUSY(t)。在图7B中，通过缓存V(CNV)获得WI(t)，其可等同于提供一直联WI(t)＝V(CNV)。

灵活SINC ADC电路900为可以以多种方式修改的示例性实施例。例如，锁存器电路912可被移动至包含在译码电路909内，或者其可被整个移除。在一些实施例中，SRC(n)可表示在BUSY(t)的上升沿被评估(采样)的代码序列。除包括它们被采样的时间的短时段之外，表示SRC(n)代码的波形可能不稳定。在一些实施例中，计数器电路911可通过BUSY(t)的上升沿或下降沿来复位，而不是通过BUSY(t)的高状态来复位。

复位事件可使状态机电路(例如，计数器911)转换到预定义状态。状态机电路可具有对一操作等效的多个状态，且复位事件可使状态机电路转换到一些等效状态中的任一个。多个等效状态可统称为(单个)状态，该状态包括预定义状态。

通过提供代替V(CNV)的BUSY(t)，图9中的TPDC电路908可由图6B的TPDC电路610替代。在一修改的配置中(其中，计数器电路911在BUSY(t)的上升沿被复位)，TPDC电路610可等同于TPDC电路908。计数器电路602无需被复位，从而电路602可为不可复位的。所提供的代替V(CNV)的BUSY(t)的上升沿可使TPDC电路610转换到预定义状态(一些等效状态中的任一个)，使得当计数器电路911通过BUSY(t)的上升沿被复位时，TPDC电路610的操作等同于TPDC电路908的操作。状态机电路610的多个状态因电路602和电路605的模数式(modulo-type)特性而等同于该状态机电路的操作。图9中移除锁存器912可等同于图6B中移除锁存器603。锁存器电路603和锁存器电路604可被修改为通过下降沿而不是上升沿来时控，这样做可允许(通过规范)串行接口在延长时间段内具有活动性。

本领域技术人员将认识到，图9中的计数器电路905的实施可类似于图6B(如对计数器电路911的描述)。不包括锁存器603的电路610具有多个状态，这些状态等同于计数器电路905的预定义(复位)状态。计数器电路可被视为对恒定输入值(例如，1)提供积分操作的电路。电路902和电路903组合起来提供积分操作，其可由RST(t)的高状态复位。一阶CIC滤波器(Hogenauer描述的)可被提供为代替电路902和电路903。当锁存器电路902被修改为通过RST(t)的上升(或下降)沿而不是通过RST(t)的高状态而复位时，一阶CIC滤波器可提供等同于电路902和电路903的操作。一阶CIC滤波器可在RST(t)的上升(或下降)沿转换到预定义状态(一些等效状态中的任一个)。如果锁存器电路902被配置为通过边沿复位，则可不需要单触发电路910。同样，如果移位寄存器907的并行加载操作通过边沿触发，则可不需要单触发电路910。

示例性译码电路909可根据示例性规则17来配置。对于足够大的Q值(无穷大)，规则17可退化为示例性规则16，这可在某些实施例没有显式(explicit)译码电路909的情况下提供。例如，示例性TPDC电路可在串行接口上提供单比特活动指示，例如X(n)＝(SRC(n)>0)。用于获得X(n)的TPDC电路可提供单比特可复位锁存器电路(未示出)和单比特锁存器电路912，该单比特可复位锁存器电路代替计数器911，该单比特锁存器电路912用于输出X(n)。锁存器902和计数器电路905可被修改为，通过表示X(n)的波形X(t)的上升沿来复位，该上升沿可指示串行接口从闲置X(n-1)＝0转换到活动X(n)＝1。波形X(t)和BUSY(t)可被组合在一起来获得波形LOAD(t)，该波形LOAD(t)用于仅在数字串行通信处理完成(X(n)＝0)时，将IO(n)加载到移位寄存器907中。因此，某些实施例不需要包括显式译码电路909。

因此，所描述的示例性实施例可以以大量方式修改，上述示例性实施例包括(但不限于)灵活SINC ADC电路900。

一些示例性实施例可以是图4B的示例性电路400B的变型，这些实施例可被认为是模拟-数字(A/D)转换器电路/系统、或者是A/D信号处理电路/系统。电路400B接收模拟输入信号V(AIN，VSS)，并经由串行接口SDO提供数字输出信号。其它实施例可接收(评估)输入信号(可要么是模拟信号要么是数字信号)，并提供(输出)输出信号(可要么是模拟信号要么是数字信号)。存在四种排列：模拟输入-模拟输出(A/A)、模拟输入-数字输出(A/D)、数字输入-模拟输出(D/A)和数字输入-数字输出(D/D)。示例性实施例的输入/输出特性可以是A/A、A/D、D/A或D/D。

模拟信号可具有连续时间性质(波形)、离散时间性质(采样值序列)或者复合性质(例如，由每个脉冲的积分/面积或一些其它性质表征的脉冲序列)。模拟信号可关于(对应于)一时基被采样、评估和/或表示，该时基可以是基本上均匀、稍微均匀或者高度非均匀的。模拟信号可以是各种物理量的表征，所述物理量包括(但不限于)电压、电流、电荷、磁通量、电场、光强度、颜色、频率、相位、温度、速度、质量、压强、浓度、密度、厚度、透明度、反射(reflection)和/或摩擦力。

数字信号可以是包含任何类型的编码的任何代码序列。数字信号可对应于一时基，该时基可以是基本上均匀、稍微均匀或者高度不均匀的。代码可为排列的任何数量的符号。符号可具有任何数量的可能符号值。在物理系统(例如，计算机)中，符号值可由一物理量表示，该物理量包括(但不限于)电压、电流、电荷、磁通量、电场、光强度、颜色、频率、相位、温度、速度、质量、压强、浓度、密度、厚度、透明度、反射和/或摩擦力。多符号代码可以以并行方式(多个物理量同时表示多个符号)或以串行方式(在第一时间实例表示一个或多个符号，之后在第二时间实例表示一个或多个符号)来表示和/或通信。用于串行地传送代码的接口可包括用于一次传送一个以上符号的一个以上端子。

可经由提供电流隔离的端子提供符号序列的串行通信。例如，可在相对短或长的距离内无线传送符号。短程无线通信包括使用变压器(耦合电感)或其它器件的磁耦合。变压器可被实现为印刷电路板(PCB)上的导电线路。短程无线通信还包括电容耦合，该电容耦合可被从印刷电路板上的一导体(发射天线)提供到另一导体(接收天线)。无线通信还包括光通信，该光通信可以是远程或短程的。无线通信可提供一编码方案，该编码方案用于识别各个代码之间的界限。

图11示出了示例性可配置信号处理电路/系统1100。输入接口电路1101接收输入信号IN，该输入信号IN可为模拟信号或数字信号。接口电路1101评估输入信号IN，以获得输入值序列I(n)。I(n)的每个值可要么为模拟值、要么为代码。因此，输入接口电路1101的输入IN到输出I(n)的特性可为A/A、A/D、D/A或D/D。在图4A的示例中，输入接口电路401A是数字输入-数字输出(D/D)电路。在图4B的示例中，输入接口电路401B是模拟输入-数字输出(A/D)电路，该模拟输入-数字输出电路通常称为ADC电路。模拟采样电路可为模拟输入-模拟输出(A/A)输入接口电路的示例。

输出接口电路1102提供一输出信号OUT，该输出信号可为模拟信号或数字信号。接口电路1102从输出值序列O(k)获得输出信号OUT。O(k)的每个值可要么是模拟值、要么是代码。因此，输出接口电路1102的输入O(k)到输出OUT的特性可为A/A、A/D、D/A或D/D。在图4A的示例中，输出接口电路402为数字输入-数字输出(D/D)电路。在另一示例性实施例中，输出接口电路1102可为D/A电路，该D/A电路通常称为数字-模拟转换器(DAC)电路。在一些示例性实施例中，输出接口电路1102可包括所谓的信号重构电路(本领域技术人员所熟知的)，以从离散时间信号获得连续时间模拟信号波形OUT。信号重构电路可为模拟输入-数字输出(A/A)输出接口电路的示例。

可配置信号处理核心电路1103接收输入值序列I(n)并获得输出值序列O(k)。信号处理核心电路1103的输入到输出特性可为A/A、A/D、D/A或D/D，对应于I(n)和O(k)的特性。在一示例性实施例中，可配置开关电容器电路可从模拟输入序列I(n)获得模拟输出序列O(k)。在另一示例性实施例中，可配置ADC电路可从模拟输入序列I(n)获得数字输出序列O(k)。示例性delta-sigma ADC电路可具有可配置采样率比和/或可配置频率响应。在另一示例性实施例中，可配置DAC电路可从数字输入序列I(n)获得模拟输出序列O(k)。示例性delta-sigma DAC电路可具有可配置采样率比和/或可配置频率响应。在另一示例性实施例中，可配置状态机电路可从数字输入序列I(n)获得数字输出序列O(k)。示例性状态机电路可提供多种可选数字信号处理操作，这些可选数字信号处理操作包括MP3编码、抽取滤波、插值滤波和回波消除。在图9的示例中，可配置信号处理核心电路913为状态机电路。

通过配置电路1104提供的配置代码CC，选择可配置信号处理核心电路1103的可选信号处理操作。配置电路1104还提供一时序波形WI(t)，该时序波形WI(t)指示I(n)的值准备好被读取/被传送的时间。在一些示例性实施例中，配置电路1104还提供一时序波形SYNC(t)，该时序波形SYNC(t)用于同步通过配置代码CC选择的信号处理操作。可通过配置代码CC和/或通过时序波形WI(t)和SYNC(t)的特性，选择电路1103的采样率比。在图7B的示例中，时序波形SYNC(t)同步所选择的信号处理操作。在图9的示例中，RST(t)同步所选择的信号处理操作。配置电路1104还向输出接口电路1102提供一时序波形WO(t)，该时序波形WO(t)指示O(k)的值准备好被读取/被传送的时间。在图7a的示例中，时序波形WO(t)向输出接口电路402传送O(k)的值。在图9的示例中，时序波形LOAD(t)向输出接口电路907传送O(k)的值。时序波形LOAD(t)可针对O(k)的每个值提供多个脉冲，在电路907中加载并重写O(k)的多个暂定值。

配置电路1104基于从输入接口电路1101接收的第一时序波形RI(t)和从输出接口电路1102接收的第二时序波形RO(t)，提供配置代码CC以及时序波形WI(t)、时序波形WO(t)和时序波形SYNC(t)。在图9的示例中，配置电路704包括时序模式-数字转换器(TPDC)电路610，该电路从第一时序波形V(CNV)和第二时序波形V(SCO)获得模式识别代码序列SRC(n)。译码电路705从模式识别代码序列SRC(n)和时序波形V(CNV)获得配置代码CC和时序波形SYNC(t)。预定义时序模式可通过TPDC电路的特性和译码电路提供的预定义规则来表征(定义)。配置电路1104提供配置代码CC、以及时序波形WI(t)、时序波形WO(t)和时序波形SYNC(t)，如果时序波形RI(t)和RO(t)与预定义时序模式匹配、以及当时序波形RI(t)和RO(t)与预定义时序模式匹配时，响应于此，SYNC(t)选择电路1103(图11)的可选信号处理操作。

输入接口电路1101基于时序特性获得第一时序波形RI(t)，该时序特性是对于外部电路(未示出)如何经由输入接口电路1101提供输入值序列I(n)的时序特性。在一些示例性实施例中，外部电路可提供时序波形TI(t)，该时序波形TI(t)指示输入值序列I(n)的时基。在图7A的示例中，时序波形V(CNV)指示输入值序列I(n)的时基，该输入值序列I(n)由V(CNV)控制的ADC电路401B提供(经由ADC电路401B)。在图4A的示例中，配置电路404可接收施加的时序波形V(SCI)、或者从V(SCI)获得的波形RI(t)、或者从V(SDI)和V(SCI)的组合获得的时序波形WI(t)。因此，在一些实施例中，输入接口电路1101可接收时序波形TI(t)。

图11的其它示例性实施例可向外部电路(未示出)提供作为一输出的时序波形TI(t)。在一示例中，输入信号IN可由第一外部电路(未示出)无线提供。无线通信协议可用于识别代码之间和/或代码段之间的界限。输入接口电路1101可为一接收机(通常称为无线电接收装置(radio))，该接收机从无线输入信号IN获得I(n)以及I(n)的时基RI(t)。在该示例中，输入接口电路1101可向第二外部电路输出时序波形TI(t)＝RI(t)，以指示从输入信号IN获得的I(n)的时基。

在另一示例中，输入接口电路1101可输出时序波形TI(t)，以指示已在输入信号IN中检测到预期脉冲序列中的一个脉冲(例如，流体流中的一滴)。所检测到的脉冲的积分(或另一感兴趣的参数)可被提供作为值I(n)。在该示例中，TI(t)可等同于RI(t)和WI(t)。因此，在一些示例性实施例中，输入接口电路1101可输出从输入信号IN获得的时序波形TI(t)。

示例性输入接口电路1101可以以超过I(n)的采样-采样率的速率提供操作。例如，输入接口电路1101可以是过采样(增量总和)ADC，或者它可以是数字串行接口电路。第一时序波形RI(t)可包括I(n)的每个值的多个转换(上升沿和/或下降沿)。与相对于RO(t)的转换出现的时间、RI(t)的转换出现的时间有关的时序模式可匹配预定义时序模式，该预定义时序模式可由配置电路1104确定。对于一预定义时序模式，第一时序波形RI(t)可具有比第二时序波形RO(t)相对更多或更少的转换。在图10的示例中，第一时序波形BUSY(t)具有比第二时序波形V(SCO)更少的转换。在图4A的示例中，第一时序波形V(SCI)可具有比第二时序波形V(SCO)更多的转换。

输出接口电路1102基于时序特性获得第二时序波形RO(t)，该时序特性为对于外部电路(未示出)如何请求O(k)的值(即将经由输出接口电路1102输出)的时序特性。在一些实施例中，O(k)的值可通过外部电路所施加的时序信号TO(t)的单个转换或单个脉冲来请求。例如，输出接口电路1102可为DAC电路，该DAC电路每当所施加的时序波形TO(t)提供上升沿时，根据O(k)的值更新输出信号波形OUT。在该示例中，输出接口电路1102可向配置电路1104提供第二时序波形RO(t)＝TO(t)。电路1101可以是数字串行接口电路，且电路1103可提供可选内插滤波器信号处理操作。该示例可好比对图7A的示例中的信号流方向进行反转(将输入改为输出，反之亦然)。

在其它示例性实施例中，可通过TO(t)的多个转换或脉冲请求O(k)的值。在图5A和图6A的示例中，可提供V(SCO)的预定义数目N的转换(上升沿)，以请求即将经由串行接口SDO输出值O(k)。第二时序波形RO(t)可要么为V(SCO)要么为XO(t)，这取决于除N电路601(图6)是被解释为图11中的配置电路1104的一部分，还是被解释为图11中的接口电路1102。

在图7A和图7B的示例中，可提供未知数目的V(SCO)的转换，以请求O(k)的值。配置电路704接收第二时序波形RO(t)＝V(SCO)，该第二时序波形指示对经由串行接口SDO输出的符号所进行的每个请求。O(k)的值通过V(SCO)进行请求，这是由于O(k)的值由V(SCO)所请求的多个符号表示。用于请求符号(经由串行接口SDO输出)的时序模式可根据预定义时序模式提供。配置电路704提供TPDC电路610和译码电路705，以根据若干预定义时序模式中的任一个来确定是否以及何时请求符号。译码电路705可提供规则，以识别对于O(k)的每个值所请求的符号的数目(其可以是未知数目)。因此，输出接口电路1102可针对O(k)的值的每个请求提供第二时序波形RO(t)，该第二时序波形包括多于一个(包括未知数量)的脉冲或转换。

第一时序波形TI(t)可谓与I(n)值的接收、获得和/或评估同步。

第二时序波形TI(t)可谓与O(k)的值的请求和/或输出同步。

在一示例性实施例中，输入接口电路可向配置电路提供多个时序波形。在同一或另一示例性实施例中，输出接口电路可向配置电路提供多个时序波形。对于任何数量的时序波形，可定义预定义时序模式，任何数量的时序波形包括一个时序波形、两个时序波形、三个时序波形、四个时序波形或更多的时序波形。

示例性实施例可包括多通道信号处理。在图7A的示例中，ADC电路401B可由多通道ADC电路代替，该多通道ADC电路具有接收多个模拟输入信号的配置。多通道ADC电路可经由多个端子接收多个模拟输入信号。例如，可经由替代端子AIN的4个端子AIN1、AIN2、AIN3和AIN4接收4个模拟输入信号V(AIN1，VSS)、V(AIN2，VSS)、V(AIN3，VSS)和V(AIN4，VSS)。

在一示例中，多通道ADC电路可包括用于在采样序列中每次对多个模拟输入信号中的一个进行采样的模拟多路复用电路。采样序列可以是预定义的(固定的)或者可配置的(可选择的)。

在另一示例中，多通道ADC电路可响应于所施加的时序波形V(CNV)，同时对多个模拟输入信号进行采样。示例性同时采样多通道ADC电路可包括多个采样电路和单个多路复用核心ADC电路，该单个多路复用核心ADC电路用于顺序地对多个同时采样的值进行评估。另一示例性同时采样多通道ADC电路可包括多个ADC电路，该多个ADC电路用于同时采样和评估多个模拟输入信号。

多通道ADC电路可以是图11中的输入接口电路1101，该输入接口电路提供了多个输入序列I1(n)，I2(n)，...，而不是单个输入序列I(n)。在一个示例中，时序波形RO(t)可为与一操作(例如，采样操作)同步的单个时序波形，该操作由所有输入序列I1(n)，I2(n)，...共享。在另一示例中，RO(t)可为包括多个坐标时序波形的矢量(vector)时序波形。坐标时序波形可与一输入序列的操作同步。每个输入序列可具有单独的采样率和单独的序列索引I1(n1)，I2(n2)，...。

可配置信号处理核心电路1103可为每个输入序列I1(n1)，I2(n2)，...提供多种可选信号处理操作，以获得多个输出序列O1(k1)，O2k2)，...。可从I1(n1)到O1(k1)定义第一信号路径和第一信号处理操作。可从I2(n2)到O2(k2)定义第二信号路径和第二信号处理操作，等等。在一示例中，配置代码CC可选择由所有信号路径共享的信号处理操作。在另一示例中，配置代码CC可为每个信号路径单独地选择信号处理操作。

在一实施例中，输出接口电路1102可经由多个专用串行接口(端子SDO1，SDO2，...)分别传送输出序列O1(k1)，O2(k2)，...。

在另一实施例中，输出接口电路1102可经由单个串行接口传送多个输出序列O1(k1)，O2(k2)，...。例如，输入序列I1(n)，I2(n)，...可具有共同的输入采样率。可配置信号处理电路1103可提供抽取滤波器信号处理操作，该抽取滤波器信号处理操作对于每个信号路径均具有单独的可选采样率比。本领域技术人员所公知的是，经由串行接口SDO的传送可基于输入采样率下的时分复用。对于数目P个信号路径，经由SDO发生的任何传送可根据该传送的多路复用时隙的索引p，被分配给{1,2，...，P}中的特定信号路径p。时隙的索引p可通过以输入采样率递增的P状态计数器电路获得。例如，如果索引p＝2时通过时序波形TO(t)的低-高-低脉冲请求符号，则指定(p＝2)输出序列的符号可在串行接口SDO上作为V(SDO)输出。TO(t)的低-高-低脉冲可包括在提供到指定(p＝2)配置电路的时序波形中，用于获得相应指定信号路径的指定配置代码CC2。图7B的示例性配置电路704可被修改，使得TPDC电路610和译码电路705仅在索引p具有指定值(例如p＝2)时，接收低-高-低脉冲。译码电路705可提供规则，所述规则包括为索引p的每个值选择一指定信号路径。这样做可使时分复用操作与外部电路同步，而不必专门为此目的分配任何端子。

示例性实施例可为信号处理电路配置任何数量的特征、方面和/或参数，包括(但不限于)本文所描述的示例性特征、方面和/或参数。可配置信号处理核心电路可提供多种可选信号处理操作，每种可选信号处理操作可具有用于同步信号处理操作的可选相位特性。包括输入接口电路和输出接口电路的任何辅助电路可具有可配置特征。在一示例中，LVDS串行接口电路的输出电流水平可以是可配置的。在另一示例中，模拟-数字转换器(输入接口电路)的功耗可以是可配置的。在另一示例中，以代码形式提供的、用于表示值O(k)的多个符号可以是可配置的(与链式配置结合使用)。在另一示例中，串行接口的相位特性(例如，代码界限)可以是可配置的。在另一示例中，DAC或ADC电路的满幅信号水平(例如，参考电压)可以是可配置的。在另一示例中，多通道系统中的多个活动通道可以是可配置的。在另一示例中，对于输入接口电路(例如，多路复用输入数字串行接口电路、或者多通道ADC电路)和/或输出接口电路(例如，多路复用数字输出串行接口电路、或者多通道DAC电路)，多路复用序列可以是可配置的。在另一示例中，多路复用操作或电路的相位特性可配置用于同步。本领域技术人员将认识到，可通过经由外部连接提供配置代码来配置的大体上任何参数均可根据本教导来配置。

已经讨论的组件、步骤、特征、目的、益处和优点仅仅是说明性的。它们以及与它们有关的讨论并不旨在以任何方式限制保护范围。许多其它实施例也可被预期。这些实施例包括具有更少、附加和/或不同的组件、步骤、特征、目的、益处和/或优点的实施例。这些实施例还包括在其内部件和/或步骤被不同布置和/或排列的实施例。

除非另有说明，在本说明书中陈述的、包括在所有测量、值、等级、位置、量级、尺寸和其它规格，包括那些在所附权利要求中的，都是大概的而不是确切的。它们的目的是有一个与它们相关功能及它们所属领域中的习惯一致的合理范围。

本公开中所引用的所有文章、专利、专利申请和其它出版物均通过引用结合于此。

短语“用于…的装置”用在权利要求中时旨在并应当被解释为包括已描述的相应结构和材料及其等同物。类似地，短语“用于……的步骤”用在权利要求时旨在并应当被解释为包括已描述的相应动作及其等同物。权利要求中无这些短语意味着，权利要求不旨在且不应当被解释为受限于这些相应结构、材料、或动作或其等同物。

保护范围仅由下面的权利要求书来限定。该范围旨在并应当被广泛地解释为，与权利要求书中所使用的语言根据本说明书及所遵循的实施历史所解释时的普通含义一致，除了提出特定含义之外，并被解释为包括所有结构和功能等同物。

诸如“第一”和“第二”等的相关术语可单独使用，以从一个实体或功能区分另一个，而不一定要求或者暗示这些实体或动作之间的任何实际关系或者顺序。术语“包括”、“包含”及其任何其它变型当结合说明书或者权利要求书中的元件列表使用时，旨在表明该列表是非排他的，从而表明可包括其它元件。类似地，前面带有“一”(“a”)或者“一个”(“an”)的元件，在没有进一步的限制的情况下，不排除存在同类型的其他元件。

没有权利要求旨在涵盖未能满足专利法第101款、102款或者103款的要求的主题，它们也不应以这种方式来解释。这些主题的任何非故意涵盖在此澄清。除了刚刚在该段中声明的之外，已经声明或者说明的内容均不旨在或者不应被解释为将任何组件、步骤、特征、目的、益处、优点或等同贡献给公众，不管它是否在权利要求中叙述。

摘要被提供以帮助读者快速地确定本技术公开的本质。摘要被提交为不会被用来解释或限制权利要求书的范围或含义。另外，在前面详细描述中的各种特征在各实施例中组合在一起，以使本公开简单化。这种公开方法不应当被解释为，要求所主张的实施例比每个权利要求中明确陈述的特征需要更多的特征。相反，如所附权利要求书所反映的，发明主题在于少于单个公开实施例的所有特征。因此，所附权利要求书在此被并入到详细说明中，每个权利要求自身作为单独要求的主题。

Claims

1.一种可配置信号处理电路，所述可配置信号处理电路提供多种可选信号处理操作，所述可配置信号处理电路包括配置电路，所述配置电路基于接收的、与评估输入信号的时间和输出输出信号的时间相关的时序模式而提供配置代码，所述配置代码从所述多种可选信号处理操作中选择第一信号处理操作。

2.根据权利要求1所述的可配置信号处理电路，其中，所述配置电路基于所述时序模式配置相位特性。

3.根据权利要求1所述的可配置信号处理电路，其中，所述配置电路包括时序模式-数字转换器电路，所述时序模式-数字转换器电路响应于所述时序模式而提供模式识别代码序列。

4.根据权利要求3所述的可配置信号处理电路，其中，所述模式识别代码序列中的代码表示一段时间内经由串行接口传送的符号的计数。

5.根据权利要求3所述的可配置信号处理电路，其中，所述时序模式-数字转换器电路包括响应于多个时序波形的状态机电路。

6.根据权利要求3所述的可配置信号处理电路，其中：

所述配置电路还包括接收所述模式识别代码序列的译码电路；以及

所述译码电路响应于用于测试所述模式识别代码序列的第一规则而提供所述配置代码。

7.根据权利要求6所述的可配置信号处理电路，其中，所述配置电路基于用于测试所述模式识别代码序列的第一规则被满足的时间，来同步所述第一信号处理操作。

8.根据权利要求6所述的可配置信号处理电路，其中，所述第一规则为一规则的分支，所述规则用于测试所述模式识别序列的多个可变长度模式。

9.根据权利要求8所述的可配置信号处理电路，其中，所述第一规则关于预定义优先顺序，测试所述模式识别代码序列中第一相关位置处的第一代码。

10.根据权利要求8所述的可配置信号处理电路，其中，所述第一规则测试所述模式识别代码序列中第一相关位置处的第一代码相对于预定义代码的等同性，该预定义代码指示串行接口的闲置。

11.根据权利要求6所述的可配置信号处理电路，其中，所述第一规则关于预定义优先顺序，测试所述模式识别代码序列中第一相关位置处的第一代码。

12.根据权利要求11所述的可配置信号处理电路，其中，所述第一规则测试所述模式识别代码序列中第二相关位置处的第二代码相对于预定义代码的等同性，该预定义代码指示串行接口的闲置。

13.根据权利要求6所述的可配置信号处理电路，其中，所述第一规则测试唯一模式。

14.根据权利要求1所述的可配置信号处理电路，还包括评估所述输入信号的模拟-数字转换器电路。

15.根据权利要求14所述的可配置信号处理电路，其中，所述输出信号是经由串行接口输出的多符号代码序列。

16.根据权利要求15所述的可配置信号处理电路，其中，所述配置电路包括时序模式-数字转换器电路，所述时序模式-数字转换器电路提供模式识别代码序列，所述模式识别代码序列表征一段持续时间内经由所述串行接口输出的多个符号，所述持续时间大体上等于所述模拟-数字转换器电路的采样-采样周期。

17.根据权利要求14所述的可配置信号处理电路，其中，所述模拟-数字转换器电路具有接收多个模拟输入信号的配置。

18.根据权利要求17所述的可配置信号处理电路，其中，从所述多个模拟输入信号获得多个数字序列，所述多个数字序列被多路复用并经由串行接口输出。

19.根据权利要求17所述的可配置信号处理电路，其中，所述配置电路包括时序模式-数字转换器电路和译码电路，对于所述多个模拟输入信号中的每个模拟输入信号，所述译码电路提供一适合于所选信号处理操作的配置代码。

20.根据权利要求1所述的可配置信号处理电路，其中，所述第一信号处理操作在信号频带内具有基本平坦的频率响应。

21.根据权利要求20所述的可配置信号处理电路，其中，所述多种可选信号处理操作中的第二信号处理操作的整体频率响应具有大的下垂。

22.根据权利要求1所述的可配置信号处理电路，其中，所述输出信号为模拟信号。

23.根据权利要求1所述的可配置信号处理电路，还包括评估所述输入信号的数字串行接口电路。

24.根据权利要求23所述的可配置信号处理电路，其中，所述输出信号为经由串行接口输出的多符号代码序列。

25.一种信号处理电路，所述信号处理电路用于接收输入信号并输出输出信号，所述信号处理电路包括配置电路，所述配置电路基于接收的、与评估所述输入信号的时间和输出所述输出信号的时间相关的时序模式而提供配置代码，其中，所述信号处理电路具有响应于所述配置代码的可配置特性。