CN105373185B - 包括体偏置电压产生器的系统芯片 - Google Patents

包括体偏置电压产生器的系统芯片 Download PDF

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Abstract

本发明公开了一种系统芯片，其包括具有分压器和滤波器的体偏置电压产生器。分压器包括开关电容电路和电阻器电路。开关电容电路基于第一时钟信号和第二时钟信号操作。电阻器电路通过耦接至开关电容电路和电阻器电路的第一节点输出第一电压。第一时钟信号和第二时钟信号具有相同的频率。滤波器对第一电压执行滤波操作以产生体偏置电压。

Description

包括体偏置电压产生器的系统芯片
相关申请的交叉引用
于2014年8月14日提交的标题为“包括体偏置电压产生器的系统芯片”的韩国专利申请No.10-2014-0106127以引用方式全文并入本文中。
技术领域
本文描述的一个或多个实施例涉及包括体偏置电压产生器的系统芯片。
背景技术
当金属氧化物半导体(MOS)晶体管(例如，n型MOS晶体管)的阈值电压相对高时，晶体管的操作速度可由于信号传递延迟时间的增加而降低。相反，当MOS晶体管的阈值电压相对低时，例如，当栅极与源极之间的电压低于阈值电压时，截止状态的晶体管的源极与漏极之间可发生漏电流的增大。
因此，在包括MOS晶体管的系统芯片中，如果未基于系统芯片的操作频率适当地控制晶体管的阈值电压，则系统芯片的操作速度会降低以及/或者系统芯片的漏电流会增大。
发明内容
根据一个或多个实施例，一种系统芯片包括：体偏置电压产生器，该体偏置电压产生器包括耦接在电源电压与参考电压之间的分压器，该分压器包括开关电容电路和电阻器电路，开关电容电路基于第一时钟信号和第二时钟信号操作，电阻器电路通过耦接至开关电容电路和电阻器电路的第一节点输出第一电压，第一时钟信号和第二时钟信号具有第一频率；以及滤波器，该滤波器对第一电压执行滤波操作以产生体偏置电压。第一时钟信号被激活的持续时间可不与第二时钟信号被激活的持续时间重叠。
随着第一频率增大，分压器可将第一电压的幅值增大，并且随着第一频率减小，分压器可将第一电压的幅值减小。开关电容电路可耦接在电源电压与第一节点之间，并且电阻器电路可耦接在第一节点与参考电压之间。可将体偏置电压耦合至其上形成有n型金属氧化物半导体晶体管的p型体。
开关电容电路可包括：第一开关，其耦接在电源电压与第二节点之间，第一开关基于第一时钟信号接通；第二开关，其耦接在第二节点与第一节点之间，第二开关基于第二时钟信号接通；以及电容器，其耦接在第二节点与参考电压之间。
电阻器电路可包括：第一子电阻器至第n子电阻器，它们串联连接在第一节点与参考电压之间，n为正整数；以及第一子开关至第n子开关，它们分别与第一子电阻器至第n子电阻器并联连接，第一子开关至第n子开关分别基于第一电阻器控制信号至第n电阻器控制信号接通。
电阻器电路可包括基于第三时钟信号和第四时钟信号操作的开关电容器，第三时钟信号和第四时钟信号具有第二频率。电阻器电路可包括：第一开关，其耦接在第一节点与第二节点之间，第一开关基于第三时钟信号接通；第二开关，其耦接在第二节点与参考电压之间，第二开关基于第四时钟信号接通；以及电容器，其耦接在第二节点与参考电压之间。
随着第一频率增大，分压器可将第一电压的幅值减小，并且随着第一频率减小，分压器可将第一电压的幅值增大。开关电容电路可耦接在第一节点与参考电压之间，并且电阻器电路可耦接在电源电压与第一节点之间。可将体偏置电压耦合至其上形成有p型金属氧化物半导体(PMOS)晶体管的n型体。
开关电容电路可包括：第一开关，其耦接在第一节点与第二节点之间，第一开关基于第一时钟信号接通；第二开关，其耦接在第二节点与参考电压之间，第二开关基于第二时钟信号接通；以及电容器，其耦接在第二节点与参考电压之间。
电阻器电路可包括：第一子电阻器至第n子电阻器，它们串联连接在电源电压与第一节点之间，n为正整数；以及第一子开关至第n子开关，它们分别与第一子电阻器至第n子电阻器并联连接，第一子开关至第n子开关分别基于第一电阻器控制信号至第n电阻器控制信号接通。
电阻器电路可包括基于第三时钟信号和第四时钟信号操作的开关电容器，第三时钟信号和第四时钟信号可具有第二频率。电阻器电路可包括：第一开关，其耦接在电源电压与第二节点之间，第一开关基于第三时钟信号接通；第二开关，其耦接在第二节点与第一节点之间，第二开关基于第四时钟信号接通；以及电容器，其耦接在第二节点与参考电压之间。
系统芯片可包括无重叠时钟信号产生器，用于接收具有第一频率的系统时钟信号和基于系统时钟信号产生第一时钟信号和第二时钟信号，其中第一时钟信号被激活的持续时间不与第二时钟信号被激活的持续时间重叠。
系统芯片可包括缓冲器，其用于缓冲通过滤波器产生的体偏置电压并且输出体偏置电压。电阻器电路的电阻可基于电阻器控制信号而改变。
根据一个或多个实施例，一种系统芯片包括：体偏置电压产生器，该体偏置电压产生器包括：第一开关电容电路，其耦接在电源电压与第一节点之间，第一开关电容电路基于第一时钟信号和第二时钟信号操作；第一电阻器电路，其耦接在第一节点与参考电压之间；第一滤波器，其被构造为对通过第一节点接收的第一电压执行滤波操作，以产生第一体偏置电压；第二电阻器电路，其耦接在电源电压与第二节点之间；第二开关电容电路，其耦接在第二节点与参考电压之间，第二开关电容电路基于第一时钟信号和第二时钟信号操作；以及第二滤波器，其对通过第二节点接收的第二电压执行滤波操作，以产生第二体偏置电压。
可将第一体偏置电压耦合至其上形成有n型金属氧化物半导体晶体管的p型体，可将第二体偏置电压耦合至其上形成有p型金属氧化物半导体晶体管的n型体。
根据另一实施例，一种系统芯片包括：系统时钟信号产生器，其基于时钟控制信号来产生具有第一频率的系统时钟信号；无重叠时钟信号产生器，其基于系统时钟信号产生第一时钟信号和第二时钟信号，第一时钟信号和第二时钟信号具有第一频率，第一时钟信号被激活的持续时间不与第二时钟信号被激活的持续时间重叠；体偏置电压产生器，其耦接在电源电压与参考电压之间，体偏置电压产生器产生其幅值与第一频率成正比的第一体偏置电压和其幅值与第一频率成反比的第二体偏置电压，利用基于第一时钟信号和第二时钟信号操作的开关电容器来产生第一体偏置电压和第二体偏置电压；以及处理块，其包括至少一个n型金属氧化物半导体晶体管和至少一个p型金属氧化物半导体晶体管，所述至少一个n型金属氧化物半导体晶体管的阈值电压基于第一体偏置电压而改变，所述至少一个p型金属氧化物半导体晶体管的阈值电压基于第二体偏置电压而改变。
体偏置电压产生器可包括：第一开关电容电路，其耦接在电源电压与第一节点之间，第一开关电容电路基于第一时钟信号和第二时钟信号操作；第一电阻器电路，其耦接在第一节点与参考电压之间；第一滤波器，其对通过第一节点接收的第一电压执行滤波操作，以产生第一体偏置电压；第二电阻器电路，其耦接在电源电压与第二节点之间；第二开关电容电路，其耦接在第二节点与参考电压之间，第二开关电容电路基于第一时钟信号和第二时钟信号操作；以及第二滤波器，其对通过第二节点接收的第二电压执行滤波操作，以产生第二体偏置电压。
体偏置电压产生器可包括：第一缓冲器，其用于缓冲通过第一滤波器提供的第一体偏置电压并且将第一体偏置电压提供至处理块；和第二缓冲器，其用于缓冲通过第二滤波器提供的第二体偏置电压并且将第二体偏置电压提供至处理块。
处理块可包括位于衬底上并且接收第一体偏置电压的至少一个p阱和位于衬底上并且接收第二体偏置电压的至少一个n阱，至少一个n型金属氧化物半导体晶体管位于至少一个p阱上，并且至少一个p型金属氧化物半导体晶体管位于至少一个n阱上。处理块可与系统时钟信号同步地操作。
根据一个或多个实施例，一种电压产生器包括：开关电容电路，其基于第一控制信号和第二控制信号操作；电阻器电路，其耦接至开关电容电路；以及耦接在开关电容电路与电阻器电路之间的节点，该节点输出对应于至少一个晶体管的体偏置电压的第一电压，其中第一控制信号相对于第二控制信号移位，并且其中第一电压基于第一控制信号和第二控制信号的时序。第一控制信号和第二控制信号可为分别具有第一频率和第二频率的时钟信号。第一频率实质上等于第二频率。当第一频率和第二频率改变时，第一电压可增大。
附图说明
通过参照附图详细描述示例性实施例，特征将对于本领域技术人员变得清楚，附图中：
图1示出了体偏置电压产生器的实施例；
图2示出了用于体偏置电压产生器的信号的示例；
图3示出了滤波器的示例；
图4示出了体偏置电压产生器的另一实施例；
图5示出了分压器的示例；
图6示出了分压器的另一示例；
图7示出了分压器的另一示例；
图8示出了分压器的另一示例；
图9示出了体偏置电压产生器的另一实施例；
图10示出了分压器的另一示例；
图11示出了分压器的另一示例；
图12示出了分压器的另一示例；
图13示出了分压器的另一示例；
图14、图15和图16示出了开关电容电路的示例；
图17、图18和图19示出了开关电容电路的其它示例；
图20示出了体偏置电压产生器的另一实施例；
图21示出了体偏置电压产生器的另一实施例；
图22示出了体偏置电压产生器的另一实施例；
图23示出了体偏置电压产生器的另一实施例；
图24示出了系统芯片的实施例；
图25示出了系统芯片中的处理块的示例；以及
图26示出了计算系统的实施例。
具体实施方式
下文中参照附图更完全地描述示例实施例；然而，它们可按照不同的形式实现并且不应被理解为限于本文阐述的实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把示例性实施方式全面传递给本领域技术人员。在图中，为了说明清楚，可夸大层和区的尺寸。相同的标号始终指示相同的元件。实施例可组合以形成附加实施例。
应该理解，当元件被称作“连接至”或“耦合至”另一元件时，其可直接连接至或耦合至所述另一元件，或者可存在中间元件。相反，当元件被称作“直接连接”或“直接耦合”至另一元件时，不存在中间元件。应该按照相同的方式解释其它用于描述元件之间的关系的词语(例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”等)。
本文所用的术语是为了描述特定实施例，并且不旨在限制本发明的概念。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。还应该理解，当术语“包括”、“包括……的”、“包含”和/或“包含……的”用于本文中时，指明存在所列特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明的概念所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些术语应该被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化或过于正式的含义解释它们。
虽然可未示出一些剖视图的对应的平面图和/或透视图，但是本文示出的器件结构的剖视图针对沿着平面图中将示出的两个不同方向和/或沿着透视图中将示出的三个不同方向延伸的多个器件结构提供了支持。所述两个不同方向可以彼此正交或可以彼此不正交。所述三个不同方向可包括可以与所述两个不同方向正交的第三方向。所述多个器件结构可在相同电子装置中集成。例如，当在剖视图中示出一器件结构(例如，存储器单元结构或晶体管结构)时，电子装置可包括多个所述器件结构(例如，多个存储器单元结构或多个晶体管结构)，如将通过电子装置的平面图示出的那样。所述多个器件结构可按照阵列以及/或者按照二维图案排列。
图1示出了包括分压器100和滤波器LPF 200的体偏置电压产生器10的实施例。分压器100连接在电源电压VDD与参考(例如，地)电压GND之间。分压器100包括在第一节点N1连接的开关电容电路SCC 110和电阻器电路RC 120。开关电容电路110基于第一时钟信号CLK1和第二时钟信号CLK2(二者具有第一频率)操作。在另一实施例中，参考电势可与地电压不同。例如，节点N1可连接至例如系统芯片的另一电路或替代性应用中的另一电路的节点。
图2示出了提供至体偏置电压产生器10中的开关电容电路的第一时钟信号和第二时钟信号的示例。如图2所示，第一时钟信号CLK1被激活的持续时间和第二时钟信号CLK2被激活的持续时间相对于彼此分离或移位。在一个实施例中，这些持续时间不重叠。结果，开关电容电路110可作为具有基于第一时钟信号CLK1和第二时钟信号CLK2的第一频率确定的电阻的电阻器进行操作。
可按照各种方式产生第一时钟信号CLK1和第二时钟信号CLK2。例如，可通过不同时钟电路或一个时钟电路产生第一时钟信号CLK1和第二时钟信号CLK2。在后一种情况下，例如，可通过将第一时钟信号CLK1通过反相器或者以其他方式有效地在第一时钟信号CLK1与第二时钟信号CLK2之间产生移位的另一电路来产生第二时钟信号CLK2。在另一实施例中，可使用不同类型的控制信号来操作开关电容电路110。例如，可使用具有抵消脉冲的各控制信号，例如，该控制信号不一定具有相同占空比或激活时间。
再参照图1，分压器100通过第一节点N1输出低于电源电压VDD的第一电压V1。可通过基于开关电容电路110的电阻与电阻器电路120的电阻之间的比率划分电源电压VDD来实现这一点。因此，分压器100可产生幅值基于第一频率而改变的第一电压V1。
滤波器200对通过第一节点N1从分压器100接收到的第一电压V1执行滤波操作，以产生体偏置电压Vb。在一些示例实施例中，滤波器200可为低通滤波器。在这种情况下，滤波器200可对第一电压V1执行低通滤波操作，以产生体偏置电压Vb。在一个实施例中，滤波器可看作是可选的。在这种情况下，电压V1可为体偏置电压。
图3示出了图1的体偏置电压产生器10中的滤波器200的示例。在图3中，滤波器200示为包括滤波电阻器Rf和滤波电容器Cf的低通滤波器200a。滤波电阻器Rf连接在第一节点N1与滤波器节点Nf之间。滤波电容器Cf连接在滤波器节点Nf与地电压GND之间。
随着低通滤波器200a的输入信号的频率增大，滤波电容器Cf的阻抗减小。另一方面，随着低通滤波器200a的输入信号的频率减小，滤波电容器Cf的阻抗增大。因此，低通滤波器200a可滤除通过第一节点N1接收到的第一电压V1中包括的高频元素，以产生体偏置电压Vb。
低通滤波器200a是图1的体偏置电压产生器10中的滤波器200的一个示例。在另一实施例中，例如，滤波器200可包括带通滤波器或另一种滤波器。
由于开关电容电路110基于第一时钟信号CLK1和第二时钟信号CLK2操作，通过分压器100产生的第一电压V1可包括对应于第一频率的纹波。滤波器200可滤除包括在第一电压V1中的高频元素，从而滤波器200可产生具有基本恒定的幅值的体偏置电压Vb。
如上所述，体偏置电压产生器10可产生幅值基于第一时钟信号CLK1和第二时钟信号CLK2的第一频率而改变的体偏置电压Vb。通过体偏置电压产生器10产生的体偏置电压Vb可应用在用于提供偏置电压的多种情况或应用中。在一个非限制性实施例中，体偏置电压产生器10可将体偏置电压Vb提供至系统芯片中的金属氧化物半导体(MOS)晶体管的体，并且可基于体偏置电压Vb调整MOS晶体管的阈值电压。
图4示出了图1的体偏置电压产生器10a的实施例。参照图4，体偏置电压产生器10a包括分压器100a和滤波器LPF 200。分压器100a包括开关电容电路110a和电阻器电路120a。开关电容电路110a连接在电源电压VDD与第一节点N1之间，并且电阻器电路120a连接在第一节点N1与地电压GND之间。
如参照图5的描述，开关电容电路110a可作为具有与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻的电阻器进行操作。电阻器电路120a可具有基本恒定的电阻或可变电阻。因此，随着第一频率增大，分压器100a可将第一电压V1的幅值增大。另一方面，随着第一频率减小，分压器100a可将第一电压V1的幅值减小。
图5示出了图4的体偏置电压产生器10a中的一个示例分压器100a-1。参照图5，分压器100a-1包括开关电容电路110a和电阻器电路120a-1。开关电容电路110a包括第一开关111、第二开关112和第一电容器C1 113。第一开关111连接在电源电压VDD与第二节点N2之间，并且基于第一时钟信号CLK1接通。第二开关112连接在第二节点N2与第一节点N1之间，并且基于第二时钟信号CLK2接通。第一电容器113连接在第二节点N2与地电压GND之间。
在参照图1和图2描述的实施例中，第一时钟信号CLK1被激活的持续时间不与第二时钟信号CLK2被激活的持续时间重叠。
在第一开关111接通并且第二开关112关断的同时，与作为第一电容器113的电容C1和电源电压VDD的乘积的(C1*VDD)相对应的电荷量可存储在第一电容器113中。在第一开关111关断并且第二开关112接通的同时，存储在第一电容器113中的对应于(C1*VDD)的电荷量被传递至第一节点N1。
由于第一开关111和第二开关112基于第一频率交替地接通，每时间段(例如，一秒)从电源电压VDD传递至第一节点N1的电荷量可对应于(C1*VDD*f1)，其中f1表示第一频率。因此，开关电容电路110a可在电源电压VDD与第一节点N1之间提供对应于(1/(C1*f1))的电阻。
电阻器电路120a-1可包括具有恒定电阻R的电阻器121。如参照图5的描述，开关电容电路110a可作为具有与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻的电阻器进行操作。电阻器电路120a-1可包括具有恒定电阻R的电阻器121。因此，随着第一频率增大，通过分压器100a-1产生的第一电压V1的幅值可增大。另一方面，随着第一频率减小，通过分压器100a-1产生的第一电压V1的幅值可减小。
图6示出了图4的体偏置电压产生器10a中的另一示例分压器100a-2。参照图6，分压器100a-2包括开关电容电路110a和电阻器电路120a-2。图6的分压器100a-2中的开关电容电路110a可与图5的分压器100a-1中的开关电容电路110a相同。电阻器电路120a-2可包括具有基于电阻器控制信号RCS而变化的电阻Rv的可变电阻器122。
在一些示例实施例中，可从体偏置电压产生器10a外部的源提供电阻器控制信号RCS。在其它示例实施例中，体偏置电压产生器10a可在内部产生电阻器控制信号RCS。
如上所述，开关电容电路110a可作为具有与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻的电阻器进行操作。因此，随着第一频率增大，通过分压器100a-2产生的第一电压V1的幅值可增大。另一方面，随着第一频率减小，通过分压器100a-2产生的第一电压V1的幅值可减小。
另外，由于图6的分压器100a-2包括具有基于电阻器控制信号RCS而变化的电阻Rv的可变电阻器122，分压器100a-2可通过基于电阻器控制信号RCS改变可变电阻器122的电阻Rv来控制基于第一频率而改变的第一电压V1的幅值的范围。
图7示出了图4的体偏置电压产生器10a中的另一示例分压器100a-3。分压器100a-3可包括开关电容电路110a和电阻器电路120a-3。开关电容电路110a可与图5的分压器100a-1中的开关电容电路相同。
电阻器电路120a-3包括第一子电阻器R1至第n子电阻器Rn(123-1、123-2、…、123-n)以及第一子开关至第n子开关(124-1、124-2、…、124-n)，其中n表示等于或大于二的正整数。如图7所示，第一子电阻器至第n子电阻器(123-1、123-2、…、123-n)可串联连接在第一节点N1与地电压GND之间。第一子开关至第n子开关(124-1、124-2、…、124-n)可分别与第一子电阻器至第n子电阻器(123-1、123-2、…、123-n)并联连接。第一子开关至第n子开关(124-1、124-2、…、124-n)可分别基于第一电阻器控制信号至第n电阻器控制信号(RCS1、RCS2、…、RCSn)接通。因此，电阻器电路120a-3可在第一节点N1与地电压GND之间提供基于第一电阻器控制信号至第n电阻器控制信号(RCS1、RCS2、…、RCSn)而变化的电阻。
在一些示例实施例中，可从体偏置电压产生器10a外部的源提供第一电阻器控制信号至第n电阻器控制信号(RCS1、RCS2、…、RCSn)。在其它示例实施例中，体偏置电压产生器10a可在内部产生第一电阻器控制信号至第n电阻器控制信号(RCS1、RCS2、…、RCSn)。
如上所述，开关电容电路110a作为具有与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻的电阻器进行操作。因此，随着第一频率增大，通过分压器100a-3产生的第一电压V1的幅值可增大。另一方面，随着第一频率减小，通过分压器100a-3产生的第一电压V1的幅值可减小。
另外，由于图7的分压器100a-3包括具有基于第一电阻器控制信号至第n电阻器控制信号(RCS1、RCS2、…、RCSn)而变化的电阻的电阻器电路120a-3，分压器100a-3可通过基于第一电阻器控制信号至第n电阻器控制信号(RCS1、RCS2、…、RCSn)改变电阻器电路120a-3的电阻来控制基于第一频率而改变的第一电压V1的幅值的范围。
图8示出了图4的体偏置电压产生器10a中的另一示例分压器100a-4。参照图8，分压器100a-4可包括开关电容电路110a和电阻器电路120a-4。开关电容电路110a可与包括在图5的分压器100a-1中的开关电容电路110a相同。
电阻器电路120a-4包括基于第三时钟信号CLK3和第四时钟信号CLK4(二者均具有第二频率)操作的开关电容器。例如，如图8所示，电阻器电路120a-4可包括第三开关125、第四开关126和第二电容器C2 127。第三开关125连接在第一节点N1与第三节点N3之间，并且基于第三时钟信号CLK3接通。第四开关126连接在第三节点N3与地电压GND之间，并且基于第四时钟信号CLK4接通。第二电容器127连接在第三节点N3与地电压GND之间。
第三时钟信号CLK3被激活的持续时间和第四时钟信号CLK4被激活的持续时间是分离的。例如，第三时钟信号CLK3被激活的持续时间不与第四时钟信号CLK4被激活的持续时间重叠。因此，第三开关125和第四开关126可随着第二频率交替地接通。
因此，电阻器电路120a-4可按照与开关电容电路110a相似的方式在第一节点N1与地电压GND之间提供对应于(1/(C2*f2))的电阻，其中C2表示第二电容器127的电容，f2表示第二频率。因此，电阻器电路120a-4在第一节点N1与地电压GND之间提供基于第二频率而改变的电阻。
如上所述，开关电容电路110a可作为具有与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻的电阻器进行操作。因此，随着第一频率增大，通过分压器100a-4产生的第一电压V1的幅值可增大。另一方面，随着第一频率减小，通过分压器100a-4产生的第一电压V1的幅值可减小。
另外，图8的分压器100a-4包括具有基于第三时钟信号CLK3和第四时钟信号CLK4的第二频率而改变的电阻的电阻器电路120a-4。结果，分压器100a-4可通过基于第三时钟信号CLK3和第四时钟信号CLK4的第二频率改变电阻器电路120a-4的电阻来控制基于第一频率而改变的第一电压V1的幅值的范围。
再参照图4，滤波器200可对通过第一节点N1从分压器100a接收到的第一电压V1执行低通滤波操作，以产生体偏置电压Vb。在一个实施例中，如图4所示，可将通过体偏置电压产生器10a产生的体偏置电压Vb提供至其上形成有n型金属氧化物半导体(NMOS)晶体管30的p型体31。
如参照图20的描述，体偏置电压产生器10a还可包括缓冲器，其对通过滤波器200产生的体偏置电压Vb进行缓冲。在这种情况下，来自缓冲器的体偏置电压Vb可被提供至其上形成有NMOS晶体管30的p型体31。
如参照图4至图8的描述，随着第一时钟信号CLK1和第二时钟信号CLK2的第一频率增大，通过体偏置电压产生器10a产生的体偏置电压Vb的幅值可增大。另一方面，随着第一时钟信号CLK1和第二时钟信号CLK2的第一频率减小，通过体偏置电压产生器10a产生的体偏置电压Vb的幅值可减小。
当体偏置电压Vb(其施加至其上形成有NMOS晶体管30的p型体31)增大时，NMOS晶体管30的阈值电压可减小。当体偏置电压Vb(其施加至该p型体31)减小时，NMOS晶体管30的阈值电压可增大。
当NMOS晶体管30的阈值电压减小时，NMOS晶体管30的操作速度可增大，这是因为NMOS晶体管30的信号传递的延迟时间减小。另一方面，当NMOS晶体管30的阈值电压增大时，在截止状态的NMOS晶体管30的源极与漏极之间流动的漏电流可减小。
因此，当第一时钟信号CLK1和第二时钟信号CLK2的第一频率增大时，体偏置电压产生器10a可将NMOS晶体管30的操作速度增大。可通过增大施加至其上形成有NMOS晶体管30的p型体31的体偏置电压Vb的幅值来实现这一点。结果，NMOS晶体管30的阈值电压可减小。
当第一时钟信号CLK1和第二时钟信号CLK2的第一频率减小时，体偏置电压产生器10a可将NMOS晶体管30的漏电流减小。可通过减小施加至其上形成有NMOS晶体管30的p型体31的体偏置电压Vb的幅值来实现这一点。结果，NMOS晶体管30的阈值电压可增大。另外，由于利用具有简单结构的开关电容电路110a来实现体偏置电压产生器10a，可减小体偏置电压产生器10a的尺寸。
图9示出了图1的体偏置电压产生器的另一实施例10b。参照图9，体偏置电压产生器10b包括分压器100b和滤波器LPF 200。分压器100b包括开关电容电路110b和电阻器120b。开关电容电路110b连接在第一节点N1与地电压GND之间。电阻器电路120b连接在电源电压VDD与第一节点N1之间。
如参照图10的描述，开关电容电路110b可作为其电阻与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻器进行操作。根据示例实施例，电阻器电路120b可具有基本恒定的电阻或可变电阻。因此，随着第一频率增大，分压器100b可将第一电压V1的幅值减小。另一方面，随着第一频率减小，分压器100a可将第一电压V1的幅值增大。
图10示出了图9的体偏置电压产生器10b中的分压器100b-1的示例。参照图10，分压器100b-1包括开关电容电路110b和电阻器电路120b-1。开关电容电路110b包括第五开关114、第六开关115和第三电容器C3116。第五开关114连接在第一节点N1与第四节点N4之间，并且基于第一时钟信号CLK1接通。第六开关115连接在第四节点N4与地电压GND之间，并且基于第二时钟信号CLK2接通。第三电容器116连接在第四节点N4与地电压GND之间。
如参照图1和图2的描述，第一时钟信号CLK1被激活的持续时间不与第二时钟信号CLK2被激活的持续时间重叠。
在第五开关114接通并且第六开关115关断的同时，与作为第三电容器116的电容C3和第一电压V1的乘积的(C3*V1)相对应的电荷量可存储在第三电容器116中。在第五开关114关断并且第六开关115接通的同时，可将存储在第三电容器116中的对应于(C3*V1)的电荷量传递至地电压GND。
由于第五开关114和第六开关115以第一频率交替地接通，每单位时间(例如，一秒)从第一节点N1传递至地电压GND的电荷量可对应于(C3*V1*f1)，其中f1表示第一频率。因此，开关电容电路110b可在第一节点N1与地电压GND之间提供对应于(1/(C3*f1))的电阻。电阻器电路120b-1可包括具有恒定电阻R的电阻器121。
如上参照图10的描述，开关电容电路110b可作为其电阻与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻器进行操作。电阻器电路120b-1可通过具有恒定电阻R的电阻器121实现。因此，随着第一频率增大，通过分压器100b-1产生的第一电压V1的幅值可减小。另一方面，随着第一频率减小，通过分压器100b-1产生的第一电压V1的幅值可增大。
图11示出了图9的体偏置电压产生器10b中的另一示例分压器100b-2。参照图11，分压器100b-2可包括开关电容电路110b和电阻器电路120b-2。开关电容电路110b可与包括在图10的分压器100b-1中的开关电容电路110b相同。电阻器电路120b-2可包括具有基于电阻器控制信号RCS而变化的电阻Rv的可变电阻器122。在一些示例实施例中，可从体偏置电压产生器10b以外的外部源提供电阻器控制信号RCS。在其它示例实施例中，体偏置电压产生器10b可在内部产生电阻器控制信号RCS。
如上所述，开关电容电路110b可作为其电阻与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻器进行操作。因此，随着第一频率增大，通过分压器100b-2产生的第一电压V1的幅值可减小。另一方面，随着第一频率减小，通过分压器100b-2产生的第一电压V1的幅值可增大。
另外，图11的分压器100b-2包括可变电阻器122，其具有基于电阻器控制信号RCS而变化的电阻Rv。结果，分压器100b-2可通过基于电阻器控制信号RCS改变可变电阻器122的电阻Rv来控制基于第一频率而改变的第一电压V1的幅值的范围。
图12示出了图9的体偏置电压产生器10b中的另一示例分压器100b-3。参照图12，分压器100b-3可包括开关电容电路110b和电阻器电路120b-3。开关电容电路110b可与包括在图10的分压器100b-1中的开关电容电路110b相同。电阻器电路120b-3可包括第一子电阻器R1至第n子电阻器Rn(123-1、123-2、…、123-n)以及第一子开关至第n子开关(124-1、124-2、…、124-n)，其中n表示等于或大于二的正整数。
如图12所示，第一子电阻器至第n子电阻器(123-1、123-2、…、123-n)可串联连接在电源电压VDD与第一节点N1之间。第一子开关至第n子开关(124-1、124-2、…、124-n)可分别与第一子电阻器至第n子电阻器(123-1、123-2、…、123-n)并联连接。第一子开关至第n子开关(124-1、124-2、…、124-n)可分别基于第一电阻器控制信号至第n电阻器控制信号(RCS1、RCS2、…、RCSn)接通。因此，电阻器电路120b-3可在电源电压VDD与第一节点N1之间提供基于第一电阻器控制信号至第n电阻器控制信号(RCS1、RCS2、…、RCSn)而变化的电阻。
在一些示例实施例中，可从体偏置电压产生器10b以外的源提供第一电阻器控制信号至第n电阻器控制信号(RCS1、RCS2、…、RCSn)。在其它示例实施例中，体偏置电压产生器10b可在内部产生第一电阻器控制信号至第n电阻器控制信号(RCS1、RCS2、…、RCSn)。
如上所述，开关电容电路110b可作为其电阻与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻器操作。因此，随着第一频率增大，通过分压器100b-3产生的第一电压V1的幅值可减小。另一方面，随着第一频率减小，通过分压器100b-3产生的第一电压V1的幅值可增大。
另外，图12的分压器100b-3包括电阻器电路120b-3，其具有基于第一电阻器控制信号至第n电阻器控制信号(RCS1、RCS2、…、RCSn)而变化的电阻。结果，分压器100b-3可通过基于第一电阻器控制信号至第n电阻器控制信号(RCS1、RCS2、…、RCSn)改变电阻器电路120b-3的电阻来控制基于第一频率而改变的第一电压V1的幅值的范围。
图13示出了图9的体偏置电压产生器10b中的另一示例分压器100b-4。参照图13，分压器100b-4可包括开关电容电路110b和电阻器电路120b-4。开关电容电路110b可与包括在图10的分压器100b-1中的开关电容电路110b相同。
电阻器电路120b-4可包括基于第三时钟信号CLK3和第四时钟信号CLK4(二者均具有第二频率)操作的开关电容器。例如，如图13所示，电阻器电路120b-4包括第七开关128、第八开关129和第四电容器C4 131。第七开关128连接在电源电压VDD与第五节点N5之间，并且基于第三时钟信号CLK3接通。第八开关129连接在第五节点N5与第一节点N1之间，并且基于第四时钟信号CLK4接通。第四电容器131连接在第五节点N5与地电压GND之间。
第三时钟信号CLK3被激活的持续时间和第四时钟信号CLK4被激活的持续时间是分离的。例如，第三时钟信号CLK3被激活的持续时间不与第四时钟信号CLK4被激活的持续时间重叠。因此，第七开关128和第八开关129可随着第二频率交替地接通。
因此，电阻器电路120b-4可按照与开关电容电路110b相似的方式在电源电压VDD与第一节点N1之间提供对应于(1/(C4*f2))的电阻，其中C4表示第四电容器131的电容，f2表示第二频率。因此，电阻器电路120b-4可在电源电压VDD与第一节点N1之间提供基于第二频率而改变的电阻。
如上所述，开关电容电路110b可作为其电阻与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻器操作。因此，随着第一频率增大，通过分压器100b-4产生的第一电压V1的幅值可减小。另一方面，随着第一频率减小，通过分压器100b-4产生的第一电压V1的幅值可增大。
另外，图13的分压器100b-4包括电阻器电路120b-4，其具有基于第三时钟信号CLK3和第四时钟信号CLK4的第二频率而改变的电阻。结果，分压器100b-4可通过基于第三时钟信号CLK3和第四时钟信号CLK4的第二频率改变电阻器电路120b-4的电阻来控制基于第一频率而改变的第一电压V1的幅值的范围。
再参照图9，滤波器200可对通过第一节点N1从分压器100b接收到的第一电压V1执行低通滤波操作，以产生体偏置电压Vb。
如图9所示，可将通过体偏置电压产生器10b产生的体偏置电压Vb提供至其上形成有p型金属氧化物半导体(PMOS)晶体管40的n型体41。
如参照图20的描述，体偏置电压产生器10b还可包括缓冲器，其对通过滤波器200产生的体偏置电压Vb进行缓冲。在这种情况下，从缓冲器输出的体偏置电压Vb可被提供至其上形成有PMOS晶体管40的n型体41。
如参照图9至图13的描述，随着第一时钟信号CLK1和第二时钟信号CLK2的第一频率增大，通过体偏置电压产生器10b产生的体偏置电压Vb的幅值可减小。另一方面，随着第一时钟信号CLK1和第二时钟信号CLK2的第一频率减小，通过体偏置电压产生器10b产生的体偏置电压Vb的幅值可增大。
当体偏置电压Vb(其施加至其上形成有PMOS晶体管40的n型体41)减小时，PMOS晶体管40的阈值电压可减小。当施加至n型主体41的体偏置电压Vb增大时，PMOS晶体管40的阈值电压可增大。
当PMOS晶体管40的阈值电压减小时，PMOS晶体管40的操作速度可增大，这是因为PMOS晶体管40的信号传递延迟时间减小。另一方面，当PMOS晶体管40的阈值电压增大时，在截止状态的PMOS晶体管40的源极与漏极之间流动的漏电流可减小。
因此，当第一时钟信号CLK1和第二时钟信号CLK2的第一频率增大时，体偏置电压产生器10b可使PMOS晶体管40的操作速度增大。可通过将施加至其上形成有PMOS晶体管40的n型体41的体偏置电压Vb的幅值减小来实现这一点。结果，PMOS晶体管40的阈值电压可减小。当第一时钟信号CLK1和第二时钟信号CLK2的第一频率减小时，体偏置电压产生器10b可将PMOS晶体管40的漏电流减小。可通过将施加至其上形成有PMOS晶体管40的n型体41的体偏置电压Vb的幅值增大来实现这一点。结果，PMOS晶体管40的阈值电压可增大。
另外，由于利用具有简单结构的开关电容电路110b实现体偏置电压产生器10b，可减小体偏置电压产生器10b的尺寸。
图14、图15和图16示出了可被包括在图4的体偏置电压产生器10a中的开关电容电路的示例。参照图14，开关电容电路110a-1包括开关151和152以及电容器153。开关151连接在电源电压VDD与节点N6之间，并且基于第一时钟信号CLK1接通。开关152连接在节点N6与第一节点N1之间，并且基于第二时钟信号CLK2接通。电容器153连接在电源电压VDD与节点N6之间。
参照图15，开关电容电路110a-2包括开关161和162以及电容器163和164。开关161连接在电源电压VDD与节点N6之间，并且基于第一时钟信号CLK1接通。开关162连接在节点N6与第一节点N1之间，并且基于第二时钟信号CLK2接通。电容器163连接在电源电压VDD与节点N6之间。电容器164连接在节点N6与地电压GND之间。
参照图16，开关电容电路110a-3包括开关171、172、173和174以及电容器175。开关171连接在电源电压VDD与节点N6-1之间，并且基于第一时钟信号CLK1接通。开关172连接在节点N6-1与第一节点N1之间，并且基于第二时钟信号CLK2接通。开关173连接在电源电压VDD与节点N6-2之间，并且基于第二时钟信号CLK2接通。开关174连接在节点N6-2与第一节点N1之间，并且基于第一时钟信号CLK1接通。电容器175连接在节点N6-1与节点N6-2之间。
图14、图15和图16的开关电容电路110a-1、110a-2和110a-3中的每一个可按照与图5的开关电容电路110a相似的方式作为其电阻与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻器进行操作。在另一实施例中，开关电容电路110a可具有不同结构。
图17、图18和图19示出了可被包括在图9的体偏置电压产生器10b中的开关电容电路的示例。参照图17，开关电容电路110b-1包括开关154和155以及电容器156。开关154连接在第一节点N1与节点N7之间，并且基于第一时钟信号CLK1接通。开关155连接在节点N7与地电压GND之间，并且基于第二时钟信号CLK2接通。电容器156连接在第一节点N1与节点N7之间。
参照图18，开关电容电路110b-2包括开关165和166以及电容器167和168。开关165连接在第一节点N1与节点N7之间，并且基于第一时钟信号CLK1接通。开关166连接在节点N7与地电压GND之间，并且基于第二时钟信号CLK2接通。电容器167连接在第一节点N1与节点N7之间。电容器168连接在节点N7与地电压GND之间。
参照图19，开关电容电路110b-3包括开关176、177、178和179以及电容器181。开关176连接在第一节点N1与节点N7-1之间，并且基于第一时钟信号CLK1接通。开关177连接在节点N7-1与地电压GND之间，并且基于第二时钟信号CLK2接通。开关178连接在第一节点N1与节点N7-2之间，并且基于第二时钟信号CLK2接通。开关179连接在节点N7-2与地电压GND之间，并且基于第一时钟信号CLK1接通。电容器181连接在节点N7-1与节点N7-2之间。
图17、图18和图19的开关电容电路110b-1、110b-2和110b-3中的每一个可按照与图10的开关电容电路110b相似的方式作为其电阻与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻器进行操作。在另一实施例中，开关电容电路110b可具有不同结构。
图20示出了图1的体偏置电压产生器的另一实施例11。参照图20，体偏置电压产生器11包括分压器100、滤波器LPF 200和缓冲器300。除了图20的体偏置电压产生器11还包括缓冲器300之外，体偏置电压产生器11与图1的体偏置电压产生器10相同。
缓冲器300可缓冲通过滤波器200产生的体偏置电压Vb。当将体偏置电压Vb从滤波器200直接施加至MOS晶体管的体(例如，在不包括缓冲器300的布置方式中)时，滤波器200的滤波特征可由于体的电阻元件而改变。然而，在图20的实施例中，缓冲器300缓冲通过滤波器200产生的体偏置电压Vb，并且随后将体偏置电压Vb提供至MOS晶体管的体。由于滤波器200通过缓冲器300与MOS晶体管的体隔离，尽管将体偏置电压Vb从缓冲器300施加至MOS晶体管的体，滤波器200也可保持滤波特征。
图21示出了图1的体偏置电压产生器的另一实施例12。参照图21，体偏置电压产生器12包括分压器100、滤波器LPF 200、缓冲器300和无重叠时钟信号产生器NOCSG 400。除了图21的体偏置电压产生器12还包括无重叠时钟信号产生器400之外，图21的体偏置电压产生器12与图20的体偏置电压产生器11相同。
无重叠时钟信号产生器400可接收具有第一频率的系统时钟信号S_CLK。无重叠时钟信号产生器400可基于系统时钟信号S_CLK产生第一时钟信号CLK1和第二时钟信号CLK2，其二者均具有第一频率。第一时钟信号CLK1被激活的持续时间不与第二时钟信号CLK2被激活的持续时间重叠。例如，无重叠时钟信号产生器400可通过调整系统时钟信号S_CLK的占空比来产生第一时钟信号CLK1和第二时钟信号CLK2。
可将通过无重叠时钟信号产生器400产生的第一时钟信号CLK1和第二时钟信号CLK2提供至分压器100中的开关电容电路110。因此，体偏置电压产生器12可基于系统时钟信号S_CLK的第一频率改变体偏置电压Vb的幅值。
图22示出了例如可被包括在系统芯片中的体偏置电压产生器20的另一实施例。参照图22，体偏置电压产生器20包括第一分压器100a、第一滤波器LPF1200-1、第二分压器100b和第二滤波器LPF2200-2。
第一分压器100a连接在电源电压VDD与参考(例如，地)电压GND之间。第一分压器100a包括第一开关电容电路SCC1 110a和第一电阻器电路RC1 120a。第一开关电容电路SCC1 110a连接在电源电压VDD与第一节点N1之间。第一电阻器电路RC1 120a连接在第一节点N1与地电压GND之间。
第一开关电容电路110a基于第一时钟信号CLK1和第二时钟信号CLK2(二者均具有第一频率)操作。第一时钟信号CLK1被激活的持续时间和第二时钟信号CLK2被激活的持续时间是分离的。例如，第一时钟信号CLK1被激活的持续时间不与第二时钟信号CLK2被激活的持续时间重叠。
第一分压器100a通过第一节点N1输出低于电源电压VDD的第一电压V1。可通过基于第一开关电容电路110a的电阻与第一电阻器电路120a的电阻的比率划分电源电压VDD来实现这一点。
第一开关电容电路110a可作为其电阻与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻器进行操作。根据示例实施例，第一电阻器电路120a可具有基本恒定的电阻或可变电阻。因此，随着第一频率增大，第一分压器100a可将第一电压V1的幅值增大。另一方面，随着第一频率减小，第一分压器100a可将第一电压V1的幅值减小。
可通过图4的体偏置电压产生器10a中的分压器100a来实现图22的体偏置电压产生器20中的第一分压器100a。
第二分压器100b连接在电源电压VDD与地电压GND之间。第二分压器100b包括第二开关电容电路SCC2 110b和第二电阻器电路RC2120b。第二开关电容电路SCC2 110b连接在第二节点N2与地电压GND之间。第二电阻器电路RC2 120b连接在电源电压VDD与第二节点N2之间。
第二开关电容电路110b基于第一时钟信号CLK1和第二时钟信号CLK2(二者均具有第一频率)操作。
第二分压器100b通过第二节点N2输出低于电源电压VDD的第二电压V2。可通过基于第二开关电容电路110b的电阻与第二电阻器电路120b的电阻的比率划分电源电压VDD来实现这一点。
第二开关电容电路110b可作为其电阻与第一时钟信号CLK1和第二时钟信号CLK2的第一频率成反比的电阻器进行操作。根据示例实施例，第二电阻器电路120b可具有基本恒定的电阻或可变电阻。因此，随着第一频率增大，第二分压器100b可将第二电压V2的幅值减小。另一方面，随着第一频率减小，第二分压器100b可将第二电压V2的幅值增大。
可通过图9的体偏置电压产生器10b中的分压器100b来实现图22的体偏置电压产生器20中的第二分压器100b。
第一滤波器200-1对通过第一节点N1从第一分压器100a接收到的第一电压V1执行滤波操作，以产生第一体偏置电压Vb1。在一些示例实施例中，第一滤波器200-1可为低通滤波器。因此，第一滤波器200-1可对通过第一节点N1从第一分压器100a接收到的第一电压V1执行低通滤波操作，以产生第一体偏置电压Vb1。
第二滤波器200-2对通过第二节点N2从第二分压器100b接收到的第二电压V2执行滤波操作，以产生第二体偏置电压Vb2。在一些示例实施例中，第二滤波器200-2可为低通滤波器。因此，第二滤波器200-2可对通过第二节点N2从第二分压器100b接收到的第二电压V2执行低通滤波操作，以产生第二体偏置电压Vb2。
可通过图1的体偏置电压产生器10中的滤波器200来实现图22的体偏置电压产生器20中的第一滤波器200-1和第二滤波器200-2。
如参照图1至图22的实施例的描述，当第一时钟信号CLK1和第二时钟信号CLK2的第一频率增大时，体偏置电压产生器20可将第一体偏置电压Vb1的幅值增大，并且将第二体偏置电压Vb2的幅值减小。另一方面，当第一时钟信号CLK1和第二时钟信号CLK2的第一频率减小时，体偏置电压产生器20可将第一体偏置电压Vb1的幅值减小，并且将第二体偏置电压Vb2的幅值增大。
图23示出了图22的体偏置电压产生器的另一实施例20a。参照图23，体偏置电压产生器20a包括第一分压器100a、第一滤波器LPF1200-1、第二分压器100b、第二滤波器LPF2200-2、第一缓冲器300-1和第二缓冲器300-2。除了图23的体偏置电压产生器20a还包括第一缓冲器300-1和第二缓冲器300-2之外，图23的体偏置电压产生器20a与图22的体偏置电压产生器20相同。
第一缓冲器300-1可缓冲通过第一滤波器200-1产生的第一体偏置电压Vb1，并且输出第一体偏置电压Vb1。第二缓冲器300-2可缓冲通过第二滤波器200-2产生的第二体偏置电压Vb2，并且输出第二体偏置电压Vb2。
如图23所示，可将从第一滤波器200-1输出的第一体偏置电压Vb1提供至其上形成有NMOS晶体管30的p型体31。可将从第二滤波器200-2输出的第二体偏置电压Vb2提供至其上形成有PMOS晶体管40的n型体41。
因此，当第一时钟信号CLK1和第二时钟信号CLK2的第一频率增大时，体偏置电压产生器20a可通过增大(施加至其上形成有NMOS晶体管30的p型体31的)第一体偏置电压Vb1的幅值并且减小(施加至其上形成有PMOS晶体管40的n型体41的)第二体偏置电压Vb2的幅值来增大NMOS晶体管30和PMOS晶体管40的操作速度。结果，NMOS晶体管30和PMOS晶体管40的阈值电压可减小。
另一方面，当第一时钟信号CLK1和第二时钟信号CLK2的第一频率减小时，体偏置电压产生器20a可减小NMOS晶体管30和PMOS晶体管40的漏电流。可通过减小(施加至其上形成有NMOS晶体管30的p型体31的)第一体偏置电压Vb1的幅值并且增大(施加至其上形成有PMOS晶体管40的n型体41的)第二体偏置电压Vb2的幅值来实现这一点。结果，NMOS晶体管30和PMOS晶体管40的阈值电压可增大。
图24示出了包括系统时钟信号产生器SCSG 510、无重叠时钟信号产生器NOCSG520、体偏置电压产生器530和处理块540的系统芯片500的实施例。
系统时钟信号产生器510产生具有第一频率的系统时钟信号S_CLK。系统时钟信号产生器510可基于时钟控制信号CCS调整系统时钟信号S_CLK的第一频率。系统时钟信号产生器510可将系统时钟信号S_CLK提供至无重叠时钟信号产生器520和处理块540。
无重叠时钟信号产生器520产生第一时钟信号CLK1和第二时钟信号CLK2，其二者均具有第一频率。基于系统时钟信号S_CLK产生第一时钟信号CLK1和第二时钟信号CLK2，以使得第一时钟信号CLK1被激活的持续时间不与第二时钟信号CLK2被激活的持续时间重叠。
体偏置电压产生器530连接在电源电压与地电压之间。体偏置电压产生器530产生第一体偏置电压Vb1和第二体偏置电压Vb2。第一体偏置电压Vb1的幅值与第一频率成正比。第二体偏置电压Vb2的幅值与第一频率成反比。利用基于第一时钟信号CLK1和第二时钟信号CLK2操作的开关电容器来产生第一体偏置电压Vb1和第二体偏置电压Vb2。
可通过图22的体偏置电压产生器20来实现图24的系统芯片500中的体偏置电压产生器530。
处理块540包括至少一个NMOS晶体管541和至少一个PMOS晶体管542。至少一个NMOS晶体管541的阈值电压基于第一体偏置电压Vb1而改变。至少一个PMOS晶体管542的阈值电压基于第二体偏置电压Vb2而改变。
图25示出了图24的系统芯片中的处理块的一部分的示例。参照图25，处理块540包括形成在衬底545上的至少一个p阱543和至少一个n阱544。至少一个p阱543和至少一个n阱544通过元件隔离区域546彼此分离。例如，元件隔离区域546可包括二氧化硅(SiO2)或另一绝缘材料。至少一个NMOS晶体管541可形成在至少一个p阱543上，并且至少一个PMOS晶体管542可形成在至少一个n阱544上。
可将通过体偏置电压产生器530产生的第一体偏置电压Vb1施加至其上形成有至少一个NMOS晶体管541的至少一个p阱543。可将通过体偏置电压产生器530产生的第二体偏置电压Vb2施加至其上形成有至少一个PMOS晶体管542的至少一个n阱544。
因此，当第一时钟信号CLK1和第二时钟信号CLK2的第一频率增大时，体偏置电压产生器530可增大至少一个NMOS晶体管541和至少一个PMOS晶体管542的操作速度。可通过增大(施加至其上形成有至少一个NMOS晶体管541的p阱543的)第一体偏置电压Vb1的幅值并且减小(施加至其上形成有至少一个PMOS晶体管542的n阱544的)第二体偏置电压Vb2的幅值来实现这一点。结果，至少一个NMOS晶体管541和至少一个PMOS晶体管542的阈值电压可减小。
另一方面，当第一时钟信号CLK1和第二时钟信号CLK2的第一频率减小时，体偏置电压产生器530可将至少一个NMOS晶体管541和至少一个PMOS晶体管542的漏电流减小。可通过减小(施加至其上形成有至少一个NMOS晶体管541的p阱543的)第一体偏置电压Vb1的幅值并且增大(施加至其上形成有至少一个PMOS晶体管542的n阱544的)第二体偏置电压Vb2的幅值来实现这一点。结果，至少一个NMOS晶体管541和至少一个PMOS晶体管542的阈值电压可增大。
在图25中示出的处理块540的结构是一个示例，并且其在另一实施例中可具有不同结构。
处理块540可与从系统时钟信号产生器510接收到的系统时钟信号S_CLK同步地操作。处理块540可与系统时钟信号S_CLK同步地执行各种计算功能，诸如执行用于执行特定计算或任务的特定软件。
例如，处理块540可为微处理器、中央处理单元(CPU)、数字信号处理器等。在一些示例实施例中，处理块540可包括单核或多核。例如，处理块540可为多核处理器，诸如双核处理器、四核处理器、六核处理器等。根据示例实施例，处理块540可包括内部或外部高速缓冲存储器。
如上参照图24和图25的描述，当系统时钟信号S_CLK的第一频率增大时，体偏置电压产生器530可减小至少一个NMOS晶体管541和至少一个PMOS晶体管542的阈值电压。可通过增大第一体偏置电压Vb1的幅值并且减小第二体偏置电压Vb2的幅值来实现这一点。因此，系统芯片500的运算速度可增大。
另一方面，当系统时钟信号S_CLK的第一频率减小时，体偏置电压产生器530可将至少一个NMOS晶体管541和至少一个PMOS晶体管542的阈值电压增大。可通过减小第一体偏置电压Vb1的幅值并且增大第二体偏置电压Vb2的幅值来实现这一点。因此，系统芯片500的漏电流可减小。
图26示出了计算系统900的实施例，计算系统900包括系统芯片SOC 910、调制解调器920、存储装置930、存储器装置940、输入/输出装置950和电源960。系统芯片910控制计算系统900的整体操作。
系统芯片910可包括至少一个NMOS晶体管和至少一个PMOS晶体管。系统芯片910可通过基于操作频率调整至少一个NMOS晶体管的体偏置电压的幅值和至少一个PMOS晶体管的体偏置电压的幅值来控制至少一个NMOS晶体管的阈值电压和至少一个PMOS晶体管的阈值电压。
例如，当操作频率增大时，系统芯片910可通过调整体偏置电压的幅值以减小至少一个NMOS晶体管的阈值电压和至少一个PMOS晶体管的阈值电压来增大系统芯片910的操作速度。另一方面，当操作频率减小时，系统芯片910可通过调整体偏置电压的幅值以增大至少一个NMOS晶体管的阈值电压和至少一个PMOS晶体管的阈值电压来减小系统芯片910的漏电流。
可通过图24的系统芯片500来实现计算系统900中的系统芯片910。
调制解调器920通过有线或无线通信与外部装置进行数据通信。
存储装置930存储通过调制解调器920从外部装置接收到的数据和通过调制解调器920将被传递至外部装置的数据。存储装置930可包括诸如闪速存储器装置、固态驱动器(SSD)、硬盘驱动器(HDD)等的非易失性存储器装置。
存储器装置940存储计算系统900的操作所需的数据。存储器装置940可包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)或诸如可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、闪速存储器等的非易失性存储器。
输入/输出装置950可包括触摸屏、键区、键盘、鼠标、打印机等。电源960可供应操作电力。
计算系统900还可包括一个或多个端口，所述一个或多个端口与例如视频卡、声卡、存储卡、通用串行总线(USB)装置或其它电子装置通信。
系统芯片910可经地址总线、控制总线和/或数据总线与存储装置930、存储器装置940和输入/输出装置950通信。在一些示例实施例中，系统芯片910可连接至诸如外设组件互连(PCI)总线的扩展总线。
计算系统900可为包括系统芯片910的任何计算系统。例如，计算系统900可包括数码相机、移动电话、智能电话、笔记本计算机、便携式多媒体播放器(PMP)、个人数字助理(PDA)等。
计算系统900和/或计算系统900的组件按照各种形式封装，所述封装形式诸如层叠封装(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫盘裸晶(die in waffle pack)、晶圆式裸晶(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制方形扁平封装(MQFP)、薄方形扁平封装(TQFP)、小外形IC(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级堆叠封装(WSP)。
本文已公开了示例实施例，虽然采用了特定术语，但是仅按照一般和描述性含义而非为了限制的目的使用和解释它们。在一些实例中，截至本申请的提交，对于本领域技术人员显而易见的是，与特定实施例相结合描述的特征、特点和/或要素可被单独使用，或者其与跟其它实施例相结合描述的特征、特点和/或要素进行组合来使用，除非另有说明。因此，本领域技术人员应该理解，在不脱离权利要求阐述的本发明的精神和范围的情况下，可作出各种形式和细节上的改变。

Claims (24)

1.一种系统芯片，包括：
体偏置电压产生器，其包括：
耦接在电源电压与参考电压之间的分压器，该分压器包括开关电容电路和电阻器电路，所述开关电容电路基于第一时钟信号和第二时钟信号进行操作，所述电阻器电路通过耦接至所述开关电容电路和所述电阻器电路的第一节点输出第一电压，所述第一时钟信号和所述第二时钟信号具有第一频率；以及
滤波器，其对所述第一电压执行滤波操作以产生体偏置电压，
其中，所述体偏置电压产生器产生其幅值基于所述第一频率而改变的体偏置电压。
2.根据权利要求1所述的系统芯片，其中，
随着所述第一频率增大，所述分压器增大所述第一电压的幅值，以及
随着所述第一频率减小，所述分压器减小所述第一电压的幅值。
3.根据权利要求1所述的系统芯片，其中，
所述开关电容电路耦接在所述电源电压与所述第一节点之间，并且
所述电阻器电路耦接在所述第一节点与所述参考电压之间。
4.根据权利要求3所述的系统芯片，其中，将所述体偏置电压耦合至其上形成有n型金属氧化物半导体晶体管的p型体。
5.根据权利要求3所述的系统芯片，其中，所述开关电容电路包括：
第一开关，其耦接在所述电源电压与第二节点之间，所述第一开关基于所述第一时钟信号接通；
第二开关，其耦接在所述第二节点与所述第一节点之间，所述第二开关基于所述第二时钟信号接通；以及
电容器，其耦接在所述第二节点与所述参考电压之间。
6.根据权利要求3所述的系统芯片，其中，所述电阻器电路包括：
第一子电阻器至第n子电阻器，它们串联连接在所述第一节点与所述参考电压之间，n为正整数；以及
第一子开关至第n子开关，它们分别与所述第一子电阻器至所述第n子电阻器并联连接，所述第一子开关至所述第n子开关分别基于第一电阻器控制信号至第n电阻器控制信号接通。
7.根据权利要求3所述的系统芯片，其中，所述电阻器电路包括：
第一开关，其耦接在所述第一节点与第二节点之间，所述第一开关基于第三时钟信号接通；
第二开关，其耦接在所述第二节点与所述参考电压之间，所述第二开关基于第四时钟信号接通；以及
电容器，其耦接在所述第二节点与所述参考电压之间。
8.根据权利要求1所述的系统芯片，其中，
随着所述第一频率增大，所述分压器减小所述第一电压的幅值，以及
随着所述第一频率减小，所述分压器增大所述第一电压的幅值。
9.根据权利要求1所述的系统芯片，其中，
所述开关电容电路耦接在所述第一节点与所述参考电压之间，并且
所述电阻器电路耦接在所述电源电压与所述第一节点之间。
10.根据权利要求9所述的系统芯片，其中，将所述体偏置电压耦合至其上形成有p型金属氧化物半导体(PMOS)晶体管的n型体。
11.根据权利要求9所述的系统芯片，其中，所述开关电容电路包括：
第一开关，其耦接在所述第一节点与第二节点之间，所述第一开关基于所述第一时钟信号接通；
第二开关，其耦接在所述第二节点与所述参考电压之间，所述第二开关基于所述第二时钟信号接通；以及
电容器，其耦接在第二节点与所述参考电压之间。
12.根据权利要求9所述的系统芯片，其中，所述电阻器电路包括：
第一子电阻器至第n子电阻器，它们串联连接在所述电源电压与所述第一节点之间，n为正整数；以及
第一子开关至第n子开关，它们分别与所述第一子电阻器至所述第n子电阻器并联连接，所述第一子开关至所述第n子开关分别基于第一电阻器控制信号至第n电阻器控制信号接通。
13.根据权利要求9所述的系统芯片，其中，所述电阻器电路包括：
第一开关，其耦接在所述电源电压与第二节点之间，所述第一开关基于第三时钟信号接通；
第二开关，其耦接在所述第二节点与所述第一节点之间，所述第二开关基于第四时钟信号接通；以及
电容器，其耦接在所述第二节点与所述参考电压之间。
14.根据权利要求1所述的系统芯片，还包括：
缓冲器，其用于缓冲通过所述滤波器产生的体偏置电压并且输出所述体偏置电压。
15.根据权利要求1所述的系统芯片，其中，所述电阻器电路的电阻基于电阻器控制信号而改变。
16.一种系统芯片，包括：
体偏置电压产生器，该体偏置电压产生器包括：
第一开关电容电路，其耦接在电源电压与第一节点之间，所述第一开关电容电路基于第一时钟信号和第二时钟信号进行操作；
第一电阻器电路，其耦接在所述第一节点与参考电压之间；
第一滤波器，其被构造为对通过所述第一节点接收的第一电压执行滤波操作，以产生第一体偏置电压；
第二电阻器电路，其耦接在所述电源电压与第二节点之间；
第二开关电容电路，其耦接在所述第二节点与所述参考电压之间，所述第二开关电容电路基于所述第一时钟信号和所述第二时钟信号进行操作；以及
第二滤波器，其对通过所述第二节点接收的第二电压执行滤波操作，以产生第二体偏置电压，
其中，所述第一时钟信号和第二时钟信号具有第一频率，并且当所述第一频率增大时，所述体偏置电压产生器增大所述第一体偏置电压的幅值并且减小所述第二体偏置电压的幅值；并且
当所述第一频率减小时，所述体偏置电压产生器减小所述第一体偏置电压的幅值并且增大所述第二体偏置电压的幅值。
17.一种系统芯片，包括：
系统时钟信号产生器，其基于时钟控制信号来产生具有第一频率的系统时钟信号；
无重叠时钟信号产生器，其基于所述系统时钟信号产生第一时钟信号和第二时钟信号，所述第一时钟信号和所述第二时钟信号具有所述第一频率，所述第一时钟信号被激活的持续时间不与所述第二时钟信号被激活的持续时间重叠；
体偏置电压产生器，其耦接在电源电压与参考电压之间，所述体偏置电压产生器产生具有与所述第一频率成正比的幅值的第一体偏置电压和具有与所述第一频率成反比的幅值的第二体偏置电压，利用基于所述第一时钟信号和所述第二时钟信号进行操作的开关电容器来产生所述第一体偏置电压和所述第二体偏置电压；以及
处理块，其包括至少一个n型金属氧化物半导体晶体管和至少一个p型金属氧化物半导体晶体管，所述至少一个n型金属氧化物半导体晶体管具有基于所述第一体偏置电压而改变的阈值电压，所述至少一个p型金属氧化物半导体晶体管具有基于所述第二体偏置电压而改变的阈值电压。
18.根据权利要求17所述的系统芯片，其中，所述体偏置电压产生器包括：
第一开关电容电路，其耦接在所述电源电压与第一节点之间，所述第一开关电容电路基于所述第一时钟信号和所述第二时钟信号进行操作；
第一电阻器电路，其耦接在所述第一节点与所述参考电压之间；
第一滤波器，其对通过所述第一节点接收的第一电压执行滤波操作，以产生所述第一体偏置电压；
第二电阻器电路，其耦接在所述电源电压与第二节点之间；
第二开关电容电路，其耦接在所述第二节点与所述参考电压之间，所述第二开关电容电路基于所述第一时钟信号和所述第二时钟信号进行操作；以及
第二滤波器，其对通过所述第二节点接收的第二电压执行滤波操作，以产生所述第二体偏置电压。
19.根据权利要求17所述的系统芯片，其中：
所述处理块包括位于衬底上并且接收所述第一体偏置电压的至少一个p阱和位于所述衬底上并且接收所述第二体偏置电压的至少一个n阱，
所述至少一个n型金属氧化物半导体晶体管位于所述至少一个p阱上，并且
所述至少一个p型金属氧化物半导体晶体管位于所述至少一个n阱上。
20.根据权利要求17所述的系统芯片，其中，所述处理块与所述系统时钟信号同步地进行操作。
21.一种电压产生器，包括：
开关电容电路，其基于第一控制信号和第二控制信号进行操作；
电阻器电路，其耦接至所述开关电容电路；以及
耦接在所述开关电容电路与所述电阻器电路之间的节点，该节点输出与至少一个晶体管的体偏置电压相对应的第一电压，其中所述第一控制信号相对于所述第二控制信号移位，其中所述第一电压基于所述第一控制信号和所述第二控制信号的时序，并且其中所述第一电压的幅值基于所述第一控制信号和所述第二控制信号的频率而改变。
22.根据权利要求21所述的电压产生器，其中，所述第一控制信号和所述第二控制信号是分别具有第一频率和第二频率的时钟信号。
23.根据权利要求22所述的电压产生器，其中，所述第一频率实质上等于所述第二频率。
24.根据权利要求22所述的电压产生器，其中，当所述第一频率和所述第二频率改变时，所述第一电压增大。
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