CN108333910A - 一种新型的时间数字转化器 - Google Patents

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Abstract

本发明涉及通讯技术领域，尤其涉及一种新型的时间数字转化器，包括：极性检测模块；时间数字转换模块，包括数字编码单元、环震使能单元、依次串联形成闭合环路的多级的差分延时单元以及多个触发器单元；每个差分延时单元包括第一输入端、第二输入端、第一输出端和第二输出端；每个差分延时单元的第一输出端和第二输出端输出的是互补的差分信号；能够明显改善反相器上升下降时间和触发器采样的不匹配，使得进入触发器单元的信号为相位互补的信号，进而提高数字转换的线性度。

Description

一种新型的时间数字转化器
技术领域
本发明涉及通讯技术领域，尤其涉及一种新型的时间数字转化器。
背景技术
时间间隔的测量技术，尤其是高精度的时间间隔(皮秒
1ps＝10E-12s量级)的测量技术意义重大，不论是电信通讯，芯片设计和数字示波器等工程领域，还是原子物理、天文观测等理论研究，以及激光测距、卫星定位等航天军事技术领域都离不开高精度的时间间隔测量技术。
传统的采用基于锁相环的三段式时间数字转换器，主要关键是通过锁相环产生不同频率和相位均匀分布的时钟对时间间隔进行量化。时间数字转换器分为高、中、低段位，主要是完成高精度和宽量程。
传统的采用简单的反向器组成环形振荡器，通过反向器的上升、下降延时进行时间间隔的量化；环形振荡器的周期作为一个较大的度量单位并且可以循环利用，故这种可以在给点面积时实现宽量程。
传统的采用反向器作为单个时间间隔的量化刻度，可以实现高分辨率；但实现的量程和面积成正相关，宽量程意味着较大的面积和功耗。
发明内容
针对上述问题，本发明提出了一种新型的时间数字转化器，其中，包括：
极性检测模块，包括用于接收时钟信号的两个时钟输入口，以及包括第一时钟输出口、第二时钟输出口和状态输出口；
所述极性检测模块对两个所述时钟输入口输入的所述时钟信号进行时序分析，将时序超前的所述时钟信号从所述第一时钟输出口输出，将时序滞后的所述时钟信号从所述第二时钟输出口输出，以及将两个所述时钟信号的时序比较结果信号从所述状态输出口输出；
时间数字转换模块，包括数字编码单元、环震使能单元、依次串联形成闭合环路的多级的差分延时单元以及多个触发器单元；
环震使能单元分别与所述闭合环路和第一时钟输出口连接，以接收并根据时序超前的所述时钟信号控制所述闭合环路的导通与关断；
每个所述差分延时单元包括第一输入端、第二输入端、第一输出端和第二输出端；每个所述差分延时单元的所述第一输出端和所述第二输出端输出的是互补的差分信号；
每个所述触发器单元分别包括两个触发输入口、两个触发输出口和一时钟信号口；每个所述触发器单元分别对应连接一个所述差分延时单元的所述第一输出端和第二输出端，以根据互补的所述差分信号从两个所述触发输出口输出成组的两个触发信号；每个所述触发器单元的所述时钟信号口连接所述第二时钟输出口，以接收序滞后的所述时钟信号；
所述数字编码单元分别连接所述极性检测模块的所述状态输出口以及每个所述触发器单元的两个所述触发输出口，以接收并根据所述时序比较结果信号和每组所述触发信号生成编码信号。
上述的时间数字转化器，其中，末级的所述差分延时单元的所述第一输出口或所述第二输出口还连接一计数器，所述计数器用于对末级的所述触发器单元输出的所述触发信号进行震荡周期的计算；
所述计数器还与所述数字编码单元连接，以将包含所述震荡周期的计数信号输出至所述数字编码单元中；
所述数字编码单元根据所述计数信号处理得到一量程参数。
上述的时间数字转化器，其中，每个所述差分延时单元还包括从所述第一输入端朝向所述第一输出端的第一延时器，从所述第二输入端朝向所述第二输出端的第二延时器，从所述第一输出端朝向所述第二输出端的第三延时器，以及从所述第二输出端朝向所述第一输出端的第四延时器。
上述的时间数字转化器，其中，每个所述触发器单元包括灵敏放大器结构。
上述的时间数字转化器，其中，所述状态输出口输出的所述时序比较结果信号包括一第一状态和一第二状态。
上述的时间数字转化器，其中，所述第一状态为高电平状态，所述第二状态为低电平状态。
有益效果：本发明提出的一种新型的时间数字转化器，明显改善反相器上升下降时间和触发器采样的不匹配，使得进入触发器单元的信号为相位互补的信号，进而提高数字转换的线性度。
附图说明
图1为本发明一实施例中时间数字转化器的结构原理图；
图2为本发明一实施例中时间数字转换模块的结构原理图；
图3为本发明一实施例中差分延时单元的结构原理图；
图4为本发明一实施例中触发器单元的结构原理图。
具体实施方式
下面结合附图和实施例对本发明进行进一步说明。
如图1和图2所示，在一个较佳的实施例中，提出了一种新型的时间数字转化器，其中，可以包括：
极性检测模块10，包括用于接收时钟信号的两个时钟输入口(该实施例中为第一时钟输入口CLK1和第二时钟输入口CLK2)，以及包括第一时钟输出口START、第二时钟输出口STOP和状态输出口 Polar；
极性检测模块10对两个时钟输入口输入的时钟信号进行时序分析，将时序超前的时钟信号从第一时钟输出口START输出，将时序滞后的时钟信号从第二时钟输出口STOP输出，以及将两个时钟信号的时序比较结果信号从状态输出口Polar输出；
时间数字转换模块20，包括数字编码单元21、环震使能单元22、依次串联形成闭合环路23的多级的差分延时单元以及多个触发器单元24(图2中仅显示了单个的触发器单元作以表示其中的连接关系)；
环震使能单元22分别与闭合环路23和第一时钟输出口START连接，以接收并根据时序超前的时钟信号控制闭合环路23的导通与关断；
如图3所示，每个差分延时单元包括第一输入端IN1、第二输入端IN2、第一输出端OUT1和第二输出端OUT2；每个差分延时单元 230的第一输出端OUT1和第二输出端OUT2输出的是互补的差分信号；
如图4所示，每个触发器单元24分别包括两个触发输入口(本实施例中为第一触发输入口D和第二触发输入口Db)、两个触发输出口(本实施例中为第一触发输出口Q和第二触发输出口Qb)和一时钟信号口CLK；每个触发器单元24的两个触发输入口分别对应连接一个差分延时单元的第一输出端OUT1和第二输出端OUT2，以根据互补的差分信号从两个触发输出口输出成组的两个触发信号；每个触发器单元24的时钟信号口CLK连接第二时钟输出口STOP，以接收序滞后的时钟信号；
数字编码单元21分别连接极性检测模块10的状态输出口Polar 以及每个触发器单元24的两个触发输出口，以接收并根据时序比较结果信号和每组触发信号生成编码信号。
上述技术方案中，每个触发器单元24的连接具体为第一触发输入口D连接对应的差分延时单元的第一输出端OUT1，第二触发输入口 Db连接对应的差分延时单元的第二输出端OUT2；由于每个差分延时单元23中输出的信号为几乎不存在延迟的相位互补的信号，从而使数字转换的线性度更高；生成的编码信号可以输出至外部的系统或电路或设备中进行处理或显示。
在一个较佳的实施例中，末级的差分延时单元的第一输出口OUT1 或第二输出口OUT2还连接一计数器，计数器用于对末级的触发器单元24输出的触发信号进行震荡周期的计算；
计数器还与数字编码单元21连接，以将包含震荡周期的计数信号输出至数字编码单元21中；
数字编码单元21根据计数信号处理得到一量程参数。
如图3所示，在一个较佳的实施例中，每个差分延时单元23还包括从第一输入端IN1朝向第一输出端OUT1的第一延时器，从第二输入端IN2朝向第二输出端OUT2的第二延时器，从第一输出端OUT1 朝向第二输出端OUT2的第三延时器，以及从第二输出端OUT2朝向第一输出端OUT1的第四延时器。
上述技术方案中，第一延时器、第二延时器、第三延时器和第四延时器的延时值可以是相同的，但这只是一种优选的情况，还可以是其他情况。
如图4，在一个较佳的实施例中，每个触发器单元24可以包括灵敏放大器结构，以提高第一触发输出口Q和第二触发输出口Qb输出的触发信号的线性度。
在一个较佳的实施例中，状态输出口Polar输出的时序比较结果信号包括一第一状态和一第二状态。
上述实施例中，优选地，第一状态为高电平状态，第二状态为低电平状态。
上述技术方案中，可以是比较结果信号为高电平状态时对应为第一时钟输入口CLK1输入的时钟信号较第二时钟输入口CLK2输入的时钟信号有延迟；反之，比较结果信号为低电平状态时对应为第二时钟输入口CLK2输入的时钟信号较第一时钟输入口CLK1输入的时钟信号有延迟；但这只是一种优选的情况，不应视为是对本发明的限制。
综上所述，本发明提出的一种新型的时间数字转化器，包括：极性检测模块；时间数字转换模块，包括数字编码单元、环震使能单元、依次串联形成闭合环路的多级的差分延时单元以及多个触发器单元；每个差分延时单元包括第一输入端、第二输入端、第一输出端和第二输出端；每个差分延时单元的第一输出端和第二输出端输出的是互补的差分信号；能够明显改善反相器上升下降时间和触发器采样的不匹配，使得进入触发器单元的信号为相位互补的信号，进而提高数字转换的线性度。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (6)

1.一种新型的时间数字转化器，其特征在于，包括：
极性检测模块，包括用于接收时钟信号的两个时钟输入口，以及包括第一时钟输出口、第二时钟输出口和状态输出口；
所述极性检测模块对两个所述时钟输入口输入的所述时钟信号进行时序分析，将时序超前的所述时钟信号从所述第一时钟输出口输出，将时序滞后的所述时钟信号从所述第二时钟输出口输出，以及将两个所述时钟信号的时序比较结果信号从所述状态输出口输出；
时间数字转换模块，包括数字编码单元、环震使能单元、依次串联形成闭合环路的多级的差分延时单元以及多个触发器单元；
环震使能单元分别与所述闭合环路和第一时钟输出口连接，以接收并根据时序超前的所述时钟信号控制所述闭合环路的导通与关断；
每个所述差分延时单元包括第一输入端、第二输入端、第一输出端和第二输出端；每个所述差分延时单元的所述第一输出端和所述第二输出端输出的是互补的差分信号；
每个所述触发器单元分别包括两个触发输入口、两个触发输出口和一时钟信号口；每个所述触发器单元分别对应连接一个所述差分延时单元的所述第一输出端和第二输出端，以根据互补的所述差分信号从两个所述触发输出口输出成组的两个触发信号；每个所述触发器单元的所述时钟信号口连接所述第二时钟输出口，以接收序滞后的所述时钟信号；
所述数字编码单元分别连接所述极性检测模块的所述状态输出口以及每个所述触发器单元的两个所述触发输出口，以接收并根据所述时序比较结果信号和每组所述触发信号生成编码信号。
2.根据权利要求1所述的时间数字转化器，其特征在于，末级的所述差分延时单元的所述第一输出口或所述第二输出口还连接一计数器，所述计数器用于对末级的所述触发器单元输出的所述触发信号进行震荡周期的计算；
所述计数器还与所述数字编码单元连接，以将包含所述震荡周期的计数信号输出至所述数字编码单元中；
所述数字编码单元根据所述计数信号处理得到一量程参数。
3.根据权利要求1所述的时间数字转化器，其特征在于，每个所述差分延时单元还包括从所述第一输入端朝向所述第一输出端的第一延时器，从所述第二输入端朝向所述第二输出端的第二延时器，从所述第一输出端朝向所述第二输出端的第三延时器，以及从所述第二输出端朝向所述第一输出端的第四延时器。
4.根据权利要求1所述的时间数字转化器，其特征在于，每个所述触发器单元包括灵敏放大器结构。
5.根据权利要求1所述的时间数字转化器，其特征在于，所述状态输出口输出的所述时序比较结果信号包括一第一状态和一第二状态。
6.根据权利要求5所述的时间数字转化器，其特征在于，所述第一状态为高电平状态，所述第二状态为低电平状态。
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