CN110247664A - 一种高速数字逻辑电路模块及模拟数字转换器和电子设备 - Google Patents

Abstract

本发明公开了一种数字逻辑电路模块，应用于逐次逼近寄存器型模拟数字转换器中，所述数字逻辑电路模块包括多个分别由D触发器，延迟单元dly，反相器inv和与非门nand构成的单元电路，各所述单元电路依次级联，在逐次逼近过程中，每一次当比较器进入锁存相位，开始比较时，本发明所示数字逻辑电路同时被触发，通过电路设计，使得比较器的锁存延迟时间和数字逻辑电路的延迟时间相匹配，从而，数字逻辑电路的每一级输出信号可以逐次捕获比较器的比较结果，本发明相比于现有技术减小了一个比较器锁存过程的延迟时间，同时由于D触发器数目减少了一半，数字逻辑电路中，时钟信号的负载也减小了一半，进一步提高了数字逻辑电路的速度，降低了功耗。

Description

一种高速数字逻辑电路模块及模拟数字转换器和电子设备

技术领域

本发明涉及模拟或数模混合集成电路技术领域，涉及一种高速数字逻辑电路模块及模拟数字转换器和电子设备。

背景技术

近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高速异步逐次逼近型模数转换器的研究也越来越深入。随着集成电路制造工艺的不断演进，高增益运算放大器的设计变得越来越困难，由于不需要运算放大器，SAR(英文全称：Successive Approximation Register，中文全文：逐次逼近寄存器)结构ADC(英文全称：Analog-to-Digital Converter，中文全称：模数转换器)具有天然的低功耗优势，特别是在纳米级工艺节点下，SAR结构ADC的速度又得到了巨大的提升。因此，高速SAR结构ADC成为目前模数转换器的研究热点。传统的SAR结构ADC中，由于采用异步逻辑，每一次逐次逼近过程中，比较器完成比较器之后，给出触发信号触发数字逻辑，数字逻辑通过获取比较器的比较结果，控制电容阵列中的开关切换，从而使得电容阵列中，电荷守恒极板的电压进行逐次逼近。但传统结构中，比较器的比较过程和数字逻辑电路的工作过程是串行进行的，延迟较大。因此，传统结构不利于高速SAR结构ADC的实现。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种数字逻辑电路模块，以及基于该数字逻辑电路模块来实现的模拟数字转换器和电子设备，用于解决现有SAR结构ADC中延时较大的问题。

为实现上述目的及其他相关目的，本发明的技术方案说明如下：

本发明的第一方面

一种数字逻辑电路模块，应用于至少包括比较器模块、开关电容模块及数字逻辑模块的N位逐次逼近寄存器型模拟数字转换器中，所述N位逐次逼近寄存器型模拟数字转换器中的数字逻辑模块为所述数字逻辑电路模块，所述数字逻辑电路模块包括N个依次级联的单元电路，各所述单元电路分别由D触发器，延迟单元dly，反相器inv和与非门nand构成；所述N个依次级联的单元电路中的第一单元电路的电路结构为；所述D触发器的信号输入端D接电源Vdd，D触发器的输出端Q连接于所述与非门nand的其中一个输入端Q0，和所述延迟单元dly的输入端，所述D触发器的输出端Q连接于下一单元电路中的D触发器的信号输入端D；所述延迟单元dly的输出端连接于所述反相器inv的输入端；所述反相器inv的输出端连接于所述与非门nand的另一个输入端Q0nd，所述与非门nand的Q0和Q0nd的信号通过所述与非门nand产生一个输出信号A<i>，所述N取正整数，所述i取0、1、2…N-1中之一；其中，所述N个依次级联的单元电路中的其它单元电路的电路连接结构与所述第一单元电路的电路连接结构相同，且各所述单元电路中的所述D触发器的信号输入端clk分别连接于信号clk1，所述信号clk1为所述比较器模块中比较器的控制信号，所述比较器模块中比较器的比较过程和所述数字逻辑电路模块中产生A<i>为1的这个窗口的过程同时进行。

本发明的第二方面

一种逐次逼近寄存器型模拟数字转换器，其特征在于，其包括权利要求1所述数字逻辑电路模块。

本发明的第三方面

一种电子设备，其特征在于，其包括所述权利要求2所述的逐次逼近寄存器型模拟数字转换器。

本发明的有益效果：

1、提出了一种高速SAR结构ADC的数字逻辑电路，在每一次逐次逼近过程中，该数字逻辑电路和比较器同时开始工作，通过调整两个过程的延时，使得数字逻辑电路依次输出高电平串口捕获相应的比较器输出结果，通过两个过程并行进行。和传统结构相比，每次逐次逼近过程中，减小了一个比较器的比较延迟时间；

2、提出的高速SAR结构ADC的数字逻辑电路，由一行触发器以及一些简单的门电路即可实现，而传统结构下，需要两行触发器实现数字逻辑电路。因此，本发明和传统结构相比，触发器的数量明显降低，整个数字逻辑的复杂度明显降低；

3、提出的高速SAR结构ADC的数字逻辑电路，由于其结构的复杂度明显降低，和传统结构相比，数字逻辑电路本身的延迟时间减小，同时功耗降低。

附图说明

图1为传统SAR结构ADC环路延迟示意图；

图2为本申请提出的SAR结构ADC环路延迟示意图；

图3为传统8位SAR结构ADC原理图；

图4为传统8位SAR结构ADC时序图；

图5为本发明8位SAR结构ADC结构原理图；

图6为本发明8位SAR结构ADC时序图；

图7为本发明8位SAR结构ADC数字逻辑和比较器输出仿真结果。

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。

为了更好地帮助本领域技术人员理解和实施本发明，以下将从现有技术的工作原理出发来说明其不足，进而给出相应提高的解决方案。

传统SAR结构ADC环路延迟示意图如图1所示，其中T_comp表示比较器的比较延迟，T_reset表示比较器的复位延迟，T_logic表示数字逻辑延迟，T_dac表示DAC建立延迟。由图1可知，传统的SAR结构ADC数字逻辑电路中，一个逐次逼近周期的延迟可以近似表示为T_comp+T_logic+T_dac，以8位SAR结构ADC为例进行说明，总的延迟为8(T_comp+T_logic+T_dac)。总体而言，上述3个延迟时间大致相同，如果可以减小其中一个环节的延迟时间，总的延迟时间可以大大减小，这对于提高SAR结构ADC的整体速度非常重要。由电路知识可知，比较器的复位延迟T_reset和比较器的比较延迟T_comp大致相同，而如图1所示，比较器的复位延迟T_reset明显长于比较器的比较延迟T_comp，比较器的复位延迟T_reset并不需要这么长的时间，而是比较器必须等待T_logic+T_dac的延迟之后，才能进行下一次比较。因此，如果我们调整SAR结构ADC环路延迟示意图如图2所示，将比较器的比较延迟T_comp与复位延迟T_reset调整为大致相同，同时，将比较器的比较延迟时间T_comp和数字逻辑延迟时间T_logic在设计的时候进行匹配，使得它们的延迟基本相同。那么，一个逐次逼近周期的延迟可以表示为T_logic+T_dac，对于一个8位SAR结构ADC而言，总的延迟为8(T_logic+T_dac)，和传统SAR结构ADC延迟时间相比，调整后的延迟减小了8T_comp的时间，这明显提高了整个SAR结构ADC的速度，对于高速SAR结构ADC的设计而言，非常重要。

现在首先对传统结构下，SAR结构ADC的整个环路工作原理进行介绍。以8位SAR结构ADC为例进行说明，传统8位SAR结构ADC原理图如图3所示，主要模块包括比较器模块，开关电容模块和数字逻辑模块，传统8位SAR结构ADC时序图如图4所示。其中ST信号为比较器的控制信号，当ST信号为1时，比较器处于比较相位(Compare phase)，此时比较器对输入信号Vp和Vn进行比较器，当ST信号为0时，比较器处于复位相位(Reset phase)，其输出信号Dp和Dn被复位到0。数字逻辑模块中，D触发器的S端为其复位端，当S端的输入信号为1时，D触发器处于复位状态，其输出端Q被复位到0，当S端的输入信号为0时，D触发器的输出端Q的值，跟随其时钟信号的高电平，被刷新为其输入端D的值。采样信号Clk_in为1时，传统8位SAR结构ADC处于采样阶段，此时，比较器控制信号ST为0，比较器处于复位状态；同时，数字逻辑处于复位状态，电容阵列对输入信号进行采样。当采样信号Clk_in由1变为0时，传统8位SAR结构ADC进入逐次逼近阶段，此时，比较器控制信号ST首先由0变为1，比较器对输入信号进行直接比较，第一次比较完成后，Dp和Dn之一变为1，另一个保持为0，从而Va由0变为1。

这一方面使得ST信号由1变为0，比较器重新进入复位状态，另一方面，Va的上升沿触发数字逻辑模块中的D触发器，使得Clk0输出1，Clk0又触发其对应的D触发器，使得Dp或者Dn输出到B0。

由此，传统8位SAR结构ADC完成一次逐次逼近过程，其之后的逐次逼近过程和第一次逐次逼近过程完全相同，直到B0到B7这8个数字码全部产生，整个传统8位SAR结构ADC完成一次完整的工作过程，直到采样信号Clk_in再次由0变为1，传统8位SAR结构ADC再次进入采样状态。

由上述描述，我们可以发现一个明显的缺点：SAR ADC处于逐次逼近过程时，当比较器完成一次比较之后，Va才会由0变为1，Va由0变为1之后，数字逻辑模块才能被触发开始工作，当数字逻辑模块完成一次工作之后，开关电容模块才能开始工作，电容阵列才能开始建立。这个过程的延迟就如图1所示，三个过程串联进行，一个逐次逼近周期的延迟可以近似表示为T_comp+T_logic+T_dac，这表明其延迟时间较大。

基于上述分析，本发明提出了一种高速SARADC数字逻辑电路。和传统结构相比，比较器的比较过程和数字逻辑模块同时开始工作，通过延迟匹配，使得这两个延迟基本相同，数字逻辑模块的输出信号依次捕获比较器的比较结果，以此明显降低SAR结构ADC一次完整工作过程的延迟，提高SAR结构ADC的工作速度。

同样以8位SAR结构ADC为例进行说明，本发明8位SAR结构ADC结构原理图如图5所示。主要模块包括比较器模块，开关电容模块和数字逻辑模块，本发明涉及一种高速SARADC数字逻辑电路。其中数字逻辑电路包括D触发器，延迟单元dly，反相器inv和与非门nand等单元电路。其中Clk1信号为比较器的控制信号，当Clk1信号为1时，比较器处于比较相位(Compare phase)，此时比较器对输入信号Vp和Vn进行比较器，当Clk1信号为0时，比较器处于复位相位(Reset phase)，其输出信号Dp和Dn被复位到0。Clk1是D触发器的时钟输入信号，当Clk1为1时，D触发器输入端D的值被传递到输出端Q，Clk_in为D触发器的复位信号，当Clk_in为1时，D触发器的输出端Q被复位为0。第一个D触发器的信号输入端D接电源Vdd，其输出端Q接第一个与非门nand的其中一个输入端Q1，同时，接第一个延迟单元dly的输入端，第一个延迟单元dly的输出端接第一个反相器inv的输入端，第一个反相器inv的输出端接第一个与非门的另一个输入端Q0nd。

另一方面，第一级D触发器的输出端Q接下一级D触发器的信号输入端D，Q0和Q0nd的信号通过第一个与非门nand产生第一个输出信号A<0>，后级的连接方式和第一级完全相同。

本发明8位SAR结构ADC时序图如图6所示，当信号Clk_in为1时，8位SAR结构ADC处于采样状态，Clk1信号为0，Qi(i＝0,1,2…7)为0，Qind(i＝0,1,2…7)为1，A<i>(i＝0,1,2…7)的反相信号为An<i>(i＝0,1,2…7)为0。此时，比较器处于复位状态，Dp和Dn输出为0，电容阵列Ci(i＝0,1,2…7)对输入信号进行采样。当信号Clk_in由1变为0之后，8位SAR结构ADC进入逐次逼近状态，Clk1由0变为1，比较器开始进行第一次比较，比较完成之后，Dp和Dn之一会变为1，另一个保持为0；同时，Clk1触发数字逻辑模块中的第一个D触发器，其输出使得第一个与非门nand的一个输入端Q0端由0变为1，由于延迟单元dly和反相器单元inv的存在，其另一个输入端Q0nd经过一个延迟之后，由1变为0，这使得第一个与非门nand的输出端A<0>产生一个为1的窗口。需要注意的是，比较器的比较过程和数字逻辑模块产生A<0>为1的这个窗口的过程是同时进行的，如果调整好这两个过程的延迟，使得A<0>为1的这个窗口刚好捕获比较器的输出结果。那么，就可以认为，比较器的比较过程和数字逻辑模块的工作过程并行进行，而不是传统结构下的串行进行。同理可知，在此后的逐次逼近过程中，A<i>(i＝0,1,2…7)可以依次捕获比较器相应的输出结果，这个捕获关系如图6所示，这个过程的延迟就如图2所示，和传统SAR结构ADC延迟时间相比，本发明结构的延迟减小了8Tcomp的时间。

上述实施例中的数字逻辑模块和传统结构相比，比较器的比较过程和数字逻辑模块同时开始工作，通过延迟匹配，使得这两个延迟基本相同，数字逻辑模块的输出信号依次捕获比较器的比较结果，以此明显降低SAR结构ADC一次完整工作过程的延迟，提高SAR结构ADC的工作速度。

应当理解，上述实施例虽然是以8位SAR结构ADC为例来进行说明的，但对于本领域的技术人员来说，由于本发明中的数字逻辑电路模块中的N个单元电路是与SAR结构ADC的位数相对应的，例如，在4位SAR结构ADC中，本发明提供的数字逻辑电路模块中的单元电路为4个；在16位SAR结构ADC中，本发明提供的数字逻辑电路模块中的单元电路就对应为16个。所以本发明对于其它任意位数的SAR结构ADC都是适用的。

在另一具体实施例中，为了进一步验证本发明的上述优点，在28nmCMOS工艺下，对上述结构进行了仔细的设计，电源电压Vdd取1.2V。本发明8位SAR结构ADC数字逻辑和比较器输出仿真结果如图7所示，由图7可知，实现所表示的数字逻辑的输出信号A<i>(i＝0,1,2…7)依次捕获了虚线所表示的比较器的各个输出结果。

总之，本发明相比于现有技术至少具有以下现在的进步：

1、提出了一种高速SAR结构ADC的数字逻辑电路，在每一次逐次逼近过程中，该数字逻辑电路和比较器同时开始工作，通过调整两个过程的延时，使得数字逻辑电路依次输出高电平串口捕获相应的比较器输出结果，通过两个过程并行进行。和传统结构相比，每次逐次逼近过程中，减小了一个比较器的比较延迟时间；

2、提出的高速SAR结构ADC的数字逻辑电路，由一行触发器以及一些简单的门电路即可实现，而传统结构下，需要两行触发器实现数字逻辑电路。因此，本发明和传统结构相比，触发器的数量明显降低，整个数字逻辑的复杂度明显降低；

3、提出的高速SAR结构ADC的数字逻辑电路，由于其结构的复杂度明显降低，和传统结构相比，数字逻辑电路本身的延迟时间减小，同时功耗降低。

通过上述说明，本领域技术人员可以清楚地了解和实现上述电路，因此，本领域技术人员在该电路基础上，可以将其应用至SAR结构ADC中，以及将具有上述电路结构的SAR结构ADC应用至各种电子设备中。

例如，在一具体实施例中，提供一种SAR结构ADC，其包括上述数字逻辑电路；或者，一种电子设备，其包括具有上述数字逻辑电路的SAR结构ADC。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (3)

1.一种数字逻辑电路模块，应用于至少包括比较器模块、开关电容模块及数字逻辑模块的N位逐次逼近寄存器型模拟数字转换器中，其特征在于：

所述N位逐次逼近寄存器型模拟数字转换器中的数字逻辑模块为所述数字逻辑电路模块，所述数字逻辑电路模块包括N个依次级联的单元电路，各所述单元电路分别由D触发器，延迟单元dly，反相器inv和与非门nand构成；

所述N个依次级联的单元电路中的第一单元电路的电路结构为；

所述D触发器的信号输入端D接电源Vdd，D触发器的输出端Q连接于所述与非门nand的其中一个输入端Q0，和所述延迟单元dly的输入端，所述D触发器的输出端Q连接于下一单元电路中的D触发器的信号输入端D；

所述延迟单元dly的输出端连接于所述反相器inv的输入端；

所述反相器inv的输出端连接于所述与非门nand的另一个输入端Q0nd，所述与非门nand的Q0和Q0nd的信号通过所述与非门nand产生一个输出信号A<i>，所述N取正整数，所述i取0、1、2…N-1中之一；

其中，所述N个依次级联的单元电路中的其它单元电路的电路连接结构与所述第一单元电路的电路连接结构相同，且各所述单元电路中的所述D触发器的信号输入端clk分别连接于信号clk1，所述信号clk1为所述比较器模块中比较器的控制信号，所述比较器模块中比较器的比较过程和所述数字逻辑电路模块中产生A<i>为1的这个窗口的过程同时进行。

2.一种逐次逼近寄存器型模拟数字转换器，其特征在于，其包括权利要求1所述数字逻辑电路模块。

3.一种电子设备，其特征在于，其包括所述权利要求2所述的逐次逼近寄存器型模拟数字转换器。