CN107104661A - 高速时钟产生电路 - Google Patents

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    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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Abstract

本申请提供一种高速时钟产生电路，包括相互连接的控制模块和环路振荡模块，其中，该控制模块用于根据转化信号与晶振信号之间的周期比例关系判断环路振荡模块输出的转化信号的周期是否满足预设周期范围，并在不满足时调整延时控制信号的周期以及采样信号中高低电平宽度的比例关系，输出延时控制信号和采样信号，该环路振荡模块用于在采样信号的低电平期间根据延时控制信号的周期调整转化信号的周期，并将输出的转化信号反馈给控制模块，且满足预设周期范围的转化信号为待求时钟信号。该技术方案中的高速时钟产生电路结构简单、功耗低，而且其能够自动调整内部延时以产生满足预设周期范围的待求时钟信号，能够得到持续产生的高速时钟信号。

Description

高速时钟产生电路
技术领域
本申请涉及电路技术领域，尤其涉及一种高速时钟产生电路。
背景技术
现阶段，电子测试仪器中的模数转换电路需要一个转换时钟来控制模数转换过程中的转换时间。通常情况下，当需要的转换时钟远远高于系统的晶振时钟时需要通过锁相环电路得到高速时钟信号，进而保证模数转换的实现。而由于锁相环电路的结构复杂，功耗大，因此，在低功耗要求的电路中，迫切需要一种低功耗时钟技术来得到高速时钟。
目前，现有的低功耗技术可使用锁存比较器的输出来触发产生高速时钟。图1为现有技术利用锁存比较器产生高速时钟的电路示意图。如图1所示，该电路由Latch比较器11、与非门12、非门13、与门14组成，具体连接关系参见图1所示。对于Latch比较器11，当时钟信号CKC＝0时，Latch比较器11的两个输出Q＝QB＝1，当CKC＝1时，如果Latch比较器11的正相输入IN大于反相输入INB，则Q＝1，QB＝0，反之，Q＝0，QB＝1。因此，在图1所示的电路中，当输入到与门14中的门信号GT＝0时，时钟信号CKC＝0，Latch比较器11的两个输出Q＝QB＝1，与非门12的输出信号RDY＝0；一旦输入到与门14中的门信号GT＝1，则时钟信号CKC跳为1，Latch比较器11的Q和QB就会输出不一样的值，RDY就会跳为1，然后CKC又会被置0，产生了CKC的第一个高电平脉冲，按这个逻辑循环下去，直到产生需要的第N个脉冲信号，利用计数器将门信号GT置0，这个循环就结束，门信号GT＝0期间就是采样期，门信号GT＝1期间就是ADC的转化期。
然而，在CKC＝1时，由于Latch比较器11输出数值相反的Q和QB的延时由Latch比较器11的两个输入IN和INB确定，在IN和INB的差值比较大时，延时比较小，当IN和INB非常接近时，延时会很大，此时，前一个周期的脉冲输出会影响后一个周期的脉冲输出，导致上述循环被中断，进而致使模数转换电路出错，无法得到高速时钟。
发明内容
本申请提供一种高速时钟产生电路，以解决现有技术中利用锁存比较器的输出来产生高速时钟时可能出错、无法得到高速时钟的问题。
本申请实施例提供一种高速时钟产生电路，包括：相互连接的控制模块和环路振荡模块；
所述控制模块用于根据转化信号与晶振信号之间的周期比例关系判断所述环路振荡模块输出的转化信号的周期是否满足预设周期范围，并在所述转化信号的周期不满足预设周期范围时调整延时控制信号的周期以及采样信号中高电平宽度与低电平宽度的比例关系，输出所述延时控制信号和所述采样信号；
所述环路振荡模块用于在所述采样信号的低电平期间根据所述延时控制信号的周期调整所述转化信号的周期，并将输出的所述转化信号反馈给所述控制模块；
其中，满足所述预设周期范围的转化信号为待求时钟信号。
在本申请的一实施例中，所述控制模块，包括：第一非门、D触发器、计数器和移位寄存器；
所述第一非门、所述D触发器和所述计数器依次顺序连接，所述移位寄存器与所述D触发器连接；
所述移位寄存器用于根据所述晶振信号与所述转化信号之间的周期比例关系判断所述转化信号的周期是否满足所述预设周期范围，并在所述转化信号的周期不满足所述预设周期范围时，调整所述采样信号中高电平宽度与低电平宽度的比例关系，输出所述采样信号和所述D触发器所需的触发信号；
所述D触发器用于在所述触发信号的作用下对经过所述第一非门反向的所述晶振信号进行移位寄存处理，并通过所述计数器输出所述延时控制信号。
在本申请的上述实施例中，所述移位寄存器中集成有配置寄存器；
所述配置寄存器用于存储所述转化信号与所述晶振信号的周期比例关系。
在本申请的另一实施例中，所述环路振荡模块，包括：采样控制单元、第一延时单元、转化信号产生单元和第二延时单元；
所述采样控制单元与所述控制模块、所述第二延时单元连接，用于在所述采样信号的低电平期间采集所述第二延时单元的输出信号；
所述第一延时单元与所述控制模块、所述采样控制单元连接，用于根据所述延时控制信号对所述采样控制单元的输出信号进行延时处理以调整所述转化信号的高电平宽度；
所述转化信号产生单元与所述第一延时单元、所述采样控制单元连接，用于对所述采样控制单元的输出信号和所述第一延时单元的输出信号进行逻辑处理，并输出所述转化信号；
所述第二延时单元与所述控制模块、所述转化信号产生单元连接，用于根据所述延时控制信号对所述转化信号产生单元的输出信号进行延时处理以调整所述转化信号的低电平宽度。
在本申请的上述实施例中，所述采样控制单元，包括：或非门和与门；
所述或非门与所述第二延时单元、所述控制模块连接，所述与门与所述或非门连接。
在本申请的上述实施例中，所述采样控制单元，包括：或非门、第一与非门和第二非门；
所述或非门与所述第二延时单元、所述控制模块连接，所述第一与非门与所述或非门连接，所述第二非门与所述第一与非门连接。
在本申请的上述实施例中，所述第一延时单元，包括：第三非门和第一延时子单元；
所述第三非门与所述采样控制单元连接，所述第一延时子单元与所述第三非门、所述控制模块连接。
在本申请的上述实施例中，所述转化信号产生单元，包括：第二与非门和第四非门；
所述第二与非门与所述采样控制单元、所述第一延时子单元连接，所述第四非门与所述第二与非门连接，用于输出所述转化信号。
在本申请的上述实施例中，所述第二延时单元，包括：第二延时子单元和第五非门；
所述第二延时子单元与所述第二与非门、所述控制模块连接，所述第五非门与所述第二延时子单元连接。
在本申请的上述实施例中，所述第二延时单元，还包括：第三延时子单元；
所述第三延时子单元与所述第五非门、所述控制模块连接。
本申请实施例提供的高速时钟产生电路，包括相互连接的控制模块和环路振荡模块。该控制模块用于根据转化信号与晶振信号之间的周期比例关系判断环路振荡模块输出的转化信号的周期是否满足预设周期范围，并在转化信号的周期不满足预设周期范围时调整延时控制信号的周期以及采样信号中高电平宽度与低电平宽度的比例关系，输出延时控制信号和采样信号，该环路振荡模块用于在采样信号的低电平期间根据延时控制信号的周期调整转化信号的周期，并将输出的转化信号反馈给控制模块，且满足预设周期范围的更新的转化信号为待求时钟信号。该技术方案中的高速时钟产生电路结构简单、功耗低，而且该高速时钟产生电路能够自动调整内部延时以产生满足预设周期范围的待求时钟信号，保证了高速时钟信号的持续产生。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术利用锁存比较器产生高速时钟的电路示意图；
图2为本申请提供的高速时钟产生电路实施例一的结构示意图；
图3为本申请提供的高速时钟产生电路实施例二的结构示意图；
图4为环路振荡模块单独控制时采样信号、置位信号和转化信号的时序图；
图5为环路振荡模块和控制模块联合控制时采样信号、置位信号和转化信号的时序图；
图6为本申请提供的高速时钟产生电路实施例三的结构示意图；
图7为本申请提供的高速时钟产生电路实施例四的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请实施例提供了一种高速时钟产生电路，用于解决现有技术中利用锁存比较器的输出来产生高速时钟时可能出错、无法得到高速时钟的问题。下面，通过具体实施例对本申请所示的技术方案进行详细说明。
需要说明的是，下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。
图2为本申请提供的高速时钟产生电路实施例一的结构示意图。如图2所示，在本申请实施例中，该高速时钟产生电路，包括：相互连接的控制模块21和环路振荡模块22。
该控制模块21用于根据转化信号与晶振信号之间的周期比例关系判断环路振荡模块22输出的转化信号的周期是否满足预设周期范围，并在该转化信号的周期不满足预设周期范围时调整延时控制信号的周期以及采样信号中高电平宽度与低电平宽度的比例关系，输出延时控制信号和采样信号。
该环路振荡模块22用于在控制模块21输出的采样信号的低电平期间根据延时控制信号的周期调整转化信号的周期，并将输出的转化信号反馈给控制模块21。
其中，满足预设周期范围的转化信号为待求时钟信号。
具体的，该晶振信号是待转化晶振时钟的输出信号，晶振信号的周期长度是一个采样周期，采样信号是晶振信号的高低电平宽度比例经过控制模块21调整后输出的信号，采样信号与晶振信号的周期总长度一致。在本实施例中，一个采样周期包括采样时间和转化时间，采样信号的高电平宽度对应采样周期的采样时间，采样信号的低电平宽度对应采样周期的转化时间，一段连续的转化时间包括多个转化信号的周期。该转化信号是晶振信号经过控制模块21和环路振荡模块22内部的逻辑器件进行逻辑操作之后产生的相位时钟信号。
上述延时控制信号是控制模块21根据转化信号与晶振信号之间的周期比例关系调整并输出的延时信号，环路振荡模块22可在采样信号的低电平期间(即转化时间)内根据该延时控制信号调整转化信号的周期长度以及每个周期内高低电平宽度。
本实施例的目的是通过控制模块21和环路振荡模块22调整环路振荡模块22输出的转化信号使其满足预设周期范围，并得到满足预设周期范围的待求时钟信号。
值得说明的是，控制模块21和环路振荡模块22中的某些逻辑电路在正常工作时还需要加载一个置位信号。可选的，该置位信号是本申请实施例控制模块21和环路振荡模块22中涉及的一些D触发器、由D触发器和其他一些逻辑门电路组成的计数器、移位寄存器等所需的重置信号，其可根据D触发器、计数器、移位寄存器等逻辑器件的工作特性通过置位信号控制各逻辑器件的工作状态。在本实施例中，该置位信号由软件控制产生、并且在高速时钟产生电路开始工作时从低电平切到高电平。
此外，环路振荡模块22实际上是一个带有频率调整功能的环路振荡电路，其基本结构是个环路振荡器，其所包含的延时单元主要起到频率调整和高低电平占空比调整的作用。
作为一种示例，本实施例针对一个10Bit的低功耗逐次逼近模数转换电路(假设待转化晶振时钟的频率为16MHz)进行说明，其中，待转化晶振时钟为CLK1，其频率为f＝16MHz，所需的转化时钟为CLK2，CLK2对应的信号是转化信号，而满足预设周期范围的转化信号为待求时钟信号。在本实施例中，模数转换电路的采样频率为f，即采样周期为T＝1/f。由于一个采样周期包括采样时间和转化时间，当采样时间大约占采样周期的1/5(相当于在一个采样周期内，采样时间和转化时间的比例大约为1:4)时，若在转化期间需要12个转化时钟，那么在采样期间大约需要3个转化时钟，即一个采样周期共需要15个转化时钟，即T＝Tsample+Tconverter≈3*Tclk2+12*Tclk2＝15*Tclk2。因此，为了实现信号的模数转换，本实施例所需的转化时钟CLK2需要满足Tclk2≈1/15*T，即fclk2≈15*f，即转化时钟CLK2至少是个240MHz的转化时钟。而若采样时间需要占采样周期的1/3(相当于在一个采样周期内，采样时间和转化时间的比例大约为1:2)，那么一个采样周期共需要18个转化时钟，即T＝Tsample+Tconverter≈6*Tclk2+12*Tclk2＝18*Tclk2，此时，所需的转化时钟CLK2需要满足fclk2≈18*f，即转化时钟CLK2的频率需要在300MHz以上。
结合如图2所示，在本实施例中，假设待转化晶振时钟CLK1是一个16MHz的晶振时钟，晶振时钟周期为62.5ns，晶振时钟CLK1通过如图2所示的高速时钟产生电路后，会产生一个转化时钟CLK2，高速时钟产生电路在初始设置时，转化时钟CLK2的周期可能只有2.5ns，此时，待转化晶振时钟CLK1的周期相当于25个转化时钟CLK2的周期。由于图2所示高速时钟产生电路中的器件可能具有一定的工艺偏差，该高速时钟产生电路产生的转化时钟CLK2，其周期也可能是2.7ns，此时，一个待转化晶振时钟CLK1的周期相当于23.1个转化时钟CLK2的周期。
在实际应用中，如上所述，假如一个采样周期内的转化期间需要12个转化时钟，且采样时间至少占采样周期的1/3，针对这种情况，本申请实施例通过在控制模块21内部设计判断电路通过判断环路振荡模块22输出的转化信号的周期是否满足预设周期范围，并在转化信号的周期不满足预设周期范围时调整上述延时控制信号的周期，以及采样信号中高电平宽度与低电平宽度的比例关系，并输出调整后的延时控制信号和采样信号，进而使环路振荡模块22在采样信号的低电平期间根据上述延时控制信号来调整转化时钟CLK2的周期，且将环路振荡模块22输出的转化信号反馈给控制模块21，这样控制模块21再根据判断输入的转化信号是否满足预设周期范围，并在不满足时继续调整上述延时控制信号的周期、采样信号中高电平宽度与低电平宽度的比例关系，直到环路振荡模块22输出的转化信号满足预设周期范围，从而实现了高速时钟产生电路自动调整转化时钟CLK2的周期的目的。
值得说明的是，在本实施例中，环路振荡模块22和控制模块21不改变采样周期的总时间长度，只调整采样周期中采样时间和转化时间的比例关系，即在不改变整个采样周期采样率的前提下，通过减少采样时间的长度，同时增加转化时间的长度能够最终锁定所需的待求时钟信号，该待求时钟信号满足预设周期范围。这样通过自动锁定方式产生的转化时钟CLK2是稳定的，不会发生转化时钟不稳定或失效的问题，避免了无法得到高速时钟的问题。
本申请实施例提供的高速时钟产生电路，包括相互连接的控制模块和环路振荡模块。该控制模块用于根据转化信号与晶振信号之间的周期比例关系判断环路振荡模块输出的转化信号的周期是否满足预设周期范围，并在转化信号的周期不满足预设周期范围时调整延时控制信号的周期以及采样信号中高电平宽度与低电平宽度的比例关系，输出延时控制信号和采样信号，该环路振荡模块用于在采样信号的低电平期间根据延时控制信号的周期调整转化信号的周期，并将输出的转化信号反馈给控制模块，且满足预设周期范围的更新的转化信号为待求时钟信号。该技术方案中的高速时钟产生电路结构简单、功耗低，而且该高速时钟产生电路能够自动调整内部延时以产生满足预设周期范围的待求时钟信号，保证了高速时钟信号的持续产生。
图3为本申请提供的高速时钟产生电路实施例二的结构示意图。本实施例在上述图2所示实施例的基础上对控制模块的结构组成进行的详细说明。作为一种示例，如图3所示，上述控制模块21，包括：第一非门211、D触发器212、计数器213和移位寄存器214。
参照图3所示，该第一非门211、D触发器212和计数器213依次顺序连接，该移位寄存器214与D触发器212连接。
可选的，D触发器212、计数器213和移位寄存器214正常工作时均加置有置位信号。因而，在本实施例中，移位寄存器214用于根据晶振信号与转化信号之间的周期比例关系判断获取到的转化信号的周期是否满足预设周期范围，并在转化信号的周期不满足预设周期范围时，调整采样信号中高电平宽度与低电平宽度的比例关系，输出该采样信号和D触发器212所需的触发信号。D触发器212用于在移位寄存器214输出的触发信号的作用下对经过第一非门211反向的晶振信号进行移位寄存处理，并通过计数器213输出上述延时控制信号。
具体的，该第一非门211用于获取晶振信号，该D触发器212用于在加置的置位信号以及移位寄存器214输出的触发信号的作用下接收经过第一非门211反向的晶振信号，调整生成的延时控制信号的周期。该计数器213与D触发器212连接，用于在加置的置位信号的作用下对接收到的D触发器212的输出信号进行延时处理，并输出上述延时控制信号。该移位寄存器214与D触发器212连接，用于在加置的置位信号的作用下根据获取到的晶振信号和晶振信号与转化信号之间的周期比例关系对接收到的转化信号进行预设周期范围判断，并输出调整后的采样信号和D触发器212所需的触发信号。
可选的，在本实施例中，该移位寄存器214中集成有配置寄存器。该配置寄存器用于存储转化信号与晶振信号的周期比例关系。
类似的，本实施例仍以待转化晶振时钟CLK1和转化时钟CLK2进行说明。此外，在本实施例中，CLK1B是待转化晶振时钟CLK1的反向时钟，即经过第一非门211反向的晶振信号，定义为反向晶振信号，且晶振信号和反向晶振信号的占空比均为50％。
如图3所示，D触发器212的D端接收第一非门211输出的反向晶振信号作为输入信号，D触发器212的CK端接收移位寄存器214的输出信号作为触发信号，D触发器212的RSTN端获取置位信号，用于控制D触发器212的工作状态，该D触发器212在反向晶振信号和触发信号的共同作用下通过D触发器212的Q端输出计数器213所需的输入信号，以使计数器213对该输入信号进行移位处理输出上述延时控制信号，该延时控制信号作为环路振荡模块22的控制信号。
在本实施例中，待转化晶振时钟CLK1的晶振信号和环路振荡模块22输出的转化信号作为移位寄存器214的输入，且该移位寄存器214的RSTN端获取置位信号，移位寄存器214在置位信号的作用下根据晶振信号与转化信号之间的周期比例关系对转化信号的周期是否满足预设周期范围进行判断，并调整采样信号中高电平宽度与低电平宽度的比例关系后，一方面输出D触发器212所需的触发信号，另一方面输出该采样信号，该采样信号同样作为环路振荡模块22的控制信号。
值得说明的是，下面结合图4所示的信号时序图来说明采样信号、置位信号和转化信号之间的关系。图4为环路振荡模块单独调整时采样信号、置位信号和转化信号的时序图。如图4所示，该采样信号是控制模块输出的采样周期信号，该采样信号的高电平宽度对应采样周期的采样时间，采样信号的低电平宽度对应采样周期的转化时间；转化信号是采样周期的转化时间使用的时钟信号，也是本申请的待求时钟信号，即最后所需的高速时钟信号。
可选的，为了调整转化时钟CLK2的周期以使转化信号的周期既满足预设周期范围，又保持输出的转化时钟CLK2稳定。本实施例以一个采样周期在转化期间需要12个转化时钟为例进行说明。
假设移位寄存器214中集成的配置寄存器，其内部存储的转化信号与晶振信号的周期比例关系为(1/20)*TCLK1<TCLK2<(1/18)*TCLK1，在转化初期，通过控制移位寄存器214持续输出上升沿以采集D触发器212的输入信号，从而使计数器213增加延时，以实现自动增加环路振荡模块22延时的目的，从而增加了转化时钟CLK2的周期长度，直到CLK2的周期满足判断条件(1/20)*TCLK1<TCLK2<(1/18)*TCLK1，最后保证产生的CLK2稳定。其中，一个采样周期的转化时间为12*TCLK2，采样时间满足条件：6*TCLK2<Tsample<8*TCLK2。
假如需要调整一个采样周期中采样时间和转化时间的比例关系，可以通过配置寄存器设置来调整，比如可以将转化信号与晶振信号的周期比例关系设置成(1/18)*TCLK1<TCLK2<(1/16)*TCLK1，其中采样时间为4*TCLK2<Tsample<6*TCLK2，这样就缩短了采样时间的长度，同时增加了转化时间，而并不改变整个采样周期长度。此外，只要设置的周期比例关系不变，最后通过自动锁定产生的转化时钟CLK2是稳定的，从而不会出现产生的高速时钟不稳定或失效的问题。
举例来说，图5为环路振荡模块和控制模块联合控制时采样信号、置位信号和转化信号的时序图。结合图3所示控制模块21的结构示意图，以及根据图5所示的时序图，首先详细介绍一下控制模块21是如何产生采样信号和延时控制信号的。本实施例基于一个采样周期的转化期间需要12个转化时钟进行说明。
当环路振荡模块22形成的环路被重置时，当控制模块21输出采样信号的第一个低电平时，环路振荡模块22形成的环路开始振荡并产生高速时钟CLK2，这时控制模块21输出的延时控制信号周期最短，因而环路振荡模块22的延时时间最小，得到的高速时钟CLK2振荡最快，当控制模块21检测到CLK2的第13个上升沿时，触发采样信号跳为高电平，环路振荡模块22组成的环路振荡停止，当下一个采样周期的下降沿到来时再触发环路振荡模块22组成的环路开始振荡。
结合图3所示，在图5中，当D触发器212用转化时钟CLK2的第11个上升沿触发采D触发器212的输入CLK1B时，由于采到CLK1B是高电平，则认为计数器213输出的延时控制信号的周期还不够，此时使计数器213加1，控制环路振荡模块22继续输出延时控制信号，以增加环路振荡模块22输出转化时钟CLK2的时间，因而增加了CLK2的周期长度，直到CLK2的第11个上升沿采到的CLK1B为低，将不再增加延时，时钟CLK2从此稳定。
值得说明的是，假设CLK1的占空比为50％时，9*TCLK2<1/2*T<10*TCLK2，这里以CLK2的第11个上升沿为例，内部也可以用配置寄存器选择第10个上升沿，第9个上升沿等，通过配置寄存器可以调整CLK1和CLK2的周期比例关系，同时也调整了采样时间和转化时间的比例关系。值得说明的是，采样时间对应采样信号中高电平宽度，转化时间对应采样信号中低电平宽度。
举例来说，在图5所示的时序图中，Tc1、Tc2、Tc3为不同采样周期中转化时间分别对应的高速时钟CLK2的周期，Ts1、Ts2、Ts3为采样周期中采样时间。随着高速时钟产生电路的自锁定作用，一个采样周期中转化时间内每个转化时钟的周期Tc1、Tc2、Tc3逐渐增大，而每个采样周期中的采样时间Ts1、Ts2、Ts3逐渐减小。
另外，通过配置寄存器配置转化信号与晶振信号周期比例关系的思想，可以选择用CLK2的第11个下降沿来采CLK1B，即本申请实施例既可以采用上升沿也可以采用下降沿来触发计数器213输出环路振荡模块22需要的延时控制信号。本实施例是以晶振时钟的占空比为50％进行说明，若晶振时钟的占空比不是50％，利用配置寄存器可以控制可调的延时，同样能达到预想的效果。
同理，在本实施例中，控制模块21通过采集到的晶振信号和转化信号的周期比例关系来触发计数器213输出调节环路振荡模块22的延时控制信号，同时把环路振荡模块22中调节的阶数做细，能够提高可调的范围，这样就可以满足更多晶振时钟频率的应用。
本申请实施例提供的高速时钟产生电路，该控制模块包括第一非门、D触发器、计数器和移位寄存器，且第一非门、D触发器和计数器依次顺序连接，移位寄存器与D触发器连接，该移位寄存器用于根据晶振信号与转化信号之间的周期比例关系判断转化信号的周期是否满足预设周期范围，并在转化信号的周期不满足预设周期范围时，调整采样信号中高电平宽度与低电平宽度的比例关系，输出采样信号和D触发器所需的触发信号，该D触发器用于在触发信号的作用下对经过第一非门反向的晶振信号进行移位寄存处理，并通过计数器输出延时控制信号。该技术方案利用控制模块产生了环路振荡模块正常工作所需的延时控制信号和采样信号，为环路振荡模块自动调整内部时延并生成高速时钟信号奠定了条件。
图6为本申请提供的高速时钟产生电路实施例三的结构示意图。图7为本申请提供的高速时钟产生电路实施例四的结构示意图。本实施例结合图6和图7在上述图2所示实施例的基础上对环路振荡模块22的具体实现进行举例说明。如图6所示，该环路振荡模块22，包括：采样控制单元221、第一延时单元222、转化信号产生单元223和第二延时单元224。
其中，该采样控制单元221与上述控制模块21、该第二延时单元224连接，用于在采样信号的低电平期间采集第二延时单元224的输出信号。
可选的，参照图7所示，作为一种示例，该采样控制单元221，包括：或非门221a和与门221b。在本实施例中，该或非门221a与第二延时单元224、控制模块21连接，用于接收第二延时单元224的输出信号和控制模块21输出的采样信号，该与门221b与或非门221a、控制模块21连接，用于接收或非门221a的输出信号和获取置位信号，并输出第一延时单元222和转化信号产生单元223所需的输入信号。
值得说明的是，由于与门的功能可通过与非门和非门组合的形式实现。因此，参照图7所示，作为另一种示例，上述与门221b可替换为第一与非门221c和第二非门221d。即，上述采样控制单元221，包括：或非门221a、第一与非门221c和第二非门221d。
在本实施例中，或非门221a与第二延时单元224、控制模块21连接，用于接收第二延时单元224的输出信号和控制模块21输出的采样信号；第一与非门221c与或非门221a、控制模块21连接，用于接收或非门221a的输出信号和获取置位信号；第二非门221d与该第一与非门221c连接，用于接收第一与非门221c的输出信号，并输出第一延时单元222和转化信号产生单元223所需的输入信号。
如图6所示，上述第一延时单元222与控制模块21、采样控制单元221连接，用于根据延时控制信号对采样控制单元221的输出信号进行延时处理以并调整转化信号的高电平宽度。可选的，如图7所示，该第一延时单元222，包括：第三非门222a和第一延时子单元222b。
其中，该第三非门222a与采样控制单元221连接，用于接收采样控制单元221的输出信号，第一延时子单元222b与第三非门222a、控制模块21连接，用于接收第三非门222a的输出信号和控制模块21输出的延时控制信号，并输出转化信号产生单元223所需的输入信号。
如图6所示，上述转化信号产生单元223与第一延时单元222、采样控制单元221连接，用于对采样控制单元221的输出信号和第一延时单元222的输出信号进行逻辑处理，并输出转化信号。可选的，参照图7所示，该转化信号产生单元223，包括：第二与非门223a和第四非门223b。
其中，第二与非门223a与采样控制单元221、第一延时子单元222b连接，用于接收采样控制单元221的输出信号和第一延时子单元222b的输出信号，第四非门223b与该第二与非门223a连接，用于接收第二与非门223a的输出信号，并输出转化信号。
可选的，如图6所示，上述第二延时单元224与控制模块21、转化信号产生单元223连接，用于根据上述延时控制信号对转化信号产生单元223的输出信号进行延时处理以调整转化信号的低电平宽度。作为一种示例，参照图7所示，上述第二延时单元224，包括：第二延时子单元224a和第五非门224b。
其中，该第二延时子单元224a与上述第二与非门223a和控制模块21连接，用于接收第二与非门223a的输出信号和控制模块21输出的延时控制信号，第五非门224b与第二延时子单元224a连接，用于接收第二延时子单元224a的输出信号。
作为另一种示例，如图7所示，上述第二延时单元224，还包括：第三延时子单元224c。该第三延时子单元224c与第五非门224b和控制模块21连接，用于接收第五非门224b的输出信号和控制模块21输出的延时控制信号，并输出采样控制单元221所需的输入信号。
具体的，本实施例以图7所示的结构示意图结合图4、图5所示的时序图进行详细说明。在本实施例中，置位信号是控制模块21和环路振荡模块22的控制信号，在置位信号为高的前提下，采样信号的低电平期间，环路振荡模块22振荡出一个周期性的转化时钟CLK2。
其中，图7中第一延时单元222中的第一延时子单元222b配合第三非门222a、转化信号产生单元223的第二与非门223a和第四非门223b可以产生转化时钟CLK2的高电平脉冲，转化信号的高电平宽度主要由第一延时子单元222b控制。图7中第二延时单元224包括的第二延时子单元224a(和第三延时子单元224c)主要调整转化时钟CLK2输出的低电平宽度。
值得说明的是，本实施例中的第二延时单元224可只使用第二延时子单元224a来调整转化信号的低电平宽度，还可使用第二延时子单元224a和第三延时子单元224c来调整转化信号的低电平宽度。可选的，在使用第二延时子单元224a的同时，使用第三延时子单元224c只是为了调整转化时钟CLK2的占空比来满足其他一些需求。其中，第二延时单元224的第五非门224b用于提供180度的相位来保持环路振荡模块22处于振荡状态。
在本实施例中，或非门221a和与门221b(或第一与非门221c)主要是门控作用，用于高速信号产生电路控制环路振荡模块22的启动和关闭。置位信号是高电平有效，参照图4和图5所示的时序图可知，在置位信号变高之后，环路振荡模块22在采样信号为低时振荡产生了转化时钟CLK2，CLK2的时钟周期受第一延时单元222和第二延时单元224影响。
值得说明的是，由于环路振荡模块22中的各单元在不同的工艺角(Processcorner)和温度下有不同的延时，本申请实施例利用控制模块21根据晶振信号和环路振荡模块22得到的转化信号来产生延时控制信号、采样信号，进而传输给环路振荡模块22的相应单元以使环路振荡模块22进行自动调整，这样不仅可以调整一个采样周期中采样时间和转化时间的比例，产生模数转换电路需要的高速时钟信号，同样可以弥补工艺角变化引起的延时变化，在不同的工艺角下会自动相应的设置，进一步的，该高速时钟产生电路还可以支持多种不同频率的时钟转化，对于不同频率的晶振时钟都能产生满足模数转换电路需要的高速时钟，应用范围广。
本实施例提供的高速时钟产生电路，包括控制模块和环路振荡模块，且控制模块和环路振荡模块根据实际需要对应不同的结构组成，该高速时钟产生电路不仅结构简单、电路规模小、功耗低，而且能够自动调整内部延时达到理想时钟相位的功能，进而得到需要的高速时钟。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种高速时钟产生电路，其特征在于，包括：相互连接的控制模块和环路振荡模块；
所述控制模块用于根据转化信号与晶振信号之间的周期比例关系判断所述环路振荡模块输出的转化信号的周期是否满足预设周期范围，并在所述转化信号的周期不满足预设周期范围时调整延时控制信号的周期以及采样信号中高电平宽度与低电平宽度的比例关系，输出所述延时控制信号和所述采样信号；
所述环路振荡模块用于在所述采样信号的低电平期间根据所述延时控制信号的周期调整所述转化信号的周期，并将输出的所述转化信号反馈给所述控制模块；
其中，满足所述预设周期范围的转化信号为待求时钟信号。
2.根据权利要求1所述的高速时钟产生电路，其特征在于，所述控制模块，包括：第一非门、D触发器、计数器和移位寄存器；
所述第一非门、所述D触发器和所述计数器依次顺序连接，所述移位寄存器与所述D触发器连接；
所述移位寄存器用于根据所述晶振信号与所述转化信号之间的周期比例关系判断所述转化信号的周期是否满足所述预设周期范围，并在所述转化信号的周期不满足所述预设周期范围时，调整所述采样信号中高电平宽度与低电平宽度的比例关系，输出所述采样信号和所述D触发器所需的触发信号；
所述D触发器用于在所述触发信号的作用下对经过所述第一非门反向的所述晶振信号进行移位寄存处理，并通过所述计数器输出所述延时控制信号。
3.根据权利要求2所述的高速时钟产生电路，其特征在于，所述移位寄存器中集成有配置寄存器；
所述配置寄存器用于存储所述转化信号与所述晶振信号的周期比例关系。
4.根据权利要求1所述的高速时钟产生电路，其特征在于，所述环路振荡模块，包括：采样控制单元、第一延时单元、转化信号产生单元和第二延时单元；
所述采样控制单元与所述控制模块、所述第二延时单元连接，用于在所述采样信号的低电平期间采集所述第二延时单元的输出信号；
所述第一延时单元与所述控制模块、所述采样控制单元连接，用于根据所述延时控制信号对所述采样控制单元的输出信号进行延时处理以调整所述转化信号的高电平宽度；
所述转化信号产生单元与所述第一延时单元、所述采样控制单元连接，用于对所述采样控制单元的输出信号和所述第一延时单元的输出信号进行逻辑处理，并输出所述转化信号；
所述第二延时单元与所述控制模块、所述转化信号产生单元连接，用于根据所述延时控制信号对所述转化信号产生单元的输出信号进行延时处理以调整所述转化信号的低电平宽度。
5.根据权利要求4所述的高速时钟产生电路，其特征在于，所述采样控制单元，包括：或非门和与门；
所述或非门与所述第二延时单元、所述控制模块连接，所述与门与所述或非门连接。
6.根据权利要求4所述的高速时钟产生电路，其特征在于，所述采样控制单元，包括：或非门、第一与非门和第二非门；
所述或非门与所述第二延时单元、所述控制模块连接，所述第一与非门与所述或非门连接，所述第二非门与所述第一与非门连接。
7.根据权利要求5或6所述的高速时钟产生电路，其特征在于，所述第一延时单元，包括：第三非门和第一延时子单元；
所述第三非门与所述采样控制单元连接，所述第一延时子单元与所述第三非门、所述控制模块连接。
8.根据权利要求7所述的高速时钟产生电路，其特征在于，所述转化信号产生单元，包括：第二与非门和第四非门；
所述第二与非门与所述采样控制单元、所述第一延时子单元连接，所述第四非门与所述第二与非门连接，用于输出所述转化信号。
9.根据权利要求8所述的高速时钟产生电路，其特征在于，所述第二延时单元，包括：第二延时子单元和第五非门；
所述第二延时子单元与所述第二与非门、所述控制模块连接，所述第五非门与所述第二延时子单元连接。
10.根据权利要求9所述的高速时钟产生电路，其特征在于，所述第二延时单元，还包括：第三延时子单元；
所述第三延时子单元与所述第五非门、所述控制模块连接。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108566200A (zh) * 2018-04-27 2018-09-21 上海顺久电子科技有限公司 一种分频器控制器电路、锁相环及芯片
CN110247664A (zh) * 2018-03-09 2019-09-17 中国电子科技集团公司第二十四研究所 一种高速数字逻辑电路模块及模拟数字转换器和电子设备
CN110768778A (zh) * 2019-10-31 2020-02-07 浙江地芯引力科技有限公司 一种单线通信电路、通信方法及通信系统
CN111352010A (zh) * 2020-04-23 2020-06-30 刘文辉 一种配电柜绝缘故障预警装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100308878A1 (en) * 2009-06-03 2010-12-09 Honeywell International Inc. Automatic control of clock duty cycle
CN105911859A (zh) * 2016-06-21 2016-08-31 国网江苏省电力公司电力科学研究院 一种用于电子式电流互感器的守时钟及其运行方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100308878A1 (en) * 2009-06-03 2010-12-09 Honeywell International Inc. Automatic control of clock duty cycle
CN105911859A (zh) * 2016-06-21 2016-08-31 国网江苏省电力公司电力科学研究院 一种用于电子式电流互感器的守时钟及其运行方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110247664A (zh) * 2018-03-09 2019-09-17 中国电子科技集团公司第二十四研究所 一种高速数字逻辑电路模块及模拟数字转换器和电子设备
CN108566200A (zh) * 2018-04-27 2018-09-21 上海顺久电子科技有限公司 一种分频器控制器电路、锁相环及芯片
CN110768778A (zh) * 2019-10-31 2020-02-07 浙江地芯引力科技有限公司 一种单线通信电路、通信方法及通信系统
CN111352010A (zh) * 2020-04-23 2020-06-30 刘文辉 一种配电柜绝缘故障预警装置
CN111352010B (zh) * 2020-04-23 2022-06-14 烟台海珐电气科技有限公司 一种配电柜绝缘故障预警装置

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