CN111030697A - 一种高速低功耗逐次逼近型模数转换器 - Google Patents

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Abstract

本发明公开了一种高速低功耗逐次逼近型模数转换器，包括数模转换模块；比较模块由第一时钟模块控制，比较模块的输入端分别连接外部输入信号和数模转换模块的输出端；逐次逼近逻辑模块包含一个由若干动态逻辑单元组成的阵列，单个动态逻辑单元用于实现比较模块至数模转换模块的信号传递，且通过缩短信号传递的逻辑路径以缩短逻辑延时。本发明提供一种高速低功耗逐次逼近型模数转换器，相较于传统的逐次逼近型模数转换器，缩短了从比较模块输出比较结果到数模转换模块动作的延时，提升了模数转换器的转换速率，并且可以省去传统逐次逼近型模数转换器中的移位寄存器模块，节省逻辑电路的面积和功耗。

Description

一种高速低功耗逐次逼近型模数转换器
技术领域
本发明涉及模数转换技术领域，具体涉及一种高速低功耗逐次逼近型模数转换器。
背景技术
图1为传统的逐次逼近型模数转换器，主要包括数模转换器、比较器以及逐次逼近逻辑电路。其中逐次逼近逻辑电路由两组D触发器构成，第一组D触发器的输入输出依次串联连接，均由比较器输出经过或逻辑后产生的RDY信号驱动，称为移位寄存器，相当于一个产生温度计码的计数器；第二组D触发器作为数据寄存器，在移位寄存器产生的“指针”的选择下，依次存储n次比较结果，同时控制DAC切换。在系统时钟CVS为低电平时，逐次逼近逻辑电路中的所有D触发器复位到Q＝0的状态；当CVS变为高电平，则进入转换阶段，比较器在时钟CKC的驱动下开始对外部输入信号和数模转换器的输出电平进行比较。当比较器完成第一次比较并产生了比较结果后，RDY信号由低电平变为高电平，使移位寄存器中的第一个D触发器被触发，ck1变为高电平，从而触发数据寄存器中的第一对D触发器，将比较器的输出信号CMPP和CMPN存储下来，传递给数模转换器。接下来，随着转换的进行，移位寄存器中的D触发器依次被触发，最终每次的比较结果均被保存在对应的数据寄存器中。
在图1所示的传统方案的转换过程中，比较结果从比较器传递到数模转换器的信号路径可以用图3来表示，该信号路径包含了或逻辑电路及两个D触发器。如果用真单相时钟(TSPC)D触发器来实现，比较结果传输经过的关键逻辑路径上大约需要经过八个晶体管，使得从比较器输出比较结果到数模转换器动作的延时较长，从而导致数模转换器的转换效率较低，而且逻辑电路的面积和功耗较大。
因此，为了解决上述存在的技术问题，本发明提供了一种高速低功耗逐次逼近型模数转换器，缩短了从比较模块输出比较结果到数模转换模块动作的延时，提升了模数转换器的转换速率，并且可以省去传统逐次逼近型模数转换器中的移位寄存器模块，节省逻辑电路的面积和功耗。
发明内容
本发明提供一种高速低功耗逐次逼近型模数转换器，包括：
数模转换模块；
比较模块，由第一时钟模块控制，所述比较模块的输入端分别连接外部输入信号和所述数模转换模块的输出端；
逐次逼近逻辑模块，包含一个由若干动态逻辑单元组成的阵列，单个所述动态逻辑单元用于实现所述比较模块至数模转换模块的信号传递，且通过缩短信号传递的逻辑路径以缩短逻辑延时。
采用以上技术方案，所述逐次逼近逻辑模块与第二时钟模块相连接；
当第二时钟模块为低电平时，所述逐次逼近逻辑模块处于复位状态，使得动态逻辑单元的数据输出端复位至低电平；
当第二时钟模块为高电平时，所述逐次逼近逻辑模块处于转换状态，第一时钟模块驱动比较模块对外部输入信号和数模转换模块的输出信号进行比较。
采用以上技术方案，单个所述动态逻辑单元包括：
数据输入端，与所述比较器的输出端相连接；
选通信号输入端，用于若干动态逻辑单元两两之间的连接，且第一个动态逻辑单元的所述选通信号输入端连接第二时钟信号；
数据输出端，与所述数模转换器的输入端相连接；
锁定信号输出端，用于若干动态逻辑单元中与上一个动态逻辑单元的选通信号输入端相连接。
采用以上技术方案，单个所述动态逻辑单元还包括若干晶体管、逻辑门、第一电位和第二电位，若干晶体管包括十四个晶体管形成所述比较模块至数模转换模块的信号逻辑路径。
采用以上技术方案，所述第一晶体管的源端耦合到第一电位，其栅端耦合到选通信号输入端，其漏端耦合到第二晶体管的漏端；
所述第二晶体管的栅端耦合到动态逻辑单元的数据输入端，其源端耦合到第三晶体管的漏端；
所述第三晶体管的栅端耦合到选通信号输入端，其源端耦合到所述第二电位。
采用以上技术方案，第四晶体管的源端耦合到所述第一电位，其栅端耦合到第一晶体管和第二晶体管的漏端，其漏端耦合到第五晶体管的源端；
所述第五晶体管的栅端耦合到锁定信号输出端，其漏端耦合到第六晶体管的源端；
所述第六晶体管的栅端耦合到动态逻辑单元的数据输入端，其漏端耦合到第七晶体管的漏端和动态逻辑单元的数据输出端；
所述第七晶体管的栅端耦合到第一晶体管和第二晶体管的漏端，其源端耦合到所述第二电位。
采用以上技术方案，所述第八晶体管的源端耦合到所述第一电位，其栅端耦合到选通信号输入端，其漏端耦合到第九晶体管的漏端；
所述第九晶体管的栅端耦合到动态逻辑单元的数据输入端，其源端耦合到第十晶体管的漏端；
所述第十晶体管的栅端耦合到所述动态逻辑单元的选通信号输入端，其源端耦合到所述第二电位；
采用以上技术方案，所述第十一晶体管的源端耦合到所述第一电位，其栅端耦合到第八晶体管和第九晶体管的漏端，其漏端耦合到第十二晶体管的源端；
所述第十二晶体管的栅端耦合到锁定信号输出端，其漏端耦合到第十三晶体管的源端；
所述第十三晶体管的栅端耦合到动态逻辑单元的数据输入端，其漏端耦合到第十四晶体管的漏端和动态逻辑单元的数据输出端；
所述第十四晶体管的栅端耦合到第八晶体管和第九晶体管的漏端，其源端耦合到所述第二电位。
采用以上技术方案，所述逻辑门的输入端耦合到动态逻辑单元的数据输出端，逻辑门的输出端耦合到动态逻辑单元的锁定信号输出端。
采用以上技术方案，所述第一晶体管、第四晶体管、第五晶体管、第六晶体管、第八晶体管、第十一晶体管、第十二晶体管和第十三晶体管为p型MOS晶体管，所述第二晶体管、第三晶体管、第七晶体管、第九晶体管、第十晶体管和第十四晶体管为n型MOS晶体管，所述逻辑门为或门，所述第一电位为电源，所述第二电位为接地；
所述第一晶体管、第四晶体管、第五晶体管、第六晶体管、第八晶体管、第十一晶体管、第十二晶体管和第十三晶体管为n型MOS晶体管，所述第二晶体管、第三晶体管、第七晶体管、第九晶体管、第十晶体管和第十四晶体管为p型MOS晶体管，所述逻辑门为与门，所述第一电位为接地，所述第二电位为电源。
本发明的有益效果：本发明提供一种高速低功耗逐次逼近型模数转换器，相较于传统的逐次逼近型模数转换器，缩短了从比较模块输出比较结果到数模转换模块动作的延时，提升了模数转换器的转换速率，并且可以省去传统逐次逼近型模数转换器中的移位寄存器模块，节省逻辑电路的面积和功耗。
附图说明
图1是传统的逐次逼近型模数转换器的电路原理图。
图2是传统的逐次逼近型模数转换器中D触发器的一种典型实现形式。
图3是传统的逐次逼近型模数转换器从比较器到数模转换器的信号路径。
图4是本发明提出的逐次逼近型模数转换器的电路原理图。
图5是本发明提出的逐次逼近型模数转换器的动态逻辑单元。
图6是本发明提出的逐次逼近型模数转换器从比较模块到数模转换模块的信号路径。
图中标号说明：1、比较器；2、数模转换器；3、逐次逼近逻辑电路；3001、第一晶体管；3002、第二晶体管；3003、第三晶体管；3004、第四晶体管；3005、第五晶体管；3006、第六晶体管；3007、第七晶体管；3008、第八晶体管；3009、第九晶体管；3010、第十晶体管；3011、第十一晶体管；3012、第十二晶体管；3013、第十三晶体管；3014、第十四晶体管；3015、逻辑门；3016、第一电位；3017、第二电位。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
本发明数模转换模块在实施例中用数模转换器表示，比较模块用比较器表示，逐次逼近逻辑模块用逐次逼近逻辑电路表示，第一时钟模块产生的信号用第一时钟信号表示，以及第二时钟模块产生的信号用第二时钟信号表示，旨在用于解释本发明，而不能理解为对本发明的限制。
参照图4和图5所示，一种高速低功耗逐次逼近型模数转换器，包括比较器1、数模转换器2与逐次逼近逻辑电路3；
所述比较器1由第一时钟信号CKC控制；所述比较器1的两个输入端分别连接外部输入信号Vin和数模转换器2的输出端；
参照图4所示，所述逐次逼近逻辑电路3包含一个由若干动态逻辑单元31～3n组成的阵列；动态逻辑单元3i包括：第一数据输入端DP、第二数据输入端DN、选通信号输入端Locki-1、第一数据输出端OPi、第二数据输出端与ONi、锁定信号输出端Locki、第一至第十四晶体管3001～3014、逻辑门3015、第一电位3016及第二电位3017；
继续参照图4所示，动态逻辑单元3i的第一数据输入端DP与第二数据输入端DN分别连接到比较器的第一输出端CMPP与第二输出端CMPN；动态逻辑单元3i的锁定信号输出端Locki连接到下一级动态逻辑单元3(i+1)的选通信号输入端Locki-1；第一个动态逻辑单元31的选通信号输入端Locki-1连接到第二时钟信号CVS；所述动态逻辑单元31～3n的2n个输出端均连接到数模转换器2的输入端；
参照图5所示，第一晶体管3001的源端耦合到第一电位3016，其栅端耦合到动态逻辑单元3i的选通信号输入端Locki-1，其漏端耦合到第二晶体管3002的漏端；第二晶体管3002的栅端耦合到动态逻辑单元3i的第一数据输入端DP，其源端耦合到第三晶体管3003的漏端；第三晶体管3003的栅端耦合到动态逻辑单元3i的选通信号输入端Locki-1，其源端耦合到第二电位3017；
第四晶体管3004的源端耦合到第一电位3016，其栅端耦合到第一晶体管3001和第二晶体管3002的漏端，其漏端耦合到第五晶体管3005的源端；第五晶体管3005的栅端耦合到动态逻辑单元3i的锁定信号输出端Locki，其漏端耦合到第六晶体管3006的源端；第六晶体管3006的栅端耦合到动态逻辑单元3i的第一数据输入端DP，其漏端耦合到第七晶体管3007的漏端及动态逻辑单元3i的第一数据输出端OPi；第七晶体管3007的栅端耦合到第一晶体管3001和第二晶体管3002的漏端，其源端耦合到第二电位3017；
第八晶体管3008的源端耦合到第一电位3016，其栅端耦合到动态逻辑单元3i的选通信号输入端Locki-1，其漏端耦合到第九晶体管3009的漏端；第九晶体管3009的栅端耦合到动态逻辑单元3i的第二数据输入端DN，其源端耦合到第十晶体管3010的漏端；第十晶体管3010的栅端耦合到动态逻辑单元3i的选通信号输入端Locki-1，其源端耦合到第二电位3017；
第十一晶体管3011的源端耦合到第一电位3016，其栅端耦合到第八晶体管3008和第九晶体管3009的漏端，其漏端耦合到第十二晶体管3012的源端；第十二晶体管3012的栅端耦合到动态逻辑单元3i的锁定信号输出端Locki，其漏端耦合到第十三晶体管3013的源端；第十三晶体管3013的栅端耦合到动态逻辑单元3i的第二数据输入端DN，其漏端耦合到第十四晶体管3014的漏端及动态逻辑单元3i的第二数据输出端ONi；第十四晶体管3014的栅端耦合到第八晶体管3008和第九晶体管3009的漏端，其源端耦合到第二电位3017；
逻辑门3015的两个输入端分别耦合到动态逻辑单元3i的第一数据输出端OPi和第二数据输出端ONi，其输出端耦合到动态逻辑单元3i的锁定信号输出端Locki。
下面具体介绍本发明的高速低功耗逐次逼近型数模转换器实施例的工作流程：
当第二时钟信号CVS为低电平时，本实施例的逐次逼近型数模转换器处于复位阶段，由于第一个动态逻辑单元31的选通信号输入端Locki-1连接到第二时钟信号CVS，因而在第一个动态逻辑单元31中，第一晶体管3001和第八晶体管3008导通，第三晶体管3003和第十晶体管3010截止，从而第四晶体管3004和第七晶体管3007的栅端，以及第十一晶体管3011和第十四晶体管3014的栅端均为高电平，第七晶体管3007和第十四晶体管3014导通，使动态逻辑单元31的第一数据输出端OP1和第二数据输出端ON1复位到低电平，逻辑门3015使锁定信号输出端Locki与第一数据输出端OP1和第二数据输出端ON1具有逻辑关系：
Locki＝OPi+ONi
因而Lock1为低电平，即第二个动态逻辑单元32的选通信号输入端Locki-1为低电平，类似地，逐次逼近逻辑电路3中的所有动态逻辑单元31～3n处于复位状态，输出信号OPi、ONi与Locki均为低电平。
当第二时钟信号CVS变为高电平时，本实施例的逐次逼近型数模转换器开始进入转换阶段，第一时钟信号CKC驱动比较器1开始对外部输入信号Vi n和数模转换器2输出信号进行比较，与此同时，在第一个动态逻辑单元31中，其选通信号输入端Locki-1变为高电平，第一晶体管3001和第八晶体管3008截止，第三晶体管3003和第十晶体管3010导通；由于比较器1的输出端CMPP和CMPN在复位阶段为高电平，因而第二晶体管3002和第九晶体管3009导通，使第四晶体管3004和第七晶体管3007的栅端，以及第十一晶体管3011和第十四晶体管3014的栅端均变为低电平，使第七晶体管3007和第十四晶体管3014截止，第四晶体管3004和第十一晶体管3011导通，第一个动态逻辑单元31准备接收第一次比较结果。
当比较器1比较完成后，如果比较结果为Vin>Vdac，则CMPP由高电平变为低电平，CMPN仍为高电平，使动态逻辑单元31中的第六晶体管3006导通，第一数据输出端OP1通过第四晶体管3004、第五晶体管3005和第六晶体管3006被充电到高电平，同时第二数据输出端ON1保持低电平；类似地，如果比较结果为Vin<Vdac，则第一数据输出端OP1保持低电平，第二数据输出端ON1变为高电平；
通过逻辑门3015的逻辑关系，锁定信号输出端Lock1变为高电平，使第二个动态逻辑单元32准备好接收第二次比较结果，同时，使动态逻辑单元31中的第五晶体管3005和第十二晶体管3012截止，从电源到第一数据输出端OP1和第二数据输出端ON1的充电通路被断开，从而此后无论比较器1的输出结果如何变化，都不再对该动态逻辑单元的状态产生影响。
参照图6所示，按照上述工作过程，在本发明实施例提供的逐次逼近型模数转换器中，基于所提供的动态逻辑单元，比较结果从比较器传递到数模转换器的信号路径相对于传统逐次逼近型数模转换器发生了变化，信号路径上仅有三个晶体管，分别为第四晶体管3004、第五晶体管3005和第六晶体管3006，相较于传统的逐次逼近型模数转换器大约需要经过八个晶体管而言，明显缩短了逻辑延时，提升了模数转换器的转换速率，同时，本发明实施例不需要传统逐次逼近型模数转换器中的移位寄存器模块，节省了逻辑电路的面积和功耗。
需要说明的是，通常情况下，第一晶体管3001、第四晶体管3004、第五晶体管3005、第六晶体管3006、第八晶体管3008、第十一晶体管3011、第十二晶体管3012及第十三晶体管3013为阳性p型MOS晶体管，第二晶体管3002、第三晶体管3003、第七晶体管3007、第九晶体管3009、第十晶体管3010及第十四晶体管3014为阴性n型MOS晶体管，逻辑门3015为或门，第一电位3016为电源，第二电位3017为接地。但是，若改变比较器1输出信号的极性，使CMPP和CMPN在复位阶段为低电平，在比较完成后若Vin>Vdac则CMPP变为高电平，反之则CMPN变为高电平，那么动态逻辑单元3i中的第一晶体管3001、第四晶体管3004、第五晶体管3005、第六晶体管3006、第八晶体管3008、第十一晶体管3011、第十二晶体管3012及第十三晶体管3013可以由n型MOS晶体管实现，第二晶体管3002、第三晶体管3003、第七晶体管3007、第九晶体管3009、第十晶体管3010及第十四晶体管3014可以由p型MOS晶体管实现，逻辑门3015可以由与门实现，第一电位3016可以为接地，第二电位3017可以为电源。
本发明未详细公开的部分属于本领域的公知技术。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的专利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (10)

1.一种高速低功耗逐次逼近型模数转换器，其特征在于，包括：
数模转换模块；
比较模块，由第一时钟模块控制，所述比较模块的输入端分别连接外部输入信号和所述数模转换模块的输出端；
逐次逼近逻辑模块，包含一个由若干动态逻辑单元组成的阵列，单个所述动态逻辑单元用于实现所述比较模块至数模转换模块的信号传递，且通过缩短信号传递的逻辑路径以缩短逻辑延时。
2.如权利要求1所述的一种高速低功耗逐次逼近型模数转换器，其特征在于：所述逐次逼近逻辑模块与第二时钟模块相连接；
当第二时钟模块为低电平时，所述逐次逼近逻辑模块处于复位状态，使得动态逻辑单元的数据输出端复位至低电平；
当第二时钟模块为高电平时，所述逐次逼近逻辑模块处于转换状态，第一时钟模块驱动比较模块对外部输入信号和数模转换模块的输出信号进行比较。
3.如权利要求1或2所述的一种高速低功耗逐次逼近型模数转换器，其特征在于：单个所述动态逻辑单元包括：
数据输入端，与所述比较器的输出端相连接；
选通信号输入端，用于若干动态逻辑单元两两之间的连接，且第一个动态逻辑单元的所述选通信号输入端连接第二时钟信号；
数据输出端，与所述数模转换器的输入端相连接；
锁定信号输出端，用于若干动态逻辑单元中与上一个动态逻辑单元的选通信号输入端相连接。
4.如权利要求3所述的一种高速低功耗逐次逼近型模数转换器，其特征在于：单个所述动态逻辑单元还包括若干晶体管、逻辑门、第一电位和第二电位，若干晶体管包括十四个晶体管形成所述比较模块至数模转换模块的信号逻辑路径。
5.如权利要求4所述的一种高速低功耗逐次逼近型模数转换器，其特征在于：所述第一晶体管的源端耦合到第一电位，其栅端耦合到选通信号输入端，其漏端耦合到第二晶体管的漏端；
所述第二晶体管的栅端耦合到动态逻辑单元的数据输入端，其源端耦合到第三晶体管的漏端；
所述第三晶体管的栅端耦合到选通信号输入端，其源端耦合到所述第二电位。
6.如权利要求4所述的一种高速低功耗逐次逼近型模数转换器，其特征在于：第四晶体管的源端耦合到所述第一电位，其栅端耦合到第一晶体管和第二晶体管的漏端，其漏端耦合到第五晶体管的源端；
所述第五晶体管的栅端耦合到锁定信号输出端，其漏端耦合到第六晶体管的源端；
所述第六晶体管的栅端耦合到动态逻辑单元的数据输入端，其漏端耦合到第七晶体管的漏端和动态逻辑单元的数据输出端；
所述第七晶体管的栅端耦合到第一晶体管和第二晶体管的漏端，其源端耦合到所述第二电位。
7.如权利要求4所述的一种高速低功耗逐次逼近型模数转换器，其特征在于：所述第八晶体管的源端耦合到所述第一电位，其栅端耦合到选通信号输入端，其漏端耦合到第九晶体管的漏端；
所述第九晶体管的栅端耦合到动态逻辑单元的数据输入端，其源端耦合到第十晶体管的漏端；
所述第十晶体管的栅端耦合到所述动态逻辑单元的选通信号输入端，其源端耦合到所述第二电位。
8.如权利要求4所述的一种高速低功耗逐次逼近型模数转换器，其特征在于：所述第十一晶体管的源端耦合到所述第一电位，其栅端耦合到第八晶体管和第九晶体管的漏端，其漏端耦合到第十二晶体管的源端；
所述第十二晶体管的栅端耦合到锁定信号输出端，其漏端耦合到第十三晶体管的源端；
所述第十三晶体管的栅端耦合到动态逻辑单元的数据输入端，其漏端耦合到第十四晶体管的漏端和动态逻辑单元的数据输出端；
所述第十四晶体管的栅端耦合到第八晶体管和第九晶体管的漏端，其源端耦合到所述第二电位。
9.如权利要求4所述的一种高速低功耗逐次逼近型模数转换器，其特征在于：所述逻辑门的输入端耦合到动态逻辑单元的数据输出端，逻辑门的输出端耦合到动态逻辑单元的锁定信号输出端。
10.如权利要求4所述的一种高速低功耗逐次逼近型模数转换器，其特征在于：所述第一晶体管、第四晶体管、第五晶体管、第六晶体管、第八晶体管、第十一晶体管、第十二晶体管和第十三晶体管为p型MOS晶体管，所述第二晶体管、第三晶体管、第七晶体管、第九晶体管、第十晶体管和第十四晶体管为n型MOS晶体管，所述逻辑门为或门，所述第一电位为电源，所述第二电位为接地；
所述第一晶体管、第四晶体管、第五晶体管、第六晶体管、第八晶体管、第十一晶体管、第十二晶体管和第十三晶体管为n型MOS晶体管，所述第二晶体管、第三晶体管、第七晶体管、第九晶体管、第十晶体管和第十四晶体管为p型MOS晶体管，所述逻辑门为与门，所述第一电位为接地，所述第二电位为电源。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114826271A (zh) * 2022-04-19 2022-07-29 电子科技大学 一种应用于sar adc的高速动态并行逻辑电路

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102636690A (zh) * 2012-04-28 2012-08-15 哈尔滨工业大学 基于压控延时链的时域逐次逼近数字智能电池电流检测电路及实现方法
CN103152050A (zh) * 2013-03-04 2013-06-12 中国科学技术大学 一种高速逐次逼近型模数转换器
CN103152051A (zh) * 2013-03-04 2013-06-12 中国科学技术大学 一种低功耗逐次逼近型模数转换器
CN103199864A (zh) * 2013-02-07 2013-07-10 中国科学技术大学 一种逐次逼近型模数转换器
CN106877868A (zh) * 2017-01-16 2017-06-20 电子科技大学 一种高速逐次逼近型模数转换器
CN107395206A (zh) * 2017-07-26 2017-11-24 中国科学技术大学 带反馈提前置位逐次逼近型数模转换器及相应的Delta‑SigmaADC架构
CN107947792A (zh) * 2017-12-20 2018-04-20 中南大学 一种低功耗sar adc控制逻辑电路
CN110247664A (zh) * 2018-03-09 2019-09-17 中国电子科技集团公司第二十四研究所 一种高速数字逻辑电路模块及模拟数字转换器和电子设备

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102636690A (zh) * 2012-04-28 2012-08-15 哈尔滨工业大学 基于压控延时链的时域逐次逼近数字智能电池电流检测电路及实现方法
CN103199864A (zh) * 2013-02-07 2013-07-10 中国科学技术大学 一种逐次逼近型模数转换器
CN103152050A (zh) * 2013-03-04 2013-06-12 中国科学技术大学 一种高速逐次逼近型模数转换器
CN103152051A (zh) * 2013-03-04 2013-06-12 中国科学技术大学 一种低功耗逐次逼近型模数转换器
CN106877868A (zh) * 2017-01-16 2017-06-20 电子科技大学 一种高速逐次逼近型模数转换器
CN107395206A (zh) * 2017-07-26 2017-11-24 中国科学技术大学 带反馈提前置位逐次逼近型数模转换器及相应的Delta‑SigmaADC架构
CN107947792A (zh) * 2017-12-20 2018-04-20 中南大学 一种低功耗sar adc控制逻辑电路
CN110247664A (zh) * 2018-03-09 2019-09-17 中国电子科技集团公司第二十四研究所 一种高速数字逻辑电路模块及模拟数字转换器和电子设备

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114826271A (zh) * 2022-04-19 2022-07-29 电子科技大学 一种应用于sar adc的高速动态并行逻辑电路
CN114826271B (zh) * 2022-04-19 2023-05-26 电子科技大学 一种应用于sar adc的高速动态并行逻辑电路

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