CN114326926B - 双采样计数器 - Google Patents

Abstract

本发明提供了一种双采样计数器，N位双采样计数器包括顺次连接的N个计数子单元，其中最低位的计数子单元采用基于时钟切换的双沿计数电路，其他位的计数子单元均采用带翻转的单沿计数电路；处于最低位的基于时钟切换的双沿计数电路在计数时钟的驱动下进行双沿计数，后面的计数子单元均在前一计数子单元的时钟驱动下进行单沿计数。本发明所述的双采样计数器最低位采用时钟切换电路来代替BWI来实现最低位在两次采样量化间的取反操作，且该电路可通过一个标记信号灵活配置计数之后信号是否取反，也可以用于多斜坡、多采样方案，适用范围宽。

Description

双采样计数器

技术领域

本发明属于计数器技术领域，尤其是涉及一种双采样计数器。

背景技术

CMOS图像传感器是成像系统的核心器件，一般由像素阵列、模数转换器(Analogto Digital Converter,ADC)、时序控制电路以及一些外围电路构成。其中ADC完成光电模拟信号到数字信号的转换，是当前数字输出CMOS图像传感器中的重要组成部分。主流ADC设计考虑阵列一致性、功耗、面积等因素，通常使用单斜坡ADC结构。在分辨率和帧率需求越来越高的趋势下，提升单斜坡ADC的模-数转换速率是当前CMOS图像传感器的技术难点。

单斜坡ADC原理是利用一个电压时域递增的斜坡信号和待量化的信号输入到一个比较器进行比较，当斜坡信号低于待量化信号，比较器输出低电平，当斜坡信号超过待量化信号，比较器输出高电平，通过记录比较器维持低电平或高电平的时间即可线性量化目标信号值。这一时间记录通常可以使用一个时钟驱动的计数器进行记录，当斜坡开始变化时计数器在时钟驱动下开始计数，直至比较器翻转后，时钟和计数器的结果被锁定下来。在此结构和工作方式下，斜坡量化时间为时钟周期、计数最大值的乘积，其中计数最大值由传感器量化输出位数决定。所以为了缩短斜坡量化时间，提升转换速率，可以降低时钟周期，即提升时钟频率。然而时钟频率的提升带了了更大的功耗和更恶化的电源压降，从而导致传感器可靠性下降。此外，采用双沿计数器，可以将等效时钟频率提升一倍，是有效的提升转换速率的方法。

现有CMOS图像传感器通常在ADC中对像素信号进行双采样来消除复位噪声和信号链路的固定偏差，提升阵列信号的一致性。为了利用单向累加的计数器实现双采样信号的差值操作，可采用按位取反(bit-wise inversion，BWI)电路来对第一次采样量化的数字码进行逐位反向操作，之后再进行第二次的采样和量化，从而实现两次信号的差值输出。

然而BWI电路对于双沿计数器来说在取反过程中可能会额外产生一个跳变沿，从而引起不期望的多余计数。

发明内容

有鉴于此，为克服上述缺陷，本发明旨在提出一种双采样计数器。

为达到上述目的，本发明的技术方案是这样实现的：

一种双采样计数器，N位双采样计数器包括顺次连接的N个计数子单元，其中最低位的计数子单元采用基于时钟切换的双沿计数电路，其他位的计数子单元均采用带翻转的单沿计数电路；

处于最低位的基于时钟切换的双沿计数电路在计数时钟的驱动下进行双沿计数，后面的计数子单元均在前一计数子单元的时钟驱动下进行单沿计数。

进一步的，所述的带翻转的单沿计数电路包括BWI电路和D触发器，其中BWI电路的输入端接收前一计数子单元输出的计数值，BWI电路在控制信号的控制下输出0、1或前一计数子单元输出计数值的反向值；

BWI电路输出端连接D触发器的时钟输入端，D触发器的反向输出端连接的D触发器的输入端，反向输出端连接输入端后输出的信号作为本级计数器的计数输出值。

进一步的，基于时钟切换的双沿计数电路包括多路选择器和控制切换电路和锁存器二，所述多路选择器的其中一个输入端连接计数时钟，另一输入端连接计数时钟的反向信号，所述多路选择器的控制端连接控制切换电路，所述控制切换电路用于控制切换多路选择器的输出信号；

多路选择器的信号输出端连接锁存器二的信号输入端，锁存器二的时钟输入端连接计数停止信号，锁存器二的输出端输出计数值。

进一步的，计数时钟向多路选择器输出的计数时钟信号包括多个计数段，每个计数段包括多个先低电平再高电平的完整时钟周期，并且相邻的计数段间维持低电平。

进一步的，控制切换电路包括或非门和锁存器一，锁存器二的输出端连接或非门的其中一个输入端，或非门的另一输入端连接决定锁存器二输出的计数值是否要在多次量化计数间取反的信号Direction；

或非门的输出端连接锁存器一的输入端，锁存器一的时钟输入端连接采样信号，其中采样信号在每个阶段计数结束之后跳变为高电平，维持一定时间后跳变为低电平，锁存器一的输出端在采样信号的控制下将采样结果输出到多路选择器的控制端，用以实现信号的切换输出。

一种图像传感器，该图像传感器所采用的计数器为上述的双采样计数器。

相对于现有技术，本发明所述的双采样计数器具有以下优势：

(1)本发明所述的双采样计数器，最低位采用时钟切换电路来代替BWI来实现最低位在两次采样量化间的取反操作，且该电路可通过一个标记信号灵活配置计数之后信号是否取反，也可以用于多斜坡、多采样方案，适用范围宽。

(2)本发明针对现有双沿计数器第一级无法实现准确取反操作或可取反电路无法实现双采样的问题，设计了基于时钟切换的双沿计数电路，采用4个门级电路配合操作时序可实现双沿计数以及取反操作，从而在计数器上实现双采样。

(3)本发明针对现有双沿计数器使用锁存器进行双沿计数的基础上，通过对计数Latch输入时钟的切换/不切换来对计数值进行取反或维持操作，可通过匹配不同类型时序在计数器中实现双采样、多采样等功能。

(4)本发明所述的图像传感器，采用本发明的双采样计数器，可以有效解决双采样的问题。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明实施例所述的N位双采样计数器整体结构图；

图2为本发明实施例所述的带翻转的单沿计数电路结构图；

图3为本发明实施例所述的基于时钟切换的双沿计数电路结构图；

图4为本发明实施例所述的基于时钟切换的双沿计数电路在典型双采样模式下的工作时序图。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面将参考附图并结合实施例来详细说明本发明。

如图1所示，本申请的双采样计数器，一个N位双采样计数器由N个计数子单元，其中最低位(Bit(0))采用基于时钟切换的双沿计数电路，其余位(Bit(1)～Bit(N-1))采用现有的带翻转的单沿计数电路。N位双采样计数器整体结构如图1所示。Bit(0)的电路在计数时钟clk_in的驱动下进行双沿计数，计数结果为Q(0)；Bit(1)在以Q(0)为时钟驱动下进行单沿计数，计数结果为Q(1)；Bit(2)～Bit(N-1)均按Bit(1)的连接方式，接收上一级的输出作为本级的计数时钟进行单沿计数，并分别产生Q(2)～Q(N-1)计数值。

如图2所示，带翻转的单沿计数电路由包括BWI电路和D触发器。该电路接收前一级的计数值Q(n-1)，n代表当前计数级，BWI电路在BWI_ctrl控制信号的控制下输出0、1或Q(n-1)的反向值，BWI电路输出连接到D触发器的时钟(clk)输入端，D触发器的反向输出端(Qb)连接的D触发器的输入端(D)，同时该信号作为本级计数器的计数输出值Q(n)。

基于时钟切换的双沿计数电路包括多路选择器、锁存器二以及控制切换电路，所述控制切换电路包括或非门和锁存器一。

如图3所示，Cnt_clk是计数时钟，考虑该电路可匹配多采样和双采样读出方案，Cnt_clk可分为多个计数段，每个计数段内包含M个先低电平再高电平的完整时钟周期，段间维持低电平。Cnt_clk_n是Cnt_clk的反向信号。两个信号分别接到MUX的两个输入端，多路选择器的控制端信号是Latch1的输出，当Latch1输出为0，MUX输出Cnt_clk，当Latch1输出为1，MUX输出Cnt_clk_n。MUX的输出连接到Latch2的信号输入端(In)，Latch2的时钟输入端clk由计数停止信号Comp_out提供，Latch2的输出为Bit(0)计数器的计数值Q(0)。

Q(0)同时连接到XOR的输入2，XOR的输入1连接一个决定计数值Q(0)是否要在多次量化计数间取反的信号Direction，当Direction为1，两个计数段之间Q(0)发生取反操作，当Direction为0，两个计数段之间Q(0)维持当前值，信号Direction是用户输入信号，根据用户需要进行0、1输入，如果需要对计数值取反则将此信号置1，如果需要对计数值维持则将此信号置0。XOR的输出信号连接到Latch1的输入端(In)，Latch1的时钟输入端(clk)连接采样信号clk_sw_sample，clk_sw_sample在每个阶段计数结束之后跳变为高电平，短时间维持之后跳变为低电平。Latch1在clk_sw_sample控制下采样后的结果输出到MUX的控制端来选择Cnt_clk和Cnt_clk_n。

需要说明的是，上述方案中的控制切换电路采用的或非门和锁存器一的形式实现，目的是控制Cnt_clk和Cnt_clk_n两个时钟信号的切换，除了上述方式，也可采用其他类似门级或晶体管级电路或其他不同时序控制方式来实现。

结合具体示例对本申请的方案作进一步说明：

如图4所示，该示例工作方式中，包含了两个阶段的计数，且第一个阶段计数结果需要取反之后再继续第二阶段的计数。第二阶段计数之后ADC量化结束，数据需要维持用以后续数据读出。在此示例中，开始计数时下Latch1输出为0，Latch2的输入端接入Cnt_clk，计数阶段1之后clk_sw_sample采样Direction信号为1，用于产生计数值Q(0)的Latch2的输入端切换为Cnt_clk_n，在停止计数信号Comp_out上升沿时，Q(0)由之前锁定的0跳变为Cnt_clk_n此时的1，产生一个跳变沿，完成了信号反向操作。在阶段2计数之后，clk_sw_sample采样Direction信号为0，Latch2的输入端依旧接入Cnt_clk_n，在Comp_out上升沿时，Q(0)原锁定值为1，当前时刻Cnt_clk_n为1，计数值Q(0)不发生变化。从而实现了双采样计数。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (3)

1.双采样计数器，其特征在于：

N位双采样计数器包括顺次连接的N个计数子单元，其中最低位的计数子单元采用基于时钟切换的双沿计数电路，其他位的计数子单元均采用带翻转的单沿计数电路；

处于最低位的基于时钟切换的双沿计数电路在计数时钟的驱动下进行双沿计数，后面的计数子单元均在前一计数子单元的时钟驱动下进行单沿计数；

所述的带翻转的单沿计数电路包括BWI电路和D触发器，其中BWI电路的输入端接收前一计数子单元输出的计数值，BWI电路在控制信号的控制下输出0、1或前一计数子单元输出计数值的反向值；

BWI电路输出端连接D触发器的时钟输入端，D触发器的反向输出端连接的D触发器的输入端，反向输出端连接输入端后输出的信号作为本级计数器的计数输出值；

基于时钟切换的双沿计数电路包括多路选择器和控制切换电路和锁存器二，所述多路选择器的其中一个输入端连接计数时钟，另一输入端连接计数时钟的反向信号，所述多路选择器的控制端连接控制切换电路，所述控制切换电路用于控制切换多路选择器的输出信号；

多路选择器的信号输出端连接锁存器二的信号输入端，锁存器二的时钟输入端连接计数停止信号，锁存器二的输出端输出计数值；

计数时钟向多路选择器输出的计数时钟信号包括多个计数段，每个计数段包括多个先低电平再高电平的完整时钟周期，并且相邻的计数段间维持低电平。

2.根据权利要求1所述的双采样计数器，其特征在于：

控制切换电路包括或非门和锁存器一，锁存器二的输出端连接或非门的其中一个输入端，或非门的另一输入端连接决定锁存器二输出的计数值是否要在多次量化计数间取反的信号Direction；

或非门的输出端连接锁存器一的输入端，锁存器一的时钟输入端连接采样信号，其中采样信号在每个阶段计数结束之后跳变为高电平，维持一定时间后跳变为低电平，锁存器一的输出端在采样信号的控制下将采样结果输出到多路选择器的控制端，用以实现信号的切换输出。

3.一种图像传感器，其特征在于：

该图像传感器所采用的计数器为权利要求1-2任一所述的双采样计数器。