CN116405021A - 异步计数器、模数转换器和图像传感器 - Google Patents

Abstract

本申请提出一种异步计数器、模数转换器和图像传感器，其中，异步计数器包括级联的第一级计数器电路至第n级计数器电路，以及选择电路、延时输出电路和逻辑电路，在量化开始时，选择电路直接选择输出时钟信号至第二级计数器电路，逻辑电路输出固定电平信号，第一级计数器电路不工作，量化结束时，逻辑电路输出第二时钟信号，第一级计数器电路在高电平脉冲信号的触发信号对输入的所述第二时钟信号的当前值进行锁存并输出，从而实现在量化过程中屏蔽第一级计数器电路，减少第一级计数器电路中无效的时钟翻转，降低异步计数器及图像传感器的整体功耗。

Description

异步计数器、模数转换器和图像传感器

技术领域

本申请属于模数转换器技术领域，尤其涉及一种异步计数器、模数转换器和图像传感器。

背景技术

CMOS图像传感器具有低电压、低功耗、低成本以及高集成度等优势，在机器视觉、消费电子、高清监控和医学成像等领域具有重要应用价值。模数转换器(Analog-to-Digital Converter，ADC)是CMOS图像传感器读出电路的重要组成部分，承担着将像素输出的模拟信号转换为数字信号的功能。CMOS图像传感器中一般会采用列级ADC，常见的有单斜坡ADC(SS SDC)、逐次逼近型ADC(SAR ADC)和循环式ADC(Cyclic ADC)。

传统的SS ADC中的计数器一般为双沿异步计数器，如图1所示，N位计数器由级联的计数器电路组成。在量化之前，首先通过count_rst对每一级计数器进行复位，然后在cmp_out使能后，将时钟信号count_clk接入第一级计数器电路31中，开始计数；当量化结束时，cmp_out翻转，关闭第一级计数器电路，异步计数器不再翻转，停止计数，每一级计数器的输出端D<n-1:0>就是本次量化的结果。

由于count_clk的工作频率特别高(通常在几百MHz甚至超过1GHz)，所以异步计数器工作时产生的功耗在整个图像传感器中占比很大，同时由于计数器从低位到高位频率逐级减半，可以认为功耗也是逐级减半的，因此低位计数器电路的功耗在整个异步计数器中最高。

发明内容

本申请的目的在于提供一种异步计数器，旨在解决传统的异步计数器存在功耗高的问题。

本申请实施例的第一方面提出了一种异步计数器，受比较器输出的高电平信号触发开启计数以及受所述比较器输出的低电平信号触发停止计数，所述异步计数器包括级联的第一级计数器电路至第n级计数器电路，以及选择电路、延时输出电路和逻辑电路；

所述逻辑电路，其信号端分别输入第一时钟信号和所述比较器输出信号的反相信号，所述逻辑电路，配置为对所述第一时钟信号和所述反相信号进行逻辑运算，并输出第二时钟信号或者固定电平信号；

所述选择电路，其输入端用于输入所述第一时钟信号和所述第一级计数器电路的输出的数值，其输出端与第二级计数器电路的输入端连接，所述选择电路，受所述比较器输出信号触发选择输出所述第一时钟信号或者所述第一级计数器电路输出的数值；

所述延时输出电路，其第一输出端与所述逻辑电路的信号端连接，其第二输出端与所述第一级计数器电路的控制端连接，所述延时输出电路，配置为对所述比较器输出信号进行逻辑运算，并输出所述反相信号至所述逻辑电路，以及输出预设时长的高电平脉冲信号或者时钟上升沿，以使所述第一级计数器电路在接收到所述高电平脉冲信号或者所述时钟上升沿时对输入的所述第二时钟信号的当前值进行锁存并输出。

可选地，所述选择电路包括第一多路复用器；

其第一输入端用于输入所述第一时钟信号，其第二输入端用于输入所述第一级计数器电路输出的数值，其控制端用于输入所述比较器输出信号，其输出端用于输出所述第一时钟信号或者所述第一级计数器电路输出的数值。

可选地，所述逻辑电路包括与非门；

其第一输入端用于输入所述第一时钟信号，其第二输入端用于输入所述反相信号，其输出端用于输出所述第二时钟信号或者所述固定电平信号。

可选地，所述逻辑电路包括第二多路复用器；

其第一输入端用于输入所述第一时钟信号，其第二输入端用于输入固定电平信号，其控制端用于输入所述反相信号，其输出端用于输出所述第二时钟信号或者所述固定电平信号。

可选地，所述第一级计数器电路包括级联的锁存器和第一反相器；

所述锁存器的数据输入端构成所述第一级计数器电路的数据输入端，所述锁存器的开关信号端构成所述第一级计数器电路的控制端，所述锁存器的反相输出端与所述第一反相器的输入端连接，所述第一反相器的输出端构成所述第一级计数器电路的输出端。

可选地，所述延时输出电路包括第一与门和级联的2m个第二反相器，其中，m≥1，且m为正整数；

第一个所述第二反相器的输入端构成所述延时输出电路的输入端，第一个所述第二反相器的输出端与所述第一与门的第一输入端共接构成所述延时输出电路的第一输出端，第2m个所述第二反相器的输出端与所述第一与门的第二输入端连接，所述第一与门的输出端构成所述延时输出电路的第二输出端。

可选地，所述第一级计数器电路包括D触发器和第三反相器；

所述D触发器的数据输入端构成所述第一级计数器电路的数据输入端，所述D触发器的时钟信号端构成所述第一级计数器电路的控制端，所述D触发器的反相输出端与所述第三反相器的输入端连接，所述第三反相器的输出端构成所述第一级计数器电路的输出端。

可选地，所述延时输出电路包括级联的2m-1个第四反相器，其中，m≥1，且m为正整数；

第一个所述第四反相器的输入端构成所述延时输出电路的输入端，第一个所述第四反相器的输出端所述延时输出电路的第一输出端，第2m-1个所述第四反相器的输出端构成所述延时输出电路的第二输出端。

本申请实施例的第二方面提出了一种模数转换器，包括斜坡发生器、比较器、锁存电路和如上所述的异步计数器；

所述斜坡发生器、所述比较器、所述异步计数器和所述锁存电路依次连接。

本申请实施例的第三方面提出了一种图像传感器，包括像素阵列和多个如上所述的模数转换器，所述像素阵列包括阵列排布的多个像素单元；

每一所述模数转换器分别与一列排布的多个像素单元连接。

本申请实施例与现有技术相比存在的有益效果是：上述的异步计数器通过在第一级计数器电路和第二级计数器电路之间设置逻辑电路、选择电路和延时输出电路，在量化开始时，选择电路直接选择输出时钟信号至第二级计数器电路，逻辑电路输出固定电平信号，第一级计数器电路不工作，量化结束时，逻辑电路输出第二时钟信号，第一级计数器电路在高电平脉冲信号的触发信号对输入的所述第二时钟信号的当前值进行锁存并输出，从而实现在量化过程中屏蔽第一级计数器电路，减少第一级计数器电路中无效的时钟翻转，降低异步计数器及图像传感器的整体功耗。

附图说明

图1为传统的异步计数器的电路示意图；

图2为传统的模数转换器的结构示意图；

图3为图2对应的模数转换器的信号波形示意图；

图4为本申请实施例提供的异步计数器的结构示意图；

图5为图4对应的异步计数器的信号波形示意图；

图6为本申请实施例提供的异步计数器的第一种电路示意图；

图7为图4所示的异步计数器中延时输出电路的第一种电路示意图；

图8为本申请实施例提供的异步计数器的第二种电路示意图；

图9为本申请实施例提供的异步计数器的第三种电路示意图；

图10为本申请实施例提供的异步计数器的第四种电路示意图；

图11为图4所示的异步计数器中延时输出电路的第二种电路示意图；

图12为图10对应的异步计数器的信号波形示意图；

图13为本申请实施例提供的模数转换器的结构示意图；

图14为本申请实施例提供的图像传感器的结构示意图。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

本申请实施例的第一方面提出了一种异步计数器30，旨在通过逻辑选择减少低位计数器电路的时钟翻转，进而降低异步计数器30及图像传感器的功耗。

其中，异步计数器30包括级联的第一级计数器电路31至第n级计数器电路，计数器电路包括由D触发器DFF1或锁存器LAT1构成，同图1传统的异步计数器的电路示意图所示，本申请实施例中第二级计数器电路32至第n级计数器电路均包括级联的D触发器和反相器，如第二级计数器电路32包括第二D触发器DFF2和反相器，第n级计数器电路包括第n-1D触发器DFFn-1和反相器，第一级计数器电路31可选择采用D触发器DFF1或者锁存器LAT1，并搭配对应的反相器组成，具体结构不限。

在量化之前，首先通过复位信号count_rst对每一级计数器进行复位，然后在比较器输出信号cmp_out使能后，将时钟信号count_clk接入第一级计数器电路31中，开始计数；当量化结束时，cmp_out翻转，关闭第一级计数器电路31，异步计数器30不再翻转，停止计数，每一级计数器电路的输出端D<n-1:0>就是本次量化的结果。

如图2所示，为模数转换器100的电路结构和工作原理示意图，斜坡发生器10产生一个斜坡信号Vramp并通过电容采样到每一列比较器20的正输入端，比较器20的负输入端采样各列的像素信号Vin。斜坡信号Vramp会遍历整个量化电压范围，并与像素信号Vin进行比较，同时异步计数器30开始计数，如图3所示，当Vramp大于Vin时，比较器20发生翻转，异步计数器30停止计数，此时计数结果就是像素信号量化后的数字码值。

即在斜坡信号Vramp小于Vin时，比较器20输出高电平信号，异步计数器30受比较器20输出的高电平信号触发开启计数，以及在斜坡信号Vramp大于Vin时，比较器20输出低电平信号，异步计数器30受比较器20输出的低电平信号触发停止计数，各级计数器电路输出本级的计数值，组合生成像素信号量化后的数字码值，数字码值为多位二进制数值，其中，为了实现减少低位计数器电路的时钟翻转，进而降低异步计数器30及图像传感器的功耗的目的，如图4所示，可选地，异步计数器30还包括选择电路34、延时输出电路35和逻辑电路33。

其中，逻辑电路33，其信号端分别输入第一时钟信号count_clk和比较器输出信号cmp_out的反相信号cmp_outb，逻辑电路33，配置为对第一时钟信号count_clk和反相信号cmp_outb进行逻辑运算，并输出第二时钟信号或者固定电平信号；可以理解的，第二时钟信号可以与第一时钟信号count_clk相同；或者，第二时钟信号也可以为第一时钟信号count_clk的反相信号，即第一时钟信号count_clk与第二时钟信号的相位始终为相反状态。进一步可以理解的，固定电平信号可以为固定的高电平信号或者固定的低电平信号，只需隔断第一时钟信号count_clk向第一级计数器电路31的输出即可，在此不做限定。

选择电路34，其输入端用于输入第一时钟信号count_clk和第一级计数器电路31的输出的数值，其输出端与第二级计数器电路32的输入端连接，选择电路34，受比较器输出信号cmp_out触发选择输出第一时钟信号count_clk或者第一级计数器电路31输出的数值；

延时输出电路35，其第一输出端与逻辑电路33的信号端连接，其第二输出端与第一级计数器电路31的控制端连接，延时输出电路35，配置为对比较器输出信号cmp_out进行逻辑运算，并输出反相信号cmp_outb至逻辑电路33，以及输出预设时长的高电平脉冲信号或者时钟上升沿，以使第一级计数器电路31在接收到高电平脉冲信号或者所述时钟上升沿时对输入的第二时钟信号的当前值进行锁存并输出。

本实施例中，模数转换器包括斜坡发生器10、比较器20和异步计数器30，每一模数转换器对应一列像素单元，如图4和图5所示，在量化开始时，t0-t1时刻，复位信号count_rst使能对全部异步计数器30进行复位。然后在t2时刻，比较器输出信号cmp_out变为高电平信号，延时输出电路35输出的反相信号cmp_outb变为低电平信号，选择电路34选择输出第一时钟信号count_clk至第二级计数器电路32，同时逻辑电路33在接收到低电平信号的反相信号cmp_outb后，输出固定电平信号，以隔断第一时钟信号count_clk向第一级计数器电路31的输出。同时延时输出电路35输出预设时长的高电平脉冲信号，使得第一级计数器电路31短暂导通。

t2后cmp_out_p切换成低电平脉冲信号之后一直到t3时刻为正常计数时期，此时第一时钟信号count_clk通过选择电路34输出至第二级计数器电路32，将第一级计数器电路31屏蔽，因此在正常计数时期，第一级计数器电路31内部无时钟信号翻转，即不会产生功耗，第二级计数器电路32至第n级计数器电路正常进行计数工作，此时，延时输出电路35输出低电平脉冲信号，直至t3时刻。

在t3时刻计数停止，比较器输出信号cmp_out翻转为低电平信号，反相信号cmp_outb翻转为高电平信号，逻辑电路33逻辑运算后输出第二时钟信号至第一级计数器电路31，其中，第二时钟信号与第一时钟信号count_clk相同，或者，第二时钟信号为第一时钟信号count_clk的反相信号。同时，选择电路34选择连通第一级计数器电路31和第二级计数器电路32，延时输出电路35输出预设时长的高电平脉冲信号，持续时间为t3-t4，或者输出时钟上升沿，在这段时间内或者时钟上升沿时，高电平脉冲信号或者时钟上升沿触发第一级计数器电路31导通，从而形成第二时钟信号到第二级计数器电路32的通路，将第二时钟信号的当前值锁存在第一级计数器电路31中。在t4时刻，高电平脉冲信号或者时钟上升沿结束，第一级计数器电路31关断，维持住第二时钟信号当前的计数值并通过选择电路34输出，从而完成像素信号的本次量化工作。

其中，逻辑电路33可采用对应的逻辑门、选择器等电路结构，选择电路34可选择对应开关器件、选择器等电路结构，延时输出电路35可采用对应的反相电路、延时电路等电路结构，具体结构不限。

通过设置逻辑电路33、选择电路34和延时输出电路35，实现在量化过程中屏蔽第一级计数器电路31，减少第一级计数器电路31中无效的时钟翻转，降低异步计数器30及图像传感器的整体功耗。

本申请实施例与现有技术相比存在的有益效果是：上述的异步计数器30通过在第一级计数器电路31和第二级计数器电路32之间设置逻辑电路33、选择电路34和延时输出电路35，在量化开始时，选择电路34直接选择输出时钟信号至第二级计数器电路32，逻辑电路33输出固定电平信号，第一级计数器电路31不工作，量化结束时，逻辑电路33输出第二时钟信号，第一级计数器电路31在高电平脉冲信号的触发信号对输入的所述第二时钟信号的当前值进行锁存并输出，从而实现在量化过程中屏蔽第一级计数器电路31，减少第一级计数器电路31中无效的时钟翻转，降低异步计数器30及图像传感器的整体功耗。

在一可选实施例中，如图6和图7所示，可选地，选择电路34包括第一多路复用器MUX1；

其第一输入端用于输入第一时钟信号count_clk，其第二输入端用于输入第一级计数器电路31输出的数值，其控制端用于输入比较器输出信号cmp_out，其输出端用于输出第一时钟信号count_clk或者第一级计数器电路31输出的数值。

逻辑电路33包括与非门U1；

其第一输入端用于输入第一时钟信号count_clk，其第二输入端用于输入反相信号cmp_outb，其输出端用于输出第二时钟信号或者固定电平信号1。

第一级计数器电路31包括级联的锁存器LAT1和第一反相器U2；

锁存器LAT1的数据输入端构成第一级计数器电路31的数据输入端，锁存器LAT1的开关信号端构成第一级计数器电路31的控制端，锁存器LAT1的反相输出端与第一反相器U2的输入端连接，第一反相器U2的输出端构成第一级计数器电路31的输出端。

如图7所示，延时输出电路35包括第一与门U4和级联的2m个第二反相器U3，其中，m≥1，且m为正整数；

第一个第二反相器U3的输入端构成延时输出电路35的输入端，第一个第二反相器U3的输出端与第一与门U4的第一输入端共接构成延时输出电路35的第一输出端，第2m个第二反相器U3的输出端与第一与门U4的第二输入端连接，第一与门U4的输出端构成延时输出电路35的第二输出端。

本实施例中，如图5至图7所示，在量化开始时，t0-t1时刻，复位信号count_rst使能对全部计数器电路进行复位，包括对第一级计数器电路31中的锁存器LAT1进行复位，然后在t2时刻，比较器输出信号cmp_out变为高电平信号，延时输出电路35的第一个第二反相器U3输出低电平信号的反相信号cmp_outb，第一多路复用器MUX1的控制端接收到高电平信号，选通第一输入端和输出端，即第一多路复用器MUX1选择输出第一时钟信号count_clk至第二级计数器电路32，同时逻辑电路33中的与非门U1在接收到低电平信号的反相信号cmp_outb后，由于与非门U1在其至少一个输入端为低电平信号时即会输出高电平信号，使得此时与非门U1的输出端输出固定的高电平信号，以隔断第一时钟信号count_clk向第一级计数器电路31的输出。

同时比较器输出信号cmp_out经2m个第二反相器U3延时后，输出延迟信号cmp_out_dly，延迟信号cmp_out_dly与反相信号cmp_outb经第一与门U4逻辑运算后，产生预设时长的高电平脉冲信号，使得锁存器LAT1短暂导通，但由于此时锁存器LAT1的数据输入端D的数据为“1”，因此，锁存器LAT1的反相输出端的数据为“1”，与复位状态一致，因此，锁存器LAT1内部无时钟信号翻转。

t2后cmp_out_p切换成低电平脉冲信号之后一直到t3时刻为正常计数时期，此时第一时钟信号count_clk通过第一多路复用器MUX1输出至第二级计数器电路32，将锁存器LAT1屏蔽，因此锁存器LAT1内部无时钟信号翻转，即不会产生功耗，第二级计数器电路32至第n级计数器电路正常进行计数工作，此时，延时输出电路35输出低电平脉冲信号，直至t3时刻。

在t3时刻计数停止，比较器输出信号cmp_out翻转为低电平信号，反相信号cmp_outb翻转为高电平信号，与非门U1逻辑运算后输出第二时钟信号至第一级计数器电路31，此时，第二时钟信号为第一时钟信号count_clk的反相信号，同时，第一多路复用器MUX1选择连通第一级计数器电路31和第二级计数器电路32，同时，延时输出电路35输出预设时长的高电平脉冲信号，持续时间为t3-t4，在这段时间内，高电平脉冲信号触发第一级计数器电路31导通，从而形成第二时钟信号到第二级计数器电路32的通路，将第二时钟信号的当前值锁存在锁存器LAT1中。在t4时刻，高电平脉冲信号结束，锁存器LAT1关断，维持住第二时钟信号当前的计数值并通过第一多路复用器MUX1输出，从而完成像素信号的本次量化工作。

在另一可选实施例中，如图8所示，逻辑电路33包括第二与门U7，其第一输入端用于输入第一时钟信号count_clk，其第二输入端用于输入反相信号cmp_outb，其输出端用于输出第二时钟信号或者固定低电平信号。

第一级计数器电路31包括级联的锁存器LAT1和2p个级联的第一反相器U2，其中，p≥0；锁存器LAT1的数据输入端构成第一级计数器电路31的数据输入端，锁存器LAT1的开关信号端构成第一级计数器电路31的控制端，锁存器LAT1的反相输出端与2p个级联的第一反相器U2的输入端连接，2p个第一反相器U2的输出端构成第一级计数器电路31的输出端。

与上述实施例相同之处在此不再赘述。不同之处在于，在t2时刻，第二与门U7在接收到低电平信号的反相信号cmp_outb后，由于第二与门U7在其所有输入端均为高电平信号时才会输出高电平信号，因此此时第二与门U7的输出端输出固定的低电平信号，以隔断第一时钟信号count_clk向第一级计数器电路31的输出。同时，预设时长的高电平脉冲信号会使得锁存器LAT1短暂导通，由于此时逻辑电路33包括第二与门U7，锁存器LAT1内部会进行一次时钟信号翻转，再通过后续级联的2p个第一反相器U2进行输出。

t2后cmp_out_p切换成低电平脉冲信号之后一直到t3时刻为正常计数时期，此时第一时钟信号count_clk通过第一多路复用器MUX1输出至第二级计数器电路32，将锁存器LAT1屏蔽，因此在正常计数时期，锁存器LAT1内部无时钟信号翻转，即不会产生功耗，第二级计数器电路32至第n级计数器电路正常进行计数工作，此时，延时输出电路35输出低电平脉冲信号，直至t3时刻。

同理，在t3时刻计数停止，比较器输出信号cmp_out翻转为低电平信号，反相信号cmp_outb翻转为高电平信号，第二与门U7逻辑运算后输出第二时钟信号至第一级计数器电路31，此时，第二时钟信号与第一时钟信号count_clk相同。

在另一可选实施例中，如图9所示，逻辑电路33包括第二多路复用器MUX2；

其第一输入端用于输入第一时钟信号count_clk，其第二输入端用于输入固定电平信号1，其控制端用于输入反相信号cmp_outb，其输出端用于输出第二时钟信号或者固定电平信号1。

本实施例中，在比较器输出信号cmp_out为高电平信号时，反相信号cmp_outb为低电平信号，此时，第二多路复用器MUX2选择连通第二输入端和输出端，即将固定电平信号1输出至第一级计数器电路31，并在比较器输出信号cmp_out为低电平信号时，反相信号cmp_outb为高电平信号，此时，第二多路复用器MUX2选择连通第一输入端和输出端，将第二时钟信号选择输出至第一级计数器电路31。

选择电路34、延时输出电路35、各级计数器电路的工作原理与前述逻辑电路33包括与非门U1时相同，此处不再详述。

在另一可选实施例中，可选地，如图10和图11所示，第一级计数器电路31包括D触发器DFF1和第三反相器U5；

D触发器DFF1的数据输入端构成第一级计数器电路31的数据输入端，D触发器DFF1的时钟信号端构成第一级计数器电路31的控制端，D触发器DFF1的反相输出端与第三反相器U5的输入端连接，第三反相器U5的输出端构成第一级计数器电路31的输出端。

可选地，延时输出电路35包括级联的2m-1个第四反相器U6，其中，m≥1，且m为正整数；

第一个第四反相器U6的输入端构成延时输出电路35的输入端，第一个第四反相器U6的输出端延时输出电路35的第一输出端，第2m-1个第四反相器U6的输出端构成延时输出电路35的第二输出端。

选择电路34包括第一多路复用器MUX1；

其第一输入端用于输入第一时钟信号count_clk，其第二输入端用于输入第一级计数器电路31输出的数值，其控制端用于输入比较器输出信号cmp_out，其输出端用于输出第一时钟信号count_clk或者第一级计数器电路31输出的数值。

逻辑电路33包括与非门U1或者第二多路复用器MUX2。

如图10至图12所示，本实施例中，当异步计数器30为单沿时钟计数器电路时，第一级计数器电路31中的锁存器LAT1电路中的锁存器LAT1可替换为D触发器DFF1，并根据D触发器DFF1的原理调整对应工作时序。

其中，比较器输出信号cmp_out经奇数个第四反相器U6反相后，延迟输出延迟信号cmp_out_dly，并输入至D触发器DFF1的时钟信号端。

在量化开始时，t0-t1时刻，复位信号count_rst使能对全部计数器电路进行复位，包括对第一级计数器电路31中的D触发器DFF1进行复位，然后在t2时刻，比较器输出信号cmp_out变为高电平信号，延时输出电路35的第一个第四反相器U6输出低电平信号的反相信号，第一多路复用器MUX1的控制端接收到高电平信号，选通第一输入端和输出端，即第一多路复用器MUX1选择输出第一时钟信号count_clk至第二级计数器电路32，同时逻辑电路33中在接收到低电平信号的反相信号后，输出高电平信号的固定电平信号，以隔断第一时钟信号count_clk向第一级计数器电路31的输出。

同时比较器输出信号cmp_out经2m-1个第四反相器U6延时后，输出延迟信号cmp_outb_dly，延迟信号cmp_outb_dly在预设时长后切换为低电平脉冲信号，由于D触发器DFF1只在上升沿触发，因此，D触发器DFF1内部无时钟信号翻转。

t2后cmp_out_p切换成低电平脉冲信号之后一直到t3时刻为正常计数时期，此时时钟信号count_clk通过第一多路复用器MUX1输出至第二级计数器电路32，将D触发器DFF1屏蔽，因此在正常计数时期，D触发器DFF1内部无时钟信号翻转，即不会产生功耗，第二级计数器电路32至第n级计数器电路正常进行计数工作，此时，延时输出电路35输出低电平脉冲信号，直至t3时刻。

在t3时刻停止计数，比较器输出信号cmp_out翻转为低电平信号，反相信号cmp_outb翻转为高电平信号，第二时钟信号传递至D触发器DFF1，第一多路复用器MUX1切换支路，即选通D触发器DFF1的输出端连接到第二级计数器电路32。经过一小段延时后的t4时刻，延迟信号cmp_outb_dly的上升沿到来，使得D触发器DFF1触发，将数据输入端D的数据传输到反相输出端QB，即第二时钟信号的当前计数值。

并且由于D触发器DFF1本身具有锁存功能，而且只会在时钟上升沿触发，所以在当前计数结束后D触发器DFF1可以将当前计数结果锁存并维持，实现相同的计数功能。

如图13所示，本申请还提出一种模数转换器100，该模数转换器100包括斜坡发生器10、比较器20、锁存电路40和异步计数器30，该异步计数器30的具体结构参照上述实施例，由于本模数转换器100采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。其中，斜坡发生器10、比较器20、异步计数器30和锁存电路40依次连接。

本实施例中，斜坡发生器10产生一个斜坡信号Vramp并通过电容采样到每一列比较器20的正输入端，比较器20的负输入端采样各列的像素信号Vin。斜坡信号Vramp会遍历整个量化电压范围，并与像素信号进行比较，同时异步计数器30开始计数，如图3所示，当斜坡信号Vramp大于Vin时，比较器20发生翻转，异步计数器30停止计数，此时计数结果就是像素信号量化后的数字码值，锁存电路40对数字码值进行锁存，并在使能信号触发下将数字码值输出至控制电路300，以使控制电路300根据复位和量化时的数字码值确定当前画面亮度信息。

如图14所示，本申请还提出一种图像传感器，该图像传感器包括像素阵列200和多个模数转换器100，该模数转换器100的具体结构参照上述实施例，由于本图像传感器采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。其中，像素阵列200包括阵列排布的多个像素单元；

每一模数转换器100分别与一列排布的多个像素单元连接。

图像传感器通常包括像素阵列200、模数转换器100，还可包括控制电路300、时钟发生器、数字I/O端口，像素阵列200包括多个阵列排布的像素单元，列排布的多个像素单元共接，控制电路300通过行选择信号选择各行像素单元，并依次输出各行的像素信号至模数转换器100，列排布的多个像素单元与对应模数转换器100连接，模数转换器100进行模数转换，并输出对应的数字码值至控制电路300，以使控制电路300根据数字码值确定图像信息。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种异步计数器，受比较器输出的高电平信号触发开启计数以及受所述比较器输出的低电平信号触发停止计数，其特征在于，所述异步计数器包括级联的第一级计数器电路至第n级计数器电路，以及选择电路、延时输出电路和逻辑电路；

所述逻辑电路，其信号端分别输入第一时钟信号和所述比较器输出信号的反相信号，所述逻辑电路，配置为对所述第一时钟信号和所述反相信号进行逻辑运算，并输出第二时钟信号或者固定电平信号；

所述选择电路，其输入端用于输入所述第一时钟信号和所述第一级计数器电路的输出的数值，其输出端与第二级计数器电路的输入端连接，所述选择电路，受所述比较器输出信号触发选择输出所述第一时钟信号或者所述第一级计数器电路输出的数值；

所述延时输出电路，其第一输出端与所述逻辑电路的信号端连接，其第二输出端与所述第一级计数器电路的控制端连接，所述延时输出电路，配置为对所述比较器输出信号进行逻辑运算，并输出所述反相信号至所述逻辑电路，以及输出预设时长的高电平脉冲信号或者时钟上升沿，以使所述第一级计数器电路在接收到所述高电平脉冲信号或者所述时钟上升沿时对输入的所述第二时钟信号的当前值进行锁存并输出。

2.如权利要求1所述的异步计数器，其特征在于，所述选择电路包括第一多路复用器；

其第一输入端用于输入所述第一时钟信号，其第二输入端用于输入所述第一级计数器电路输出的数值，其控制端用于输入所述比较器输出信号，其输出端用于输出所述第一时钟信号或者所述第一级计数器电路输出的数值。

3.如权利要求1所述的异步计数器，其特征在于，所述逻辑电路包括与非门；

其第一输入端用于输入所述第一时钟信号，其第二输入端用于输入所述反相信号，其输出端用于输出所述第二时钟信号或者所述固定电平信号。

4.如权利要求1所述的异步计数器，其特征在于，所述逻辑电路包括第二多路复用器；

其第一输入端用于输入所述第一时钟信号，其第二输入端用于输入固定电平信号，其控制端用于输入所述反相信号，其输出端用于输出所述第二时钟信号或者所述固定电平信号。

5.如权利要求1所述的异步计数器，其特征在于，所述第一级计数器电路包括级联的锁存器和第一反相器；

所述锁存器的数据输入端构成所述第一级计数器电路的数据输入端，所述锁存器的开关信号端构成所述第一级计数器电路的控制端，所述锁存器的反相输出端与所述第一反相器的输入端连接，所述第一反相器的输出端构成所述第一级计数器电路的输出端。

6.如权利要求5所述的异步计数器，其特征在于，所述延时输出电路包括第一与门和级联的2m个第二反相器，其中，m≥1，且m为正整数；

第一个所述第二反相器的输入端构成所述延时输出电路的输入端，第一个所述第二反相器的输出端与所述第一与门的第一输入端共接构成所述延时输出电路的第一输出端，第2m个所述第二反相器的输出端与所述第一与门的第二输入端连接，所述第一与门的输出端构成所述延时输出电路的第二输出端。

7.如权利要求1所述的异步计数器，其特征在于，所述第一级计数器电路包括D触发器和第三反相器；

所述D触发器的数据输入端构成所述第一级计数器电路的数据输入端，所述D触发器的时钟信号端构成所述第一级计数器电路的控制端，所述D触发器的反相输出端与所述第三反相器的输入端连接，所述第三反相器的输出端构成所述第一级计数器电路的输出端。

8.如权利要求7所述的异步计数器，其特征在于，所述延时输出电路包括级联的2m-1个第四反相器，其中，m≥1，且m为正整数；

第一个所述第四反相器的输入端构成所述延时输出电路的输入端，第一个所述第四反相器的输出端所述延时输出电路的第一输出端，第2m-1个所述第四反相器的输出端构成所述延时输出电路的第二输出端。

9.一种模数转换器，其特征在于，包括斜坡发生器、比较器、锁存电路和如权利要求1～8任一项所述的异步计数器；

所述斜坡发生器、所述比较器、所述异步计数器和所述锁存电路依次连接。

10.一种图像传感器，其特征在于，包括像素阵列和多个如权利要求9所述的模数转换器，所述像素阵列包括阵列排布的多个像素单元；

每一所述模数转换器分别与一列排布的多个像素单元连接。

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