CN115425979B - 多通道时间交织的模数转换器 - Google Patents

Abstract

本申请公开了一种多通道时间交织的模数转换器，包括：时钟生成器和十二个模数转换模块。时钟生成器根据两相位时钟信号生成十二相位时钟信号和四十八相位时钟信号。每个模数转换模块包括：存储电容，存储电容的一端通过第一开关接收输入信号，另一端接地，十二相位时钟信号分别用于控制十二个模数转换块中的第一开关的开关；第一缓冲器，第一缓冲器的输入端连接第一开关和存储电容的一端；和四组模数转换单元，每组模数转换单元各自通过第二至第五开关连接第一缓冲器的输出端，四十八相位时钟信号依次控制第一个至第十二个模数转换模块的第二开关到第五开关。

Description

多通道时间交织的模数转换器

技术领域

本发明一般涉及集成电路技术领域，特别涉及一种多通道时间交织的模数转换器。

背景技术

时间交织(TI)的模数转换器(ADC)已在高速通信系统中得到广泛采用，从而以合理的功耗实现了准确的数据恢复。时间交织模数转换器通常由多个通道的子模数转换器，时钟生成电路以及采样保持和电压缓冲器构成。时钟产生电路可以保证多个子模数转换器按照预设的顺序交替进行采样和数据转换，从而实现采样率的提升。为了进一步提升效率降低功耗，子模数转换器通常按照一定的数量进行分组，每组共享一个前端采样保持电路和电压缓冲器，通过这种方式可以有效降低前端采样保持电路和电压缓冲器的负载从而降低设计难度。不同的分组方式将会对整个模数转换器的性能参数产生很大影响，同时时钟产生电路的设计也需要和分组方式联合起来考虑以提升整体性能。

发明内容

本发明的目的在于提供一种多通道时间交织的模数转换器，实现更好的性能参数。

本申请公开了一种多通道时间交织的模数转换器，包括：

时钟生成器，所述时钟生成器根据两相位时钟信号生成十二相位时钟信号和四十八相位时钟信号；和

十二个模数转换模块，每个模数转换模块包括：

存储电容，所述存储电容的一端通过第一开关接收输入信号，另一端接地，其中，所述十二相位时钟信号分别用于控制所述十二个模数转换块中的第一开关的开关；

第一缓冲器，所述第一缓冲器的输入端连接所述第一开关和所述存储电容的一端；和

四组模数转换单元，每组模数转换单元各自通过第二至第五开关连接所述第一缓冲器的输出端，其中，所述四十八相位时钟信号依次控制第一个至第十二个模数转换模块的第二开关到第五开关。

在一个优选例中，所述四十八相位时钟信号中的第一至第十二时钟信号分别控制所述第一个至第十二个模数转换模块中的第二开关的开关，所述四十八相位时钟信号中的第十三至第二十四时钟信号分别控制所述第一个至第十二个模数转换模块中的第三开关的开关，所述四十八相位时钟信号中的第二十五至第三十六时钟信号分别控制所述第一个至第十二个模数转换模块中的第四开关的开关，所述四十八相位时钟信号中的第三十七至第四十八时钟信号分别控制所述第一个至第十二个模数转换模块中的第五开关的开关。

在一个优选例中，所述时钟生成器包括：

四相位时钟信号生成器，所述四相位时钟生成器根据所述两相位时钟信号生成四相位时钟信号，所述两相位时钟信号的占空比为1/2，周期为2个采样周期，所述四相位时钟信号的占空比为1/2，周期为4个采样周期；

十二相位时钟选择信号生成器，所述十二相位时钟选择信号生成器根据所述四相位时钟信号生成十二相位时钟选择信号，所述十二相位时钟选择信号的占空比为1/3，周期为12个采样周期；

十二个第一逻辑单元，所述十二个第一逻辑单元根据所述四相位时钟信号和所述十二相位时钟选择信号生成所述十二相位时钟信号，所述十二相位时钟信号的占空比为1/6，周期为12个采样周期；

四分之一分频器，所述四分之一分频器根据所述十二相位时钟选择信号生成四十八相位时钟选择信号，所述四十八相位时钟选择信号的占空比为1/3，周期为48个采样周期；和

十二个第二逻辑单元，所述十二个第二逻辑单元根据所述十二相位时钟信号和所述四十八相位时钟选择信号生成四十八相位时钟信号，所述四十八相位时钟信号的占空比为1/6，周期为48个采样周期。

在一个优选例中，所述四相位时钟生成器包括第一至第四反相器，以及第十至第十七开关，其中，所述第十开关连接在所述第一反相器的输入端和所述第四反相器的输出端之间，所述十一开关连接在所述第一反相器的输入端和所述第二反相器的输出端之间，所述第十二开关连接在所述第二反相器的输入端和所述第一反相器的输出端之间，所述第十三开关连接所述第二反相器的输入端和所述第三反相器的输出端之间，所述第十四开关连接在所述第一反相器的输出端和所述第三反相器的输入端之间，所述第十五开关连接所述第三反相器的输入端和所述第四反相器的输出端之间，所述第十六开关连接在所述第四反相器的输入端和所述第三反相器的输出端之间，所述第十七开关连接在所述第二反相器的输出端和所述第四反相器的输入端之间，其中，所述第十、十三、十五、十六开关通过所述两相位时钟信号中的一路时钟信号控制，所述第十一、十二、十四、十七开关通过所述两相位时钟信号中的另一路时钟信号控制。

在一个优选例中，所述十二相位时钟选择信号生成器包括三分之一分频器和十二个锁存单元，所述三分之一分频器接收所述四相位时钟信号并输出到第一和第二锁存单元的数字输入端，所述四相位时钟信号的第二和第四路时钟信号分别连接都第一、第三、第五、第七、第九和第十一锁存单元的同相使能端和反相使能端，所述四相位时钟信号的第一和第三路时钟信号分别连接都第二、第四、第六、第八、第十和第十二锁存单元的同相使能端和反相使能端，第一、第三、第五、第七和第九锁存单元的输出端分别连接到所述第三、第五、第七、第九和第十一锁存单元的数字输入端，所述第二、第四、第六、第八和第十锁存单元的输出端分别连接到第四、第六、第八、第十和第十二锁存单元的数字输入端，所述第一至第十二锁存单元的输出端依次输出第一至第十二相位时钟选择信号。

在一个优选例中，所述第一逻辑单元包括与逻辑门，所述十二个与逻辑门各自根据所述四相位时钟信号和所述十二相位时钟选择信号进行与运算生成十二相位时钟信号。

在一个优选例中，所述第二逻辑单元包括：第二缓冲器、第三缓冲器、PMOS晶体管、NMOS晶体管和锁存电路，其中：

所述第二缓冲器和所述第三缓冲器的输入端各自连接所述十二相位时钟信号中相位相差1/2周期的两路信号，所述第二缓冲器的输出端连接所述PMOS晶体管的栅极，所述第三缓冲器的输出端连接所述NMOS晶体管的栅极，所述PMOS晶体管的源极连接电源端，所述PMOS晶体管的漏极、所述NMOS晶体管的漏极和所述锁存电路的输入端相连，所述锁存电路的输出端分别通过第六至第九开关输出所述四十八相位时钟信号中相位相差1/6周期的四路信号，所述第六至第九开关通过所述四十八相位时钟选择信号中相位相差1/6周期的四路信号控制。

在一个优选例中，所述存储电容的一端连接复位信号，在所述十二相位时钟信号为高电平之前的1/6周期内复位所述存储电容。

相对于现有技术，本申请的多通道时间交织的模数转换器至少具有以下有益效果：

1、本申请中使用的多相位时钟产生电路具有更高的能效比，在较低的功耗下实现更高的性能参数，同时面积更小，可靠性高，版图实现复杂度较低。

2、本申请中使用多通道时间交织架构经过充分合理的优化，在面积、功耗，性能三个方面取得更好的折衷。

本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述发明内容中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。

附图说明

图1是本申请一个实施例中多通道时间交织的模数转换器的示意图。

图2是本申请一个实施例中时钟生成器的示意图。

图3是本申请一个实施例中四相位时钟生成器的示意图。

图4是本申请一个实施例中十二相位时钟选择信号生成器的示意图。

图5是本申请一个实施例中由四相位时钟信号生成十二相位时钟信号的时序示意图。

图6是本申请一个实施例中由十二相位时钟信号生成四十八相位时钟信号的时序示意图。

具体实施方式

在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请的实施方式作进一步地详细描述。

本申请公开了一种多通道时间交织的模数转换器，图1示出了一个实施例中多通道时间交织的模数转换器100的示意图。模数转换器100包括时钟生成器101和十二个模数转换模块102。所述时钟生成器101根据两相位时钟信号ck2<0:1>生成十二相位时钟信号ck12<0:11>和四十八相位时钟信号ck48<0:47>。每个模数转换模块102包括存储电容C、第一缓冲器103和四组模数转换单元(例如，SAR模数转换单元)104。所述存储电容C的一端通过第一开关S1接收输入信号VIN，另一端接地。所述十二相位时钟信号ck12<0:11>分别用于控制所述十二个模数转换块102中的第一开关S1的开关。所述第一缓冲器103的输入端连接所述第一开关S1和所述存储电容C的一端。每组模数转换单元102各自通过第二开关S2、第三开关S3、第四开关S4至第五开关S5连接所述第一缓冲器103的输出端。所述四十八相位时钟信号ck48<0:47>依次控制第一个至第十二个模数转换模块102的第二开关S2、第三开关S3、第四开关S4到第五开关S5。

在一个实施例中，所述四十八相位时钟信号ck48<0:47>中的第一时钟信号至第十二时钟信号ck48<0:11>分别控制所述第一个至第十二个模数转换模块102中的第二开关S2的开关，所述四十八相位时钟信号ck48<0:47>中的第十三时钟信号至第二十四时钟信号ck48<12:23>分别控制所述第一个至第十二个模数转换模块102中的第三开关S3的开关，所述四十八相位时钟信号ck48<0:47>中的第二十五二时钟信号至第三十六时钟信号ck48<24:35>分别控制所述第一个至第十二个模数转换模块102中的第四开关S4的开关，所述四十八相位时钟信号ck48<0:47>中的第三十七二时钟信号至第四十八时钟信号ck48<36:47>分别控制所述第一个至第十二个模数转换模块102中的第五开关S5的开关。

例如，所述四十八相位时钟信号ck48<0:47>中的第一时钟信号号ck48<0>控制第一个模数转换模块102中的第二开关S2的开关，第二时钟信号号ck48<1>控制第二个模数转换模块102中的第二开关S2的开关，……，第十二时钟信号ck48<11>控制所述第十二个模数转换模块102中的第二开关S2的开关，第十三时钟信号ck48<12>控制所述第一个模数转换模块102中的第三开关S3的开关，……，依次类推。应当理解，本申请的其他实施例中还可以采用其他的控制方式。

图2示出了一个实施例中时钟生成器200的示意图。在一个实施例中，所述时钟生成器200包括四相位时钟信号生成器201、十二相位时钟选择信号生成器202、十二个第一逻辑单元203、四分之一分频器204和十二个第二逻辑单元205。

所述四相位时钟生成器201根据所述两相位时钟信号ck2<0:1>生成四相位时钟信号ck4<0:3>，所述两相位时钟信号ck2<0:1>的占空比为1/2，周期为2个采样周期(UI)，所述四相位时钟信号ck4<0:3>的占空比为1/2，周期为4个采样周期。

所述十二相位时钟选择信号生成器202根据所述四相位时钟信号ck4<0:3>生成十二相位时钟选择信号，所述十二相位时钟选择信号ck12_sel<0:11>的占空比为1/3，周期为12个采样周期。

所述十二个第一逻辑单元203根据所述四相位时钟信号ck4<0:3>和所述十二相位时钟选择信号ck12_sel<0:11>生成所述十二相位时钟信号ck12<0:11>，所述十二相位时钟信号ck12<0:11>的占空比为1/6，周期为12个采样周期。

所述四分之一分频器204根据所述十二相位时钟选择信号ck12_sel<0:11>生成四十八相位时钟选择信号ck48_sel<0:47>，所述四十八相位时钟选择信号号ck48_sel<0:47>的占空比为1/3，周期为48个采样周期。

所述十二个第二逻辑单元205根据所述十二相位时钟信号ck12<0:11>和所述四十八相位时钟选择信号ck48_sel<0:47>生成四十八相位时钟信号ck48<0:47>，所述四十八相位时钟信号ck48<0:47>的占空比为1/6，周期为48个采样周期。

图3示出了一个实施例中四相位时钟生成器300的示意图。所述四相位时钟生成器300包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4，以及第十至第十七开关S10～S17。所述第十开关S10连接在所述第一反相器INV1的输入端和所述第四反相器INV4的输出端之间，所述十一开关S11连接在所述第一反相器INV1的输入端和所述第二反相器INV2的输出端之间，所述第十二开关S12连接在所述第二反相器INV2的输入端和所述第一反相器INV1的输出端之间，所述第十三开关S13连接所述第二反相器INV2的输入端和所述第三反相器INV3的输出端之间，所述第十四开关S14连接在所述第一反相器INV1的输出端和所述第三反相器INV3的输入端之间，所述第十五开关S15连接所述第三反相器INV3的输入端和所述第四反相器INV4的输出端之间，所述第十六开关S16连接在所述第四反相器INV4的输入端和所述第三反相器INV3的输出端之间，所述第十七开关S17连接在所述第二反相器INV2的输出端和所述第四反相器INV4的输入端之间。所述第十开关S10、十三开关S13、十五开关S15、十六开关S16通过所述两相位时钟信号ck2<0:1>中的一路时钟信号ck2<0>控制，所述第十一开关S11、十二开关S12、十四开关S14、十七开关S17通过所述两相位时钟信号ck2<0:1>中的另一路时钟信号ck2<1>控制。

图4示出了一个实施例中十二相位时钟选择信号生成器400的示意图。所述十二相位时钟选择信号生成器400包括三分之一分频器401和十二个锁存单元LAT1～LAT12，所述三分之一分频器401接收所述四相位时钟信号ck4<0:3>并输出到第一锁存单元LAT1和第二锁存单元LAT2的数字输入端D，所述四相位时钟信号ck4<0:3>的第二时钟信号ck4<2>和第四路时钟信号ck4<4>分别连接都第一锁存单元LAT1、第三锁存单元LAT3、第五锁存单元LAT5、第七锁存单元LAT7、第九锁存单元LAT9和第十一锁存单元LAT11的同相使能端EN和反相使能端ENB，所述四相位时钟信号的第一时钟信号ck4<1>和第三路时钟信号ck4<3分别连接都第二锁存单元LAT2、第四锁存单元LAT4、第六锁存单元LAT6、第八锁存单元LAT8、第十锁存单元LAT10和第十二锁存单元LAT12的同相使能端EN和反相使能端ENB，第一锁存单元LAT1、第三锁存单元LAT3、第五锁存单元LAT5、第七锁存单元LAT7和第九锁存单元LAT9的输出端O分别连接到所述第三锁存单元LAT3、第五锁存单元LAT5、第七锁存单元LAT7、第九锁存单元LAT9和第十一锁存单元LAT11的数字输入端D，所述第二锁存单元LAT2、第四锁存单元LAT4、第六锁存单元LAT6、第八锁存单元LAT8和第十锁存单元LAT10的输出端分别连接到第四锁存单元LAT4、第六锁存单元LAT6、第八锁存单元LAT8、第十锁存单元LAT10和第十二锁存单元LAT12的数字输入端D，所述第一锁存单元LAT1至第十二锁存单元LAT12的输出端O依次输出第一相位时钟选择信号ck12_sel<0>至第十二相位时钟选择信号ck12_sel<11>。

继续参考图2所示，所述第一逻辑单元203包括与逻辑门(AND)，所述十二个与逻辑门各自根据所述四相位时钟信号ck4<0:3>和所述十二相位时钟选择信号ck12_sel<0:11>进行与运算生成十二相位时钟信号ck12<0:11>。图5是本申请一个实施例中由四相位时钟信号生成十二相位时钟信号的时序示意图。

继续参考图2所示，所述第二逻辑单元205包括：第二缓冲器207、第三缓冲器208、PMOS晶体管Mp、NMOS晶体管Mn和锁存电路206。所述第二缓冲器INV5和所述第三缓冲器INV6的输入端各自连接所述十二相位时钟信号ck12<0:11>中相位相差1/2周期(即，6个采样周期)的两路信号，所述第二缓冲器207的输出端连接所述PMOS晶体管Mp的栅极，所述第三缓冲器208的输出端连接所述NMOS晶体管Mn的栅极，所述PMOS晶体管Mp的源极连接电源端，所述PMOS晶体管Mp的漏极、所述NMOS晶体管Mn的漏极和所述锁存电路206的输入端相连，所述锁存电路206的输出端分别通过第六开关S6、第七开关S7、第八开关S8至第九开关S9输出所述四十八相位时钟信号ck48<0:47>中相位相差1/6周期(即，8个采样周期)的四路信号，所述第六开关S6、第七开关S7、第八开关S8至第九开关S9通过所述四十八相位时钟选择信号ck48_sel<0:47>中相位相差1/6周期(即，8个采样周期)的四路信号控制。

例如，在第一个模数转换模块102的第二逻辑单元205中，第二缓冲器207的输入端连接十二相位时钟信号ck12<0:11>中的ck12<0>，第三缓冲器208的输入端连接十二相位时钟信号ck12<0:11>中的ck12<6>，第六开关S6、第七开关S7、第八开关S8至第九开关S9依次通过四十八相位时钟选择信号ck48_sel<0:47>中ck48_sel<0>、ck48_sel<12>、ck48_sel<24>、ck48_sel<36>控制，锁存电路206的输出端分别通过第六开关S6、第七开关S7、第八开关S8至第九开关S9输出所述四十八相位时钟信号ck48<0:47>中ck48<0>、ck48<12>、ck48<24>、ck48<36>四路时钟信号。图6是本申请一个实施例中由十二相位时钟信号生成四十八相位时钟信号的时序示意图。

在一个实施例中，所述存储电容C的一端连接复位信号RST，在所述十二相位时钟信号ck12<0:11>为高电平之前的1/6周期(即，1个采样周期)内复位所述存储电容C。

需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。

在本说明书提及的所有文献都被认为是整体性地包括在本申请的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。

Claims (7)

1.一种多通道时间交织的模数转换器，其特征在于，包括：

时钟生成器，所述时钟生成器根据两相位时钟信号生成十二相位时钟信号和四十八相位时钟信号；和

十二个模数转换模块，每个模数转换模块包括：

存储电容，所述存储电容的一端通过第一开关接收输入信号，另一端接地，其中，所述十二相位时钟信号分别用于控制所述十二个模数转换模块中的第一开关的开关；

第一缓冲器，所述第一缓冲器的输入端连接所述第一开关和所述存储电容的一端；和

四组模数转换单元，每组模数转换单元各自通过第二至第五开关连接所述第一缓冲器的输出端，其中，所述四十八相位时钟信号依次控制第一个至第十二个模数转换模块的第二开关到第五开关，其中，所述四十八相位时钟信号中的第一至第十二时钟信号分别控制所述第一个至第十二个模数转换模块中的第二开关的开关，所述四十八相位时钟信号中的第十三至第二十四时钟信号分别控制所述第一个至第十二个模数转换模块中的第三开关的开关，所述四十八相位时钟信号中的第二十五至第三十六时钟信号分别控制所述第一个至第十二个模数转换模块中的第四开关的开关，所述四十八相位时钟信号中的第三十七至第四十八时钟信号分别控制所述第一个至第十二个模数转换模块中的第五开关的开关。

2.如权利要求1所述的模数转换器，其特征在于，所述时钟生成器包括：

四相位时钟信号生成器，所述四相位时钟信号生成器根据所述两相位时钟信号生成四相位时钟信号，所述两相位时钟信号的占空比为1/2，周期为2个采样周期，所述四相位时钟信号的占空比为1/2，周期为4个采样周期；

十二相位时钟选择信号生成器，所述十二相位时钟选择信号生成器根据所述四相位时钟信号生成十二相位时钟选择信号，所述十二相位时钟选择信号的占空比为1/3，周期为12个采样周期；

十二个第一逻辑单元，所述十二个第一逻辑单元根据所述四相位时钟信号和所述十二相位时钟选择信号生成所述十二相位时钟信号，所述十二相位时钟信号的占空比为1/6，周期为12个采样周期；

四分之一分频器，所述四分之一分频器根据所述十二相位时钟选择信号生成四十八相位时钟选择信号，所述四十八相位时钟选择信号的占空比为1/3，周期为48个采样周期；和

十二个第二逻辑单元，所述十二个第二逻辑单元根据所述十二相位时钟信号和所述四十八相位时钟选择信号生成四十八相位时钟信号，所述四十八相位时钟信号的占空比为1/6，周期为48个采样周期。

3.如权利要求2所述的模数转换器，其特征在于，所述四相位时钟信号生成器包括第一反相器、第二反相器、第三反相器和第四反相器，以及第十开关、第十一开关、第十二开关、第十三开关、第十四开关、第十五开关、第十六开关和第十七开关，其中，所述第十开关连接在所述第一反相器的输入端和所述第四反相器的输出端之间，所述十一开关连接在所述第一反相器的输入端和所述第二反相器的输出端之间，所述第十二开关连接在所述第二反相器的输入端和所述第一反相器的输出端之间，所述第十三开关连接所述第二反相器的输入端和所述第三反相器的输出端之间，所述第十四开关连接在所述第一反相器的输出端和所述第三反相器的输入端之间，所述第十五开关连接所述第三反相器的输入端和所述第四反相器的输出端之间，所述第十六开关连接在所述第四反相器的输入端和所述第三反相器的输出端之间，所述第十七开关连接在所述第二反相器的输出端和所述第四反相器的输入端之间，其中，所述第十开关、十三开关、十五开关、十六开关通过所述两相位时钟信号中的一路时钟信号控制，所述第十一开关、十二开关、十四开关、十七开关通过所述两相位时钟信号中的另一路时钟信号控制。

4.如权利要求2所述的模数转换器，其特征在于，所述十二相位时钟选择信号生成器包括三分之一分频器和十二个锁存单元，所述三分之一分频器接收所述四相位时钟信号并输出到第一个和第二个锁存单元的数字输入端，所述四相位时钟信号的第二和第四路时钟信号分别连接都第一、第三、第五、第七、第九和第十一个锁存单元的同相使能端和反相使能端，所述四相位时钟信号的第一和第三路时钟信号分别连接都第二、第四、第六、第八、第十和第十二个锁存单元的同相使能端和反相使能端，第一、第三、第五、第七和第九个锁存单元的输出端分别连接到第三、第五、第七、第九和第十一个锁存单元的数字输入端，第二、第四、第六、第八和第十个锁存单元的输出端分别连接到第四、第六、第八、第十和第十二个锁存单元的数字输入端，第一至第十二个锁存单元的输出端依次输出第一至第十二相位时钟选择信号。

5.如权利要求2所述的模数转换器，其特征在于，所述十二个第一逻辑单元包括十二个与逻辑门，所述十二个与逻辑门各自根据所述四相位时钟信号和所述十二相位时钟选择信号进行与运算生成十二相位时钟信号。

6.如权利要求2所述的模数转换器，其特征在于，所述第二逻辑单元包括：第二缓冲器、第三缓冲器、PMOS晶体管、NMOS晶体管和锁存电路，其中：

所述第二缓冲器和所述第三缓冲器的输入端各自连接所述十二相位时钟信号中相位相差1/2周期的两路信号，所述第二缓冲器的输出端连接所述PMOS晶体管的栅极，所述第三缓冲器的输出端连接所述NMOS晶体管的栅极，所述PMOS晶体管的源极连接电源端，所述PMOS晶体管的漏极、所述NMOS晶体管的漏极和所述锁存电路的输入端相连，所述锁存电路的输出端分别通过第六至第九开关输出所述四十八相位时钟信号中相位相差1/6周期的四路信号，所述第六至第九开关通过所述四十八相位时钟选择信号中相位相差1/6周期的四路信号控制。

7.如权利要求1所述的模数转换器，其特征在于，所述存储电容的一端连接复位信号，在所述十二相位时钟信号为高电平之前的1/6周期内复位所述存储电容。

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