CN219678448U - 一种模数转换装置、电子电路、电子设备 - Google Patents

Abstract

本实用新型提供了一种模数转换装置，包括采样模块、比较器、异步时钟模块、逻辑控制模块、数模转换模块；通过采样模块对两路模拟输入电压进行采样并输出至比较器进行比较；通过两路输入电压的大小关系输出第一信号和第二信号至异步时钟模块并输出第一信号至逻辑控制模块；异步时钟模块根据第一信号和第二信号，输出第三信号至逻辑控制模块；逻辑控制模块根据第一信号、第三信号、电源电压，输出第i上行控制信号和第i下行控制信号至数模转换模块并对外输出第i二进制信号；数模转换模块根据第i上行控制信号和第i下行控制信号，分别控制自身的第i上行开关的置位和第i下行开关的置位，以改变输入比较器的两路模拟输入电压的大小。

Description

一种模数转换装置、电子电路、电子设备

技术领域

本实用新型涉及数字电路领域，尤其涉及一种模数转换装置、电子电路、电子设备。

背景技术

高速高精度ADC主要的瓶颈在于，高采样率意味着一个短时间的转换周期，并且要在这短暂的一个固定周期内完成规定次数的比较器比较、CDAC电容阵列建立稳定的电压。而且在这个短时间的转换周期中还需要采样到精确的输入电压，但比较电压和电压建立就占用了一个转换周期的大部分时间，这意味着留给采样的时间不会太长。而一旦采样不准确整个模数转换都会错误。

现有技术的异步ADC采样时间固定，为保证精确采样，采样时间就占用了大量时间。这意味着留给比较建立电压的时间会受限制，即ADC的精度或速度会受到限制。

实用新型内容

本实用新型提供了一种模数转换装置、电子电路、电子设备，以增加对输入模拟电压的比较时间，提高模数转换精度。

根据本实用新型的第一方面，提高了一种模数转换装置，包括采样模块、比较器、异步时钟模块、逻辑控制模块、数模转换模块；

所述采样模块用于在第三使能信号的作用下，对第一输入电压与第二输入电压进行采样，以输出第一电压和第二电压；

所述比较器与所述采样模块耦接，用于接收所述第一电压和所述第二电压，比较所述第一电压和所述第二电压；并根据所述第一电压和所述第二电压的大小关系对外输出第一信号和第二信号；

所述异步时钟模块，与所述比较器耦接，用于根据第一使能信号，输出第二使能信号至所述比较器，以驱动所述比较器工作；以及用于根据所述第一信号和所述第二信号，对外输出第三信号；

所述逻辑控制模块包括时序单元和n个逻辑控制单元，所述时序单元分别与电源端、所述异步时钟模块、所述逻辑控制单元耦接，用于根据第四使能信号、电源电压、所述第三信号，输出第i时序信号至所述逻辑控制单元；所述逻辑控制单元分别与所述电源端、所述比较器耦接，用于根据所述第i时序信号、所述第一信号、所述电源电压，输出第i上行控制信号和第i下行控制信号至所述数模转换模块，并对外输出第i二进制信号；其中，所述第四使能信号为所述第一使能信号的反相信号；其中，第n时序信号与所述第一使能信号均作用于第一或门，并输出第三使能信号至所述采样模块；其中，所述i、n均为正整数，且1≤i≤n；其中，所述第i二进制信号作为最终输出的第i位数；

所述数模转换模块与所述比较器耦接，用于根据所述第i上行控制信号和所述第i下行控制信号，分别控制自身上行电路单元的第i上行开关的置位和下行电路单元的第i下行开关的置位；

可选的，所述采样模块包括第一栅压自举开关、第二栅压自举开关；

所述第一栅压自举开关的输出端耦接至所述比较器的同相输入端，用于接收并转换所述第一电压；

所述第二栅压自举开关的输出端耦接至所述比较器的反相输入端，用于接收并转换所述第二电压。

可选的，所述时序单元包括n个时序触发器；

每个时序触发器的第一输入端和第二输入端均输入所述第三信号和所述第四使能信号；所述第1时序触发器的第三输入端输入所述电源电压，其第一输出端输出第1时序信号至第2时序触发器的第三输入端，并输出所述第1时序信号至第1逻辑控制单元；其中，所述第四使能信号为所述第一使能信号的反相；

第i时序触发器的第三输入端接收第i-1时序触发器输出的第i-1时序信号，其第一输出端输出第i时序信号至第i+1时序触发器的第三输入端，并输出所述第i时序信号至第i逻辑控制单元；其中第n时序触发器第一输出端输出的所述第n时序信号与所述第一使能信号通过所述第一或门相或，并输出所述第三使能信号至所述第一栅压自举开关和所述第二栅压自举开关。

可选的，所述第1时序触发器至第n时序触发器均为D触发器。

可选的，所述逻辑控制单元包括第一逻辑触发器、第二逻辑触发器、第一逻辑门、第二逻辑门；

所述第一逻辑触发器的第一输出端耦接至所述第一逻辑门，其第二输出端耦接至所述第二逻辑门；

所述第二逻辑触发器的第一输出端分别耦接至所述第一逻辑门和所述第二逻辑门；其中：

所述第一逻辑触发器的第一输入端和所述第二逻辑触发器的第一输入端均接收所述第i时序信号；所述第一逻辑触发器的第二输入端接收所述第一信号；所述第一逻辑触发器的第三输入端接受所述第四使能信号；所述第二逻辑触发器的第二输入端接收所述电源电压，所述第二逻辑触发器的第三输入端接收第五使能信号；所述第五使能信号用于表征所述第三使能信号的取反信号；

所述第一逻辑触发器的第一输出端输出所述第i二进制信号至所述第一逻辑门，并对外输出所述第i二进制信号；所述第一逻辑触发器的第二输出端输出第五信号至所述第二逻辑门；所述第二逻辑触发器的第一输出端输出第六信号至所述第一逻辑门和所述第二逻辑门；

所述第一逻辑门根据所述第i二进制信号和所述第六信号，输出所述第i上行控制信号至所述第i上行开关；所述第二逻辑门根据所述第五信号和所述第六信号，输出所述第i下行控制信号至所述第i下行开关。

可选的，所述第一逻辑触发器和所述第二逻辑触发器均为D触发器。

可选的，所述第一逻辑门和所述第二逻辑门均为与门。

可选的，所述数模转换模块包括上行电路单元和下行电路单元；

所述上行电路单元耦接至所述比较器的同相输入端，用于改变所述第一电压的大小；

所述下行电路单元耦接至所述比较器的反相输入端，用于改变所述第二电压的大小。

可选的，所述上行电路单元包括n条上行支路；

第i上行支路包括第i上行电容、第i上行开关；所述第i上行开关对应第i参考电压源和地端，其下端连接所述第i上行电容的下极板；所述第i上行电容的上极板连接所述比较器的同相输入端。

可选的，所述下行电路单元包括n条下行支路；

第i下行支路包括第i下行电容、第i下行开关；所述第i下行开关对应第i参考电压源和地端，其下端连接所述第i下行电容的下极板；所述第i下行电容的上极板连接所述比较器的反相输入端。

根据本实用新型的第二方面，提供了一种电子电路，包括本实用新型第一方面及可选方案提供的模数转换装置。

根据本实用新型的第三方面，提供了一种电子设备，包括本实用新型第二方面及可选方案提供的电子电路。

本实用新型提供的所述模数转换装置，通过将所述第n时序信号和所述第一使能信号同输入一或门，将所述n时序信号的高电平时间加到所述第一使能信号的采样时间上，提前下一次的采样，以留出更多的给模拟输入电压的比较和建立，进而提高所述模数转换装置的精度。

附图说明

下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

图1为本实用新型实施例提供的模数转换装置的结构图；

图2为本实用新型实施例提供的模数转换装置的电路结构图；

图3为本实用新型实施例提供的产生第三使能信号的结构图；

图4为本实用新型实施例提供的时序单元的结构图；

图5为本实用新型实施例提供的产生第四使能信号和第五使能信号的结构图；

图6为本实用新型实施例提供的逻辑控制单元的结构图。

附图标记：

10-采样模块；

101-第一栅压自举开关；

102-第二栅压自举开关；

20-比较器；

30-异步时钟模块；

40-逻辑控制模块；

401-时序单元；

50-数模转换模块；

501-上行电路单元；

502-下行电路单元；

VIP-第一输入电压；

VIN-第二输入电压；

VIP1-第一电压；

VIN1-第二电压；

VOP-第一信号；

VON-第二信号；

CMP_CLK-第二使能信号；

VALID-第三信号；

CLKS-第一使能信号；

CLKS_NEW-第三使能信号；

CLK_S_B2-第五使能信号；

CLK_S_B1-第四使能信号；

AVDD-电源电压；

CLK1-第1时序信号；

CLK2-第2时序信号；

CLKi-1-第i-1时序信号；

CLKi-第i时序信号；

CLKn-第n时序信号；

Di-第i二进制信号；

SW_Pi-第i上行控制信号；

SW_Ni-第i下行控制信号；

VREFH1-第1参考电压源；

VREFHi-第i参考电压源；

GND-地端；

ci-第i上行电容；

cti-第i下行电容；

SP1-第1上行开关；

SPi-第i上行开关；

SN1-第1下行开关；

SNi-第i下行开关。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

在对本实用新型实施例进行阐述之前，先对本实用新型的设计思路进行简述：

一旦采样率固定后，一个模数转换器的转换周期也就固定了，当采样时间越长，则采样越精确；但过长的采样时间一定会压缩后面的比较建立时间，导致比较次数减少，转换精度下降。当比较建立的时间越长，则比较次数越多，所以精度越高；但过长的比较建立时间一定会压缩采样时间，导致容易出现采样误差，这一定会对后面的比较造成影响。因此如何分配采样时间和比较建立时间就显得十分重要。现有技术一是固定采样时间；由于每次比较的时间会随着比较器输入电压的差值大小而发生变化，电压差值越大比较速度越快，反之越慢；所以留下的比较建立时间会考虑到极端情况下，比较速度会变慢，而留下更多的时间裕度，所以在正常条件下比较速度迅速的情况下会提前完成转换而留下一段剩余的时间；这段剩余的时间会根据所述环境和比较速度而变化。因此本实用新型的设计思路是产生一个完成规定次数比较的时序信号表示该次转换已经结束，可能会有的剩余时间并入下一次采样电路的采样时间，以提高模数转换器的性能。

为了便于阐述本实用新型实施例，本实用新型实施例以10bit的模数转换装置为例。

请参考图1及图3，本实用新型实施例提供了一种模数转换装置包括采样模块10、比较器20、异步时钟模块30、逻辑控制模块40、数模转换模块50；

所述采样模块10用于在第三使能信号CLKS_NEW的作用下，对第一输入电压VIP与第二输入电压进行采样，以输出第一电压VIP1和第二电压VIN1；

所述比较器20与所述采样模块10耦接，用于接收所述第一电压VIP1和所述第二电压VIN1，比较所述第一电压VIP1和所述第二电压VIN1；并根据所述第一电压VIP1和所述第二电压VIN1的大小关系对外输出第一信号VOP和第二信号VON；

所述异步时钟模块30，与所述比较器20耦接，用于根据第一使能信号CLKS，输出第二使能信号CMP_CLK至所述比较器20，以驱动所述比较器20工作；以及用于根据所述第一信号VOP和所述第二信号VON，对外输出第三信号VALID；其中，所述第一使能信号CLKS为占空比固定的外部输入信号

所述逻辑控制模块40包括时序单元401和n个逻辑控制单元，所述时序单元401分别与电源端、所述异步时钟模块30、所述逻辑控制单元耦接，用于根据所述第四使能信号CLK_S_B1、电源电压AVDD、所述第三信号VALID，输出第i时序信号CLKi至所述逻辑控制单元；所述逻辑控制单元分别与所述电源端、所述比较器20耦接，用于根据所述第i时序信号CLKi、所述第一信号VOP、所述电源电压AVDD，输出第i上行控制信号SW_Pi和第i下行控制信号SW_Ni至所述数模转换模块50，并对外输出第i二进制信号Di；其中，第n时序信号CLKn与所述第一使能信号CLKS均作用于第一或门，并输出第三使能信号CLKS_NEW至所述采样模块10；其中，所述i、n均为正整数，且1≤i≤n；其中，所述第i二进制信号Di作为最终输出的第i位数；具体的：所述第n时序信号CLKn为一次转换中，最后产生的时序信号，其用于表征该次转换已完成。在进行下次转换的采样之前，所述第n时序信号CLKn会有一段空余的高电平时间，此时将所述第n时序信号CLKn和所述第一使能信号CLKS相或，就可以将上述空余的高电平时间并入所述第一使能信号CLKS的高电平时间，即将这段空余的时间提前用于采样，以提升本实用新型实施例提供的所述模数转换装置的性能；例如提前结束采样，余下更多时间用于对所述第一电压VIP1和所述第二电压VIN1进行比较和数据建立，提高比较精度；其中，所述第三使能信号CLKS_NEW用于控制所述采样模块10的通断，且其一周期内，高电平时间用于表征采样时间，低电平用于表征比较和建立时间；

所述数模转换模块50与所述比较器20耦接，用于根据所述第i上行控制信号SW_Pi和所述第i下行控制信号SW_Ni，分别控制自身上行电路单元501的第i上行开关的置位和下行电路单元502的第i下行开关的置位。

请参考图2，作为一种优选实施方式，所述采样模块10包括第一栅压自举开关101、第二栅压自举开关102；

所述第一栅压自举开关101的输出端耦接至所述比较器20的同相输入端，用于接收并转换所述第一电压VIP1；

所述第二栅压自举开关102的输出端耦接至所述比较器20的反相输入端，用于接收并转换所述第二电压VIN1。其中，所述采样模块10使用栅压自举开关可以保证对所述第一输入电压VIP和所述第二输入电压采样的线性和精度，以减小非线性引起的失真。

请参考图4及图5，作为一种具体实施方式，所述时序单元401包括n个时序触发器；

每个时序触发器的第一输入端和第二输入端均输入所述第三信号VALID和所述第四使能信号CLK_S_B1；所述第1时序触发器的第三输入端输入所述电源电压AVDD，其第一输出端输出第1时序信号CLK1至第2时序触发器的第三输入端，并输出所述第1时序信号CLK1至第1逻辑控制单元；其中，所述第四使能信号CLK_S_B1为所述第一使能信号CLKS经过第一反相器得到；

第i时序触发器的第三输入端接收第i-1时序触发器输出的第i-1时序信号CLKi-1，其第一输出端输出第i时序信号CLKi至第i+1时序触发器的第三输入端，并输出所述第i时序信号CLKi至第i逻辑控制单元；其中第n时序触发器第一输出端输出的所述第n时序信号CLKn与所述第一使能信号CLKS通过所述第一或门相或，并输出所述第三使能信号CLKS_NEW至所述第一栅压自举开关101和所述第二栅压自举开关102。

请参考图5及图6，作为一种具体实施方式，所述第1时序触发器至第n时序触发器均为D触发器。

作为一种具体实施方式，所述逻辑控制单元包括第一逻辑触发器、第二逻辑触发器、第一逻辑门、第二逻辑门；

所述第一逻辑触发器的第一输出端耦接至所述第一逻辑门，其第二输出端耦接至所述第二逻辑门；

所述第二逻辑触发器的第一输出端分别耦接至所述第一逻辑门和所述第二逻辑门；其中：

所述第一逻辑触发器的第一输入端和所述第二逻辑触发器的第一输入端均接收所述第i时序信号CLKi；所述第一逻辑触发器的第二输入端接收所述第一信号VOP；所述第一逻辑触发器的第三输入端接受所述第四使能信号CLK_S_B1；所述第二逻辑触发器的第二输入端接收所述电源电压AVDD，所述第二逻辑触发器的第三输入端接收第五使能信号CLK_S_B2；所述第五使能信号CLK_S_B2用于表征所述第三使能信号CLKS_NEW的取反信号；

所述第一逻辑触发器的第一输出端输出所述第i二进制信号Di至所述第一逻辑门，并对外输出所述第i二进制信号Di；所述第一逻辑触发器的第二输出端输出第五信号至所述第二逻辑门；所述第二逻辑触发器的第一输出端输出第六信号至所述第一逻辑门和所述第二逻辑门；

所述第一逻辑门根据所述第i二进制信号Di和所述第六信号，输出所述第i上行控制信号SW_Pi至所述第i上行开关SPi；所述第二逻辑门根据所述第五信号和所述第六信号，输出所述第i下行控制信号SW_Ni至所述第i下行开关SNi。

作为一种优选实施方式，所述第一逻辑触发器和所述第二逻辑触发器均为D触发器。这里所述第一逻辑触发器和所述第二逻辑触发器选择相同种类的触发器，是为了确保所述第五信号和所述第i二进制信号Di、所述第四信号能同时作用于所述第一逻辑门和所述第二逻辑门，避免因所述第五信号作用于所述第一逻辑门和所述第二逻辑门的延时时间和所述第i二进制信号Di、所述第四信号作用于所述第一逻辑门和所述第二逻辑门的延时时间不同而导致产生毛刺，且相较于现有技术，不会产生额外的等待时间，增加时间成本。

作为一种具体实施方式，所述第一逻辑门和所述第二逻辑门均为与门。

请参考图2，作为一种具体实施方式，所述数模转换模块50包括上行电路单元501和下行电路单元502；

所述上行电路单元501耦接至所述比较器20的同相输入端，用于改变所述第一电压VIP1的大小；

所述下行电路单元502耦接至所述比较器20的反相输入端，用于改变所述第二电压VIN1的大小。

作为一种具体实施方式，所述上行电路单元501包括n条上行支路；

第i上行支路包括第i上行电容ci、第i上行开关SPi；所述第i上行开关SPi对应第i参考电压源VREFHi和地端GND，其下端连接所述第i上行电容ci的下极板；所述第i上行电容ci的上极板连接所述比较器20的同相输入端。

请参考图2，作为一种具体实施方式，所述下行电路单元502包括n条下行支路；

第i下行支路包括第i下行电容cti、第i下行开关SNi；所述第i下行开关SNi对应第i参考电压源VREFHi和地端GND，其下端连接所述第i下行电容cti的下极板；所述第i下行电容cti的上极板连接所述比较器20的反相输入端。

为了便于对本实用新型实施例的工作原理进行详细说明，设定本实用新型实施例提供模数转换装置为10bit模数转换装置，即所述模数转换装置内时序单元401包括10个时序触发器，包括10个逻辑控制单元，包括10条上行支路和10条下行支路。

请参考图2、图3、图4、图5、图6，本实用新型实施例提供的所述模数转换装置的具体工作原理为：所述第三使能信号CLKS_NEW作用于所述采样模块10的所述第一栅压自举开关101和所述第二栅压自举开关102。当所述第三使能信号CLKS_NEW为高电平时，所述第一栅压自举开关101和所述第二栅压自举开关102均导通，对所述第一输入电压VIP和所述第二输入电压进行采样，并对应输出所述第一电压VIP1和所述第二电压VIN1。所述第一使能信号CLKS还作用于所述异步时钟模块30的异步时钟发生器。当所述第一使能信号CLKS为高电平时，所述异步时钟发生器输出第二使能信号CMP_CLK至所述比较器20，用于启动所述比较器20。所述第一电压VIP1和所述第二电压VIN1分别输入至所述比较器20的同相输入端和反相输入端；若所述第一电压VIP1大于所述第二电压VIN1，则所述比较器20输出的第一信号VOP为高电平，所述比较器20输出的第二信号VON为低电平；若所述第一电压VIP1小于所述第二电压VIN1，则所述比较器20输出的第一信号VOP为低电平，所述比较器20输出的第二信号VON为高电平。所述第一信号VOP和所述第二信号VON均输入至一或门并输出第四信号至所述异步时钟发生器；同时所述第一信号VOP还输出至每个逻辑控制单元内所述第一逻辑触发器的第二输入端。所述异步时钟发生器在所述第四信号的作用下，输出第三信号VALID至所述时序单元401内每个时序触发器的第一输入端。所述第一使能信号CLKS经过所述第一反相器输出第四使能信号CLK_S_B1至所述时序单元401内每个时序触发器的第二输入端；同时所述第四使能信号CLK_S_B1还作用于每个逻辑控制单元内所述第一逻辑触发器的第三输入端。所述第1时序触发器的第三输入端输入所述电源电压AVDD，其第一输出端输出第1时序信号CLK1至第2时序触发器的第三输入端，并输出所述第1时序信号CLK1至第1逻辑控制单元。同理，第i时序触发器的第三输入端接收第i-1时序触发器输出的第i-1时序信号CLKi-1，其第一输出端输出第i时序信号CLKi至第i+1时序触发器的第三输入端，并输出所述第i时序信号CLKi至第i逻辑控制单元内所述第一逻辑触发器的第一输入端和所述第二逻辑触发器的第一输入端；其中第10时序触发器第一输出端输出的所述第10时序信号与所述第一使能信号CLKS通过所述第一或门相或，并输出所述第三使能信号CLKS_NEW至所述第一栅压自举开关101和所述第二栅压自举开关102；同时所述第三使能信号CLKS_NEW还输入至第二反相器并输出第五使能信号CLK_S_B2至每个逻辑控制单元内所述第二逻辑触发器的第三输入端。第1逻辑控制单元内的所述第一逻辑触发器在所述第1时序信号CLK1、所述第一信号VOP、所述第四使能信号CLK_S_B1的作用下，其第一输出端输出第1二进制信号至所述第一逻辑门，并对外输出所述第1二进制信号；其第二输出端输出所述第五信号至所述第二逻辑门。第1逻辑控制单元内的所述第二逻辑触发器在所述电源电压AVDD、所述第1时序信号CLK1、所述第五使能信号CLK_S_B2的作用下，其第一输出端输出所述第六信号至所述第一逻辑门和所述第二逻辑门。所述第一逻辑门根据所述第1二进制信号和所述第六信号，输出第1上行控制信号至第1上行支路的第1上行开关SP1；所述第二逻辑门根据所述第五信号和所述第六信号，输出第1下行控制信号至第1下行支路的第1下行开关SN1。其中，若此时所述第一信号VOP为高电平，则所述第1上行控制信号为低电平，所述第1上行开关SP1接地端GND；同时所述第1下行控制信号为高电平，所述第1下行开关SN1接第1参考电压源VREFH1。若此时所述第一信号VOP为低电平，则所述第1上行控制信号为高电平，所述第1上行开关SP1接所述第1参考电压源VREFH1；同时所述第1下行控制信号为低电平，所述第1下行开关SN1接地端GND。例如，此时若此时所述第一信号VOP为高电平，则所述第1上行开关SP1接地端GND，所述第1下行开关SN1接所述第1参考电压源VREFH1，使输入所述比较器20同相输入端的所述第一电压VIP1降低1/2参考电压，再将降低1/2参考电压的所述第一电压VIP1和所述第二电压VIN1进行比较，并输出所述第一信号VOP和所述第二信号VON；若降低1/2参考电压的所述第一电压VIP1小于所述第二电压VIN1，则所述第一信号VOP为低电平，所述第二信号VON为高电平，并将所述第一信号VOP和所述第二信号VON输入至一或门并输出第四信号至所述异步时钟发生器；同时所述第一信号VOP还输出至每个逻辑控制单元内所述第一逻辑触发器的第二输入端。所述异步时钟发生器在所述第四信号的作用下，输出第二个第三信号VALID至所述时序单元401内每个时序触发器的第一输入端，表示已完成第二次比较。后续过程和第一次比较完成的后续过程类似，第2逻辑控制单元根据所述第一信号VOP、第四使能信号CLK_S_B1、第五使能信号CLK_S_B2、第2时序信号CLK2、所述电源电压AVDD，对外输出第2二进制信号并分别输出第2上行控制信号和第2下行控制信号至第2上行支路的第2上行开关和第2下行支路的第2下行开关。若所述第一信号VOP为低电平，则所述第2上行开关接第2参考电压源。所述第2下行开关接地端GND，使输入所述比较器20反相输入端的所述第二电压VIN1降低1/4参考电压，再将降低1/2参考电压的所述第一电压VIP1和降低1/4参考电压的所述第二电压VIN1进行比较，每一次比较之前都会根据上一次比较结果对所述第一电压VIP1或所述第二电压VIN1降低1/2ⁿ参考电压；例如，在上述第三次比较后，若降低1/2参考电压的所述第一电压VIP1大于降低1/4参考电压的所述第二电压VIN1，则下一次比较之前所述第一电压VIP1还要降低1/8参考电压，直至比完10次，因为是以10bit模数转换装置为例进行说明的，若是12bit的模数转化装置，则需比较12次。此外，在每次比较结束后，对外输出的第i二进制数都会从高位到低位依次排序，若第一次比较所述第一信号VOP为高电平，则最高位为1，若第二次比较所述第一信号VOP为低电平，则次高位为0，以此类推得到剩下所有位的数据。因为是以10bit的模数转换装置为例，最后对外输出10bit的二进制数据，其含义为所述第一输入电压VIP和所述第二输入电压之差。

本实用新型实施例提供的所述模数转换装置具有的有益效果为：

1.将最后的时序信号和所述第一使能信号CLKS相或，得到第三使能信号CLKS_NEW作为下一次所述采样模块10的采样信号，将最后的时序信号空余的高电平时间并入所述第一使能信号CLKS的高电平时间，即将这段空余的时间提前用于采样，以提升本实用新型实施例提供的所述模数转换装置的性能；

2.当所述第一使能信号CLKS占空比有误差波动较大时，通过所述第三使能信号CLKS_NEW取代所述第一使能信号CLKS作为所述采样模块的采样信号，可保证有足够的采样时间。

2.所述第一逻辑触发器和所述第二逻辑触发器选择相同种类的触发器，可确保所述第五信号和所述第i二进制信号Di、所述第四信号能同时作用于所述第一逻辑门和所述第二逻辑门，避免因所述第五信号作用于所述第一逻辑门和所述第二逻辑门的延时时间和所述第i二进制信号Di、所述第四信号作用于所述第一逻辑门和所述第二逻辑门的延时时间不同而导致产生毛刺，且相较于现有技术，不会产生额外的等待时间，增加时间成本。

本实用新型实施例还提供了一种电子电路，包括本实用新型实施例提供的所述模数转换装置。

本实用新型实施例还提供了一种电子设备，包括本实用新型实施例提供的所述电子电路。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (12)

1.一种模数转换装置，其特征在于，包括采样模块、比较器、异步时钟模块、逻辑控制模块、数模转换模块；

所述采样模块用于在第三使能信号的作用下，对第一输入电压与第二输入电压进行采样，以输出第一电压和第二电压；

所述比较器与所述采样模块耦接，用于接收所述第一电压和所述第二电压，比较所述第一电压和所述第二电压；并根据所述第一电压和所述第二电压的大小关系对外输出第一信号和第二信号；

所述异步时钟模块，与所述比较器耦接，用于根据第一使能信号，输出第二使能信号至所述比较器，以驱动所述比较器工作；以及用于根据所述第一信号和所述第二信号，对外输出第三信号；

所述逻辑控制模块包括时序单元和n个逻辑控制单元，所述时序单元分别与电源端、所述异步时钟模块、所述逻辑控制单元耦接，用于根据第四使能信号、电源电压、所述第三信号，输出第i时序信号至所述逻辑控制单元；所述逻辑控制单元分别与所述电源端、所述比较器耦接，用于根据所述第i时序信号、所述第一信号、所述电源电压，输出第i上行控制信号和第i下行控制信号至所述数模转换模块，并对外输出第i二进制信号；其中，所述第四使能信号为所述第一使能信号的反相信号；其中，第n时序信号与所述第一使能信号均作用于第一或门，并输出第三使能信号至所述采样模块；其中，所述i、n均为正整数，且1≤i≤n；其中，所述第i二进制信号作为最终输出的第i位数；

所述数模转换模块与所述比较器耦接，用于根据所述第i上行控制信号和所述第i下行控制信号，分别控制自身上行电路单元的第i上行开关的置位和下行电路单元的第i下行开关的置位。

2.根据权利要求1所述的模数转换装置，其特征在于，所述采样模块包括第一栅压自举开关、第二栅压自举开关；

所述第一栅压自举开关的输出端耦接至所述比较器的同相输入端，用于接收并转换所述第一电压；

所述第二栅压自举开关的输出端耦接至所述比较器的反相输入端，用于接收并转换所述第二电压。

3.根据权利要求1所述的模数转换装置，其特征在于，所述时序单元包括n个时序触发器；

每个时序触发器的第一输入端和第二输入端均输入所述第三信号和所述第四使能信号；所述第1时序触发器的第三输入端输入所述电源电压，其第一输出端输出第1时序信号至第2时序触发器的第三输入端，并输出所述第1时序信号至第1逻辑控制单元；其中，所述第四使能信号为所述第一使能信号的反相；

第i时序触发器的第三输入端接收第i-1时序触发器输出的第i-1时序信号，其第一输出端输出第i时序信号至第i+1时序触发器的第三输入端，并输出所述第i时序信号至第i逻辑控制单元；其中第n时序触发器第一输出端输出的所述第n时序信号与所述第一使能信号通过所述第一或门相或，并输出所述第三使能信号至所述第一栅压自举开关和所述第二栅压自举开关。

4.根据权利要求3所述的模数转换装置，其特征在于，所述第1时序触发器至第n时序触发器均为D触发器。

5.根据权利要求1所述的模数转换装置，其特征在于，所述逻辑控制单元包括第一逻辑触发器、第二逻辑触发器、第一逻辑门、第二逻辑门；

所述第一逻辑触发器的第一输出端耦接至所述第一逻辑门，其第二输出端耦接至所述第二逻辑门；

所述第二逻辑触发器的第一输出端分别耦接至所述第一逻辑门和所述第二逻辑门；其中：

所述第一逻辑触发器的第一输入端和所述第二逻辑触发器的第一输入端均接收所述第i时序信号；所述第一逻辑触发器的第二输入端接收所述第一信号；所述第一逻辑触发器的第三输入端接受所述第四使能信号；所述第二逻辑触发器的第二输入端接收所述电源电压，所述第二逻辑触发器的第三输入端接收第五使能信号；所述第五使能信号用于表征所述第三使能信号的取反信号；

所述第一逻辑触发器的第一输出端输出所述第i二进制信号至所述第一逻辑门，并对外输出所述第i二进制信号；所述第一逻辑触发器的第二输出端输出第五信号至所述第二逻辑门；所述第二逻辑触发器的第一输出端输出第六信号至所述第一逻辑门和所述第二逻辑门；

所述第一逻辑门根据所述第i二进制信号和所述第六信号，输出所述第i上行控制信号至所述第i上行开关；所述第二逻辑门根据所述第五信号和所述第六信号，输出所述第i下行控制信号至所述第i下行开关。

6.根据权利要求5所述的模数转换装置，其特征在于，所述第一逻辑触发器和所述第二逻辑触发器均为D触发器。

7.根据权利要求5所述的模数转换装置，其特征在于，所述第一逻辑门和所述第二逻辑门均为与门。

8.根据权利要求1所述的模数转换装置，其特征在于，所述数模转换模块包括上行电路单元和下行电路单元；

所述上行电路单元耦接至所述比较器的同相输入端，用于改变所述第一电压的大小；

所述下行电路单元耦接至所述比较器的反相输入端，用于改变所述第二电压的大小。

9.根据权利要求8所述的模数转换装置，其特征在于，所述上行电路单元包括n条上行支路；

第i上行支路包括第i上行电容、第i上行开关；所述第i上行开关对应第i参考电压源和地端，其下端连接所述第i上行电容的下极板；所述第i上行电容的上极板连接所述比较器的同相输入端。

10.根据权利要求8所述的模数转换装置，其特征在于，所述下行电路单元包括n条下行支路；

第i下行支路包括第i下行电容、第i下行开关；所述第i下行开关对应第i参考电压源和地端，其下端连接所述第i下行电容的下极板；所述第i下行电容的上极板连接所述比较器的反相输入端。

11.一种电子电路，其特征在于，包括权利要求1至10任一项所述的模数转换装置。

12.一种电子设备，其特征在于，包括权利要求11所述的电子电路。