CN110855293A - 一种sar adc - Google Patents

Abstract

本申请公开了一种SAR ADC，包括：第一DAC、第二DAC、与第一DAC和第二DAC相连的比较器；用于将比较器的比较结果分别反馈至第一DAC和第二DAC的第一SAR Logic和第二SAR Logic；用于根据clks触发第二SARLogic对比较结果进行转换输出，以及用于根据clksb触发第一SAR Logic对比较结果进行转换输出的触发模块；其中，clks用于触发第一DAC和第二DAC分别进入采样状态和转换状态，clksb用于触发第一DAC和第二DAC分别进入转换状态和采样状态。显然，通过这样的设置方式，就可以在一个时钟周期内进行两次数据转换，由此显著提高SAR ADC的数据转换效率。

Description

一种SAR ADC

技术领域

本发明涉及SAR ADC技术领域，特别涉及一种SAR ADC。

背景技术

SAR ADC(Successive Approximation Register ADC，逐次逼近式模拟数字转换器)因其能够实现较高的数据转换精度，所以，在实际应用中得到了较为广泛的应用。请参见图1，图1为现有技术中SAR ADC的结构图。其中，SAR ADC由一个DAC、一个比较器和一个SAR Logic所组成，SAR ADC的数据转换过程具体为：当采样开关ps为1时，采样开关ps闭合，DAC对输入信号进行采样，当采样开关ps为0时，采样开关ps断开，SAR ADC开始进行数据转换，DAC采样结束后，比较器对DAC输入端的电压进行第一次比较，并将比较结果通过SARLogic反馈至DAC；当DAC接收到SAR Logic所反馈的比较结果时，DAC的输出电压会发生变化，此时，比较器会进行第二次比较。以此类推，直到DAC所有输出位上的数值转换完毕时，SAR ADC才完成一次完整的数据转换。显然，在现有技术当中，当SAR ADC进行采样时，SARADC就无法进行数据转换，当SAR ADC进行转换时，SAR ADC就无法进行采样，显然，通过此种设置结构的SAR ADC只能在一个时钟周期内进行一次数据转换，这样就会大大降低SAR ADC的数据转换速度。目前，针对这一技术问题，还没有较为有效的解决办法。

由此可见，如何进一步提高SAR ADC的数据转换速度，是本领域技术人员亟待解决的技术问题。

发明内容

有鉴于此，本发明的目的在于提供一种SAR ADC，以进一步提高SARADC的数据转换速度。其具体方案如下：

一种SAR ADC，包括：

用于接收采样信号的第一DAC和第二DAC；

用于接收所述第一DAC输出的第一输出信号、所述第二DAC输出的第二输出信号，并将所述第一输出信号或所述第二输出信号与基准信号进行比较，得到比较结果的比较器；

用于将所述比较结果反馈至所述第一DAC的第一SAR Logic；

用于将所述比较结果反馈至所述第二DAC的第二SAR Logic；

用于根据clks触发所述第二SAR Logic对所述比较结果进行转换输出，以及用于根据clksb触发所述第一SAR Logic对所述比较结果进行转换输出的触发模块；其中，所述clks用于触发所述第一DAC和第二DAC分别进入采样状态和转换状态，所述clksb用于触发所述第一DAC和所述第二DAC分别进入所述转换状态和所述采样状态。

优选的，所述第一DAC和所述第二DAC的结构相同。

优选的，所述第一DAC或所述第二DAC具体为电容式DAC。

优选的，所述比较器包括预放大器与锁存器；

其中，所述预放大器的第一输出端和第二输出端分别与所述锁存器的第一输入端和第二输入端相连；

相应的，所述预放大器的第一输入端和第二输入端分别为所述比较器的第一输入端和第二输入端，所述锁存器的第一输出端和第二输出端分别为所述比较器的第一输出端和第二输出端。

优选的，所述触发模块包括：

用于分别向所述比较器提供第一时钟信号和第二时钟信号的第一采样开关和第二采样开关；

用于触发所述第一时钟信号和所述第二时钟信号互为异步时钟信号，并根据所述clks，利用所述第二时钟信号触发所述第二SAR Logic对所述比较结果进行转换输出，以及根据所述clksb，利用所述第一时钟信号触发所述第一SAR Logic对所述比较结果进行转换输出的异步时钟产生单元。

优选的，所述异步时钟产生单元包括第一或门、第二或门、第三或门、第四或门、第一与非门和第二与非门；

其中，所述第一或门的输出端和第二或门的输出端分别与所述第一与非门的第一输入端和第二输入端相连，所述第三或门的输出端和第四或门的输出端分别与所述第二与非门的第一输入端和第二输入端相连；

相应的，所述第一或门的第一输入端和所述第二或门的第一输入端用于接收所述第一时钟信号，所述第三或门的第二输入端和所述第四或门的第二输入端用于接收所述第二时钟信号，所述第一或门的第二输入端和所述第三或门的第一输入端为所述异步时钟产生单元的第一输入端，所述第二或门的第二输入端和所述第四或门的第一输入端为所述异步时钟产生单元的第二输入端，所述第一与非门的输出端为所述异步时钟产生单元的第一输出端，所述第二与非门的输出端为所述异步时钟产生单元的第二输出端。

优选的，当所述第一DAC为3bit的电容式DAC时，所述第一SAR Logic包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器和第五或门；

其中，所述第一D触发器的输入端连接Vdd，所述第一D触发器的输出端分别与所述第二D触发器的输入端和所述第四D触发器的时钟输入端相连，所述第二D触发器的输出端分别与所述第三D触发器的输入端和所述第五D触发器的时钟输入端相连，所述第三D触发器的输出端分别与所述第六D触发器的时钟输入端和所述第五或门的第一输入端相连；

相应的，所述第一D触发器的rst端、所述第二D触发器的rst端、所述第三D触发器的rst端、所述第四D触发器的rst端、所述第五D触发器的rst端和所述第六D触发器的rst端用于接收所述clksb，所述第一D触发器的时钟输入端、所述第二D触发器的时钟输入端和所述第三D触发器的时钟输入端均与所述异步时钟产生单元的第一输出端相连，所述第五或门的第二输入端与所述异步时钟产生单元的第一输出端相连，所述第五或门的第三输入端用于接收所述clks，所述第五或门的输出端用于接收所述第一时钟信号，所述第四D触发器的输入端用于接收所述比较结果，所述第四D触发器的输出端、所述第五D触发器的输出端和所述第六D触发器的输出端分别与所述第一DAC相连。

优选的，当所述第二DAC为3bit的电容式DAC时，所述第二SAR Logic包括第七D触发器、第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器和第六或门；

其中，所述第七D触发器的输入端连接Vdd，所述第七D触发器的输出端分别与所述第八D触发器的输入端和所述第十D触发器的时钟输入端相连，所述第八D触发器的输出端分别与所述第九D触发器的输入端和所述第十一D触发器的时钟输入端相连，所述第九D触发器的输出端分别与所述第六或门的第一输入端和所述第十二D触发器的时钟输入端相连；

相应的，所述第七D触发器的rst端、所述第八D触发器的rst端、所述第九D触发器的rst端、所述第十D触发器的rst端、所述第十一D触发器的rst端和所述第十二D触发器的rst端用于接收所述clks，所述第七D触发器的时钟输入端、所述第八D触发器的时钟输入端和所述第九D触发器的时钟输入端均与所述异步时钟产生单元的第二输出端相连，所述第六或门的第二输入端与所述异步时钟产生单元的第二输出端相连，所述第六或门的第三输入端用于接收所述clksb，所述第六或门的输出端用于接收所述第二时钟信号，所述第十D触发器的输入端用于接收所述比较结果，所述第十D触发器的输出端、所述第十一D触发器的输出端和所述第十二D触发器的输出端分别与所述第二DAC相连。

可见，在本发明中，当时钟信号为clks时，clks会触发第一DAC和第二DAC分别进入采样状态和转换状态，与此同时，比较器会将第一DAC所输出的第一输出信号与基准信号进行比较，得到相应的比较结果，并且，触发模块会根据clks触发第二SAR Logic对比较器所输出的比较结果进行转换输出；当时钟信号为clksb时，clksb会触发第一DAC和第二DAC分别进入转换状态和采样状态，与此同时，比较器会将第二DAC所输出的第二输出信号与基准信号进行比较，得到相应的比较结果，并且，触发模块会根据clksb触发第一SAR Logic对比较器所输出的比较结果进行转换输出。显然，通过这样的设置方式，就相当于是在一个时钟周期内SAR ADC进行了两次数据转换，相比于现有技术中的SAR ADC只能进行一次数据转换而言，通过本发明所提供的SAR ADC，可以显著提高SAR ADC的数据转换速度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中SAR ADC的结构图；

图2为本发明实施例所提供的一种SAR ADC的结构图；

图3为本发明实施例所提供的一种比较器的结构图；

图4为本发明实施例所提供的另一种SAR ADC的结构图；

图5为SAR ADC的时序转换图；

图6为本发明实施例所提供的一种异步时钟产生单元的结构图；

图7为本发明实施例所提供的一种3bit电容式DAC的结构图；

图8为本发明实施例所提供的第一SAR Logic的结构图；

图9为本发明实施例所提供的第二SAR Logic的结构图；

图10为本发明实施例所提供的SAR ADC的整体结构图；

图11为第一SAR Logic和第二SAR Logic的输出结果示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参见图2，图2为本发明实施例所提供的一种SAR ADC的结构图，该SARADC包括：

用于接收采样信号的第一DAC和第二DAC；

用于接收第一DAC输出的第一输出信号、第二DAC输出的第二输出信号，并将第一输出信号或第二输出信号与基准信号进行比较，得到比较结果的比较器；

用于将比较结果反馈至第一DAC的第一SAR Logic；

用于将比较结果反馈至第二DAC的第二SAR Logic；

用于根据clks触发第二SAR Logic对比较结果进行转换输出，以及用于根据clksb触发第一SAR Logic对比较结果进行转换输出的触发模块；

其中，clks用于触发第一DAC和第二DAC分别进入采样状态和转换状态，clksb用于触发第一DAC和第二DAC分别进入转换状态和采样状态。

在本实施例中，是提供了一种新型SAR ADC的结构图，该SAR ADC由两个DAC、一个比较器、两个SAR Logic和一个触发模块所组成，通过此种类型结构的SAR ADC可以在一个时钟周期内进行两次采样和两次数据转换，由此就可以显著提高SAR ADC的数据转换效率。

具体的，在本实施例中，当时钟信号clks触发第一DAC进入采样状态、第二DAC进入转换状态时，比较器会对第一DAC所输出的第一输出信号与基准信号进行比较，得到相应的比较结果，并且，触发模块会根据clks触发第二SAR Logic对比较器所输出的比较结果进行转换输出，由此就可以使得SAR ADC完成1bit的数据转换。当与clks时钟信号相反的clksb触发第一DAC进入转换状态、第二DAC进入采样状态时，比较器会对第二DAC所输出的第二输出信号与基准信号进行比较，得到相应的比较结果，并且，触发模块会根据clksb触发第一SAR Logic对比较器所输出的比较结果进行转换输出。显然，在本申请所提供的SAR ADC中，可以在一个时钟周期内进行两次数据转换，由此就可以显著提高SAR ADC的数据转换速度。

需要说明的是，在本实施例中，对于第一DAC、第二DAC、比较器、第一SAR Logic、第二SAR Logic和触发模块的结构形式不作具体限定，只要是能够达到实际应用目的即可。

可见，在本实施例中，当时钟信号为clks时，clks会触发第一DAC和第二DAC分别进入采样状态和转换状态，与此同时，比较器会将第一DAC所输出的第一输出信号与基准信号进行比较，得到相应的比较结果，并且，触发模块会根据clks触发第二SAR Logic对比较器所输出的比较结果进行转换输出；当时钟信号为clksb时，clksb会触发第一DAC和第二DAC分别进入转换状态和采样状态，与此同时，比较器会将第二DAC所输出的第二输出信号与基准信号进行比较，得到相应的比较结果，并且，触发模块会根据clksb触发第一SARLogic对比较器所输出的比较结果进行转换输出。显然，通过这样的设置方式，就相当于是在一个时钟周期内SAR ADC进行了两次数据转换，相比于现有技术中的SAR ADC只能进行一次数据转换而言，通过本实施例所提供的SARADC，可以显著提高SAR ADC的数据转换速度。

基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，第一DAC和第二DAC的结构相同。

在实际应用中，可以将第一DAC和第二DAC设置为结构相同的DAC，因为当将第一DAC和第二DAC设置为结构形式相同的DAC时，不仅可以相对降低SAR ADC的结构复杂度，而且，也可以使得SAR ADC的转换输出结果更加稳定与准确。

作为一种优选的实施方式，第一DAC或第二DAC具体为电容式DAC。

具体的，在本实施例中，可以将第一DAC和第二DAC设置为电容式DAC，因为电容式DAC不仅具有功耗小的优点，而且，电容式DAC的匹配精度比电阻式DAC的匹配精度高，所以，在本实施例中，是将第一DAC和第二DAC设置为电容式DAC，由此就可以相对提高本申请所提供SAR ADC在实际应用中的普适性。

基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图3，图3为本发明实施例所提供的一种比较器的结构图。作为一种优选的实施方式，比较器包括预放大器与锁存器；

其中，预放大器的第一输出端和第二输出端分别与锁存器的第一输入端和第二输入端相连；

相应的，预放大器的第一输入端和第二输入端分别为比较器的第一输入端和第二输入端，锁存器的第一输出端和第二输出端分别为比较器的第一输出端和第二输出端。

在本实施例中，是提供了一种比较器的具体实施方式，也即，是利用预放大器与锁存器来构建比较器。因为预放大器和锁存器不仅在实际应用中较为常见，而且，预放大器和锁存器的价格也较为便宜，所以，当利用预放大器与锁存器来构建比较器时，就可以相对降低比较器的造价成本。

基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图4，图4为本发明实施例所提供的另一种SAR ADC的结构图。作为一种优选的实施方式，触发模块包括：

用于分别向比较器提供第一时钟信号clk1和第二时钟信号clk2的第一采样开关ps1和第二采样开关ps2；

用于触发第一时钟信号clk1和第二时钟信号clk2互为异步时钟信号，并根据clks，利用第二时钟信号clk2触发第二SAR Logic对比较结果进行转换输出，以及根据clksb，利用第一时钟信号clk1触发第一SAR Logic对比较结果进行转换输出的异步时钟产生单元。

具体的，在本实施例中，触发模块是由第一采样开关ps1、第二采样开关ps2以及时钟产生单元所组成。能够想到的是，通过两个采样开关和一个异步时钟产生单元来构建触发模块时，不仅可以使得触发模块的连接结构更为简单，而且，也方便人们对SAR ADC的实际使用过程。

请参见图5，图5为SAR ADC的时序转换图。假设当clks为高电平时，第一采样开关ps1闭合、第二采样开关ps2断开，此时，第一DAC进入采样状态，第二DAC进入转换状态，比较器会将第一DAC所输出的第一输出信号与基准信号Vcm进行比较，得到相应的比较结果，同时，异步时钟产生单元利用第二时钟信号clk2触发第二SAR Logic对比较器所输出的比较结果进行转换输出，由此就可以使得SAR ADC完成1bit的数据转换。当clks为低电平时，第二采样开关ps2闭合、第一采样开关ps1断开，此时，第二DAC进入采样状态，第一DAC进入转换状态，比较器会将第二DAC所输出的第二输出信号与基准信号Vcm进行比较，得到相应的比较结果，同时，异步时钟产生单元利用第一时钟信号clk1触发第一SAR logic对比较器所输出的比较结果进行转换输出，就可以使得SAR ADC完成另外1bit的数据转换。并且，在此过程中，可以在第一采样开关ps1或第二采样开关ps2为高电平时，输出SAR ADC的输出转换结果。

显然，通过此种设置方式，就能够使得第一DAC和第二DAC轮流进入采样状态和转换状态，也即，通过本实施例所提供的SAR ADC可以在一个时钟周期内进行两次数据转换，由此就可以显著提高SAR ADC的转换效率与转换速度。

可见，通过本实施例所提供的技术方案，能够进一步保证SAR ADC在实际操作过程中的便捷性。

请参见图6，图6为本发明实施例所提供的一种异步时钟产生单元的结构图。作为一种优选的实施方式，异步时钟产生单元包括第一或门or1、第二或门or2、第三或门or3、第四或门or4、第一与非门nand1和第二与非门nand2；

其中，第一或门or1的输出端和第二或门or2的输出端分别与第一与非门nand1的第一输入端和第二输入端相连，第三或门or3的输出端和第四或门or4的输出端分别与第二与非门nand2的第一输入端和第二输入端相连；

相应的，第一或门or1的第一输入端和第二或门or2的第一输入端用于接收第一时钟信号clk1，第三或门or3的第二输入端和第四或门or4的第二输入端用于接收第二时钟信号clk2，第一或门or1的第二输入端和第三或门or3的第一输入端为异步时钟产生单元的第一输入端，第二或门or2的第二输入端和第四或门or4的第一输入端为异步时钟产生单元的第二输入端，第一与非门nand1的输出端为异步时钟产生单元的第一输出端，第二与非门nand2的输出端为异步时钟产生单元的第二输出端。

在本实施例中，是提供了一种异步时钟产生单元的具体实施方式，在该实施方式中，是通过四个或门和两个与非门来触发产生两个互为异步时钟信号的第一时钟信号clk1和第二时钟信号clk2。

可以理解的是，由于逻辑门电路相比于其它电子元器件而言，具有结构简单、造价成本低廉的优点，所以，当利用逻辑门电路来设计异步时钟产生单元时，就可以显著降低异步时钟产生单元的结构复杂度和设计成本。

基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图7和图8，图7为本发明实施例所提供的一种3bit电容式DAC的结构图，图8为本发明实施例所提供的第一SAR Logic的结构图。作为一种优选的实施方式，当第一DAC为3bit的电容式DAC时，第一SAR Logic包括第一D触发器DDF1、第二D触发器DDF2、第三D触发器DDF3、第四D触发器DDF4、第五D触发器DDF5、第六D触发器DDF6和第五或门or5；

其中，第一D触发器DDF1的输入端连接Vdd，第一D触发器DDF1的输出端分别与第二D触发器DDF2的输入端和第四D触发器DDF4的时钟输入端相连，第二D触发器DDF2的输出端分别与第三D触发器DDF3的输入端和第五D触发器DDF5的时钟输入端相连，第三D触发器DDF3的输出端分别与第六D触发器DDF6的时钟输入端和第五或门or5的第一输入端相连；

相应的，第一D触发器DDF1的rst端、第二D触发器DDF2的rst端、第三D触发器DDF3的rst端、第四D触发器DDF4的rst端、第五D触发器DDF5的rst端和第六D触发器DDF6的rst端用于接收clksb，第一D触发器DDF1的时钟输入端、第二D触发器DDF2的时钟输入端和第三D触发器DDF3的时钟输入端均与异步时钟产生单元的第一输出端相连，第五或门or5的第二输入端与异步时钟产生单元的第一输出端相连，第五或门or5的第三输入端用于接收clks，第五或门or5的输出端用于接收第一时钟信号clk1，第四D触发器DDF4的输入端用于接收比较结果，第四D触发器DDF4的输出端、第五D触发器DDF5的输出端和第六D触发器DDF6的输出端分别与第一DAC相连。

在本实施例中，是提供了一种第一SAR Logic的具体实施方式，也即，本实施例所提供的第一SAR Logic是由六个D触发器和一个或门所组成。需要说明的是，在本实施例中，第一D触发器DDF1、第二D触发器DDF2和第三D触发器DDF3的复位状态为“0”，第四D触发器DDF4、第五D触发器DDF5和第六D触发器DDF6的复位状态为“1”，比较器的比较结果用comp_out表示。通过该种连接结构的第一SAR Logic可以配合clks触发第一DAC对比较器的比较结果进行转换输出。

请参见图9，图9为本发明实施例所提供的第二SAR Logic的结构图。作为一种优选的实施方式，当第二DAC为3bit的电容式DAC时，第二SAR Logic包括第七D触发器DDF7、第八D触发器DDF8、第九D触发器DDF9、第十D触发器DDF10、第十一D触发器DDF11、第十二D触发器DDF12和第六或门or6；

其中，第七D触发器DDF7的输入端连接Vdd，第七D触发器DDF7的输出端分别与第八D触发器DDF8的输入端和第十D触发器DDF10的时钟输入端相连，第八D触发器DDF8的输出端分别与第九D触发器DDF9的输入端和第十一D触发器DDF11的时钟输入端相连，第九D触发器DDF9的输出端分别与第六或门or6的第一输入端和第十二D触发器DDF12的时钟输入端相连；

相应的，第七D触发器DDF7的rst端、第八D触发器DDF8的rst端、第九D触发器DDF9的rst端、第十D触发器DDF10的rst端、第十一D触发器DDF11的rst端和第十二D触发器DDF12的rst端用于接收clks，第七D触发器DDF7的时钟输入端、第八D触发器DDF8的时钟输入端和第九D触发器DDF9的时钟输入端均与异步时钟产生单元的第二输出端相连，第六或门or6的第二输入端与异步时钟产生单元的第二输出端相连，第六或门or6的第三输入端用于接收clksb，第六或门or6的输出端用于接收第二时钟信号clk2，第十D触发器DDF10的输入端用于接收比较结果，第十D触发器DDF10的输出端、第十一D触发器DDF11的输出端和第十二D触发器DDF12的输出端分别与第二DAC相连。

在本实施例中，是提供了一种第二SAR Logic的具体实施方式，其中，第七D触发器DDF7、第八D触发器DDF8和第九D触发器DDF9的复位状态为“0”，第十D触发器DDF10、第十一D触发器DDF11和第十二D触发器DDF12的复位状态为“1，比较器的比较结果用comp_out表示。

对照图9与图8可以得出，本实施例所提供的第二SAR Logic的连接结构与第一SARLogic的连接结构相类似，所以，第二SAR Logic与第一SARLogic的工作原理也类似，下面对第一SAR Logic和第二SAR Logic的工作原理进行具体说明。

请参见如图6所示的异步时钟产生单元、图8所示的第一SAR Logic以及图9所示的第二SAR Logic。当clks为“1”时，第一或门or1、第二或门or2、第五或门or5和第一与非门nand1组成一个振荡比较器，当clk为“0”时，第一时钟信号clk1将从“1”变成“0”，此时，第一与非门nand1的输出valid1会从“1”变成“0”，这样一直振荡，直到clks从“1”变成“0”，振荡才能停止。同理，当clks为“0”时，第三或门or3、第四或门or4、第六或门or6、第二与非门nand2与比较器构成一个振荡器，由此第一采样开关ps1和第二采样开关ps2就可以为比较器提供互为异步的第一时钟信号clk1和第二时钟信号clk2。

基于上述实施例所提供的SAR ADC的具体连接结构，下面对SAR ADC的数据转换过程进行具体说明。

请参见图10，图10为本发明实施例所提供的SAR ADC的整体结构图。在该SAR ADC中，是以第一DAC和第二DAC为3bit的DAC为例进行具体说明。当clks为“1”，也即，clksb为“0”时，第一DAC进入采样阶段，第二DAC进入转换阶段，与此同时，第二时钟信号clk2从“1”变成“0”，第二与非门nand2的输出valid2从“0”变成“1”，此时，预放大器的“+”输入端电压接收基准信号Vcm，预放大器的“-”输入端电压为Vcm-vin+vref/2，通过比较Vcm和Vcm-vin+vref/2得出SAR ADC最高位的值，第二次比较器再比较Vcm和Vcm-vin+vref/4或Vcm-vin-vref/4得出第二位的值，第三次比较器再比较Vcm和Vcm-vin+vref/8或Vcm-vin-vref/8得出第三位的值，此时，转换结束，SAR ADC输出此次的转换结果。

当clks为“0”，也即，clksb为“1”时，第一DAC进入转换阶段，第二DAC进入采样阶段，与此同时，预放大器的“-”输入端电压为Vcm，预放大器的“+”输入端电压为Vcm-vin+vref/2，通过比较Vcm和Vcm-vin+vref/2得出SAR ADC最高位的值，第二次比较器再比较Vcm和Vcm-vin+vref/4或Vcm-vin-vref/4得出第二位的值，第三次比较器再比较Vcm和Vcm-vin+vref/8或Vcm-vin-vref/8得出第三位的值，此时，转换结束，SAR ADC输出此次的转换结果。

请参见图11，图11为第一SAR Logic和第二SAR Logic的输出结果示意图。其输出选择由一些开关所组成，开关的控制信号分别由clks和clksb所控制，当clks为高电平时，SAR ADC的输出结果经由B1、B2、B3输出至Dout1、Dout2、Dout3，当clksb为高电平时，SARADC的输出结果经由D1、D2、D3输出至Dout1、Dout2、Dout3。显然，无论clks处于高电平还是clksb处于高电平，SARADC均会有3bit的输出结果。由此可见，通过本发明所提供的SAR ADC在一个时钟周期内可以对SAR ADC进行两次转换，由此就可以显著提高SAR ADC的数据转换速度。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本发明所提供的一种SAR ADC进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种SAR ADC，其特征在于，包括：

用于接收采样信号的第一DAC和第二DAC；

用于接收所述第一DAC输出的第一输出信号、所述第二DAC输出的第二输出信号，并将所述第一输出信号或所述第二输出信号与基准信号进行比较，得到比较结果的比较器；

用于将所述比较结果反馈至所述第一DAC的第一SAR Logic；

用于将所述比较结果反馈至所述第二DAC的第二SAR Logic；

用于根据clks触发所述第二SAR Logic对所述比较结果进行转换输出，以及用于根据clksb触发所述第一SAR Logic对所述比较结果进行转换输出的触发模块；其中，所述clks用于触发所述第一DAC和第二DAC分别进入采样状态和转换状态，所述clksb用于触发所述第一DAC和所述第二DAC分别进入所述转换状态和所述采样状态。

2.根据权利要求1所述的SAR ADC，其特征在于，所述第一DAC和所述第二DAC的结构相同。

3.根据权利要求2所述的SAR ADC，其特征在于，所述第一DAC或所述第二DAC具体为电容式DAC。

4.根据权利要求1所述的SAR ADC，其特征在于，所述比较器包括预放大器与锁存器；

其中，所述预放大器的第一输出端和第二输出端分别与所述锁存器的第一输入端和第二输入端相连；

相应的，所述预放大器的第一输入端和第二输入端分别为所述比较器的第一输入端和第二输入端，所述锁存器的第一输出端和第二输出端分别为所述比较器的第一输出端和第二输出端。

5.根据权利要求1至4任一项所述的SAR ADC，其特征在于，所述触发模块包括：

用于分别向所述比较器提供第一时钟信号和第二时钟信号的第一采样开关和第二采样开关；

用于触发所述第一时钟信号和所述第二时钟信号互为异步时钟信号，并根据所述clks，利用所述第二时钟信号触发所述第二SAR Logic对所述比较结果进行转换输出，以及根据所述clksb，利用所述第一时钟信号触发所述第一SAR Logic对所述比较结果进行转换输出的异步时钟产生单元。

6.根据权利要求5所述的SAR ADC，其特征在于，所述异步时钟产生单元包括第一或门、第二或门、第三或门、第四或门、第一与非门和第二与非门；

其中，所述第一或门的输出端和第二或门的输出端分别与所述第一与非门的第一输入端和第二输入端相连，所述第三或门的输出端和第四或门的输出端分别与所述第二与非门的第一输入端和第二输入端相连；

相应的，所述第一或门的第一输入端和所述第二或门的第一输入端用于接收所述第一时钟信号，所述第三或门的第二输入端和所述第四或门的第二输入端用于接收所述第二时钟信号，所述第一或门的第二输入端和所述第三或门的第一输入端为所述异步时钟产生单元的第一输入端，所述第二或门的第二输入端和所述第四或门的第一输入端为所述异步时钟产生单元的第二输入端，所述第一与非门的输出端为所述异步时钟产生单元的第一输出端，所述第二与非门的输出端为所述异步时钟产生单元的第二输出端。

7.根据权利要求6所述的SAR ADC，其特征在于，当所述第一DAC为3bit的电容式DAC时，所述第一SAR Logic包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器和第五或门；

其中，所述第一D触发器的输入端连接Vdd，所述第一D触发器的输出端分别与所述第二D触发器的输入端和所述第四D触发器的时钟输入端相连，所述第二D触发器的输出端分别与所述第三D触发器的输入端和所述第五D触发器的时钟输入端相连，所述第三D触发器的输出端分别与所述第六D触发器的时钟输入端和所述第五或门的第一输入端相连；

相应的，所述第一D触发器的rst端、所述第二D触发器的rst端、所述第三D触发器的rst端、所述第四D触发器的rst端、所述第五D触发器的rst端和所述第六D触发器的rst端用于接收所述clksb，所述第一D触发器的时钟输入端、所述第二D触发器的时钟输入端和所述第三D触发器的时钟输入端均与所述异步时钟产生单元的第一输出端相连，所述第五或门的第二输入端与所述异步时钟产生单元的第一输出端相连，所述第五或门的第三输入端用于接收所述clks，所述第五或门的输出端用于接收所述第一时钟信号，所述第四D触发器的输入端用于接收所述比较结果，所述第四D触发器的输出端、所述第五D触发器的输出端和所述第六D触发器的输出端分别与所述第一DAC相连。

8.根据权利要求6所述的SAR ADC，其特征在于，当所述第二DAC为3bit的电容式DAC时，所述第二SAR Logic包括第七D触发器、第八D触发器、第九D触发器、第十D触发器、第十一D触发器、第十二D触发器和第六或门；

其中，所述第七D触发器的输入端连接Vdd，所述第七D触发器的输出端分别与所述第八D触发器的输入端和所述第十D触发器的时钟输入端相连，所述第八D触发器的输出端分别与所述第九D触发器的输入端和所述第十一D触发器的时钟输入端相连，所述第九D触发器的输出端分别与所述第六或门的第一输入端和所述第十二D触发器的时钟输入端相连；

相应的，所述第七D触发器的rst端、所述第八D触发器的rst端、所述第九D触发器的rst端、所述第十D触发器的rst端、所述第十一D触发器的rst端和所述第十二D触发器的rst端用于接收所述clks，所述第七D触发器的时钟输入端、所述第八D触发器的时钟输入端和所述第九D触发器的时钟输入端均与所述异步时钟产生单元的第二输出端相连，所述第六或门的第二输入端与所述异步时钟产生单元的第二输出端相连，所述第六或门的第三输入端用于接收所述clksb，所述第六或门的输出端用于接收所述第二时钟信号，所述第十D触发器的输入端用于接收所述比较结果，所述第十D触发器的输出端、所述第十一D触发器的输出端和所述第十二D触发器的输出端分别与所述第二DAC相连。

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