CN112994699A - 失调校准装置、逐次逼近型模数转换装置及失调校准方法 - Google Patents

Abstract

本申请公开了一种失调校准装置、逐次逼近型模数转换装置及失调校准方法。该用于逐次逼近型模数转换器的失调校准装置，包括第一触发器、第二触发器、加法器、计数器和电流型数字模拟转换器；所述第一触发器和所述第二触发器分别与所述加法器相连接，所述加法器、所述计数器和所述电流型数字模拟转换器依次连接。本申请提供的用于逐次逼近型模数转换器的失调校准装置，不需要额外的共模电压产生电路，也不需要考虑共模电压对失调电压的影响，并且通过电流型数字模拟转换器来存储电压也可以避免电荷泄漏的问题，能够实现较好的失调校准效果，不需要额外的共模产生电路，节省了资源，不会发生电荷泄漏。

Description

失调校准装置、逐次逼近型模数转换装置及失调校准方法

技术领域

本申请涉及电路技术领域，具体涉及一种失调校准装置、逐次逼近型模数转换装置及失调校准方法。

背景技术

随着移动物联网和大数据的快速发展，像智能穿戴、无人驾驶汽车等装置逐渐进入人们的视野，5G时代的来临对数据传输量和传输速率提出了更高的要求。大自然界的信号都是模拟信号，无法直接被计算机处理，因此模数转换器就发挥了至关重要的作用。

模数转换器(ADC)作为模拟世界与数字计算机之间的桥梁，成为了数模混合系统不可或缺的模块，成为人们不断研究的热点。对于ADC来说，由于工艺失配会带来失调的问题。传统的失调解决方案是将差分电路的输入短接到共模电平，此时将ADC的输出码转换为模拟电压，这便是失调电压，然后将失调电压附加在比较器的输入端，这样就可以消除失调电压对比较结果的影响。但是这种方法对校准时短接的共模电平要求严格。若共模电平不准，那么校准的精度就会下降。

逐次逼近型模数转换器(简称为SAR ADC)因其结构简单、面积小、低功耗的优势已经成为中高速、中高精度的ADC的研究热点。SAR ADC采用二进制搜索原理，将输入电压与参考电压进行比较，从高位到低位逐次逼近，最后输出该信号相应的数字码。SAR ADC主要由采样保持电路(SH)、比较器、CDAC、逻辑控制、异步时钟电路等部分组成。

其中由于工艺失配的存在，就会使得差分电路产生失调电压。随着ADC的速度不断提高，晶体管的尺寸和电容的尺寸都会减小，来使得比较器的速度增加，CDAC的充放电时间缩短，以及保证采样保持电路的高带宽，这导致电路的失调变得更加严重。失调电压会降低系统的转换范围，动态的失调电压还会带来非线性的问题。因此在追求高速高性能的ADC时，失调校准就发挥着至关重要的作用。

如图1所示，是一个传统的带有失调校准功能的SAR ADC结构。该电路正常工作前首先进行失调校准，当开关S1闭合时，输入短接到共模电平，之后SHP、SHN闭合，将共模电平进行采样，然后SHP、SHN断开，比较器开始工作，比较器的输出结果控制电荷泵对图上所示电容充放电。如果VOP＝1、VON＝0，则电荷泵对C1进行放电，对C2进行充电，这时VCALP降低，VCALN增加，反之同理。这样就可以通过储存在电容上VCALP、VCALN的电压补偿到比较器的两端来消除失调，这时通过多个周期的比较，当VOP或者VON在0和1之间不断跳变时，完成失调校准。之后把开关S1断开，ADC便可正常的工作。SHP、SHN闭合，将输入电压进行采样，然后SHP、SHN断开，电压保持，SAR逻辑控制模块的输出控制CDAC接入的电容，完成电压的逐次逼近过程。

该方法的缺点是需要额外的共模电压产生电路，增大了芯片面积。并且产生的共模电平若不准确，会导致校准时与比较时实际送入比较器的输入差分信号的共模电平不一致。由于输入信号共模电压的改变会使得比较器的失调电压发生改变。所以此时失调校准功能将不准确。该结构通过电荷泵对电容进行充放电的形式来存储电压，会发生电荷的泄漏，因此ADC工作一段时间后，就不准了。综上所述，在传统的失调校准结构中存在两个需要解决的问题，一是共模电压变化对失调校准精度的影响，二是校准电容上的电荷泄漏问题。

发明内容

本申请的目的是提供一种失调校准装置、逐次逼近型模数转换装置及失调校准方法。为了对披露的实施例的一些方面有一个基本的理解，下面给出了简单的概括。该概括部分不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围。其唯一目的是用简单的形式呈现一些概念，以此作为后面的详细说明的序言。

根据本申请实施例的一个方面，提供一种用于逐次逼近型模数转换器的失调校准装置，包括第一触发器、第二触发器、加法器、计数器和电流型数字模拟转换器；

所述第一触发器和所述第二触发器分别与所述加法器相连接，所述加法器、所述计数器和所述电流型数字模拟转换器依次连接。

进一步地，所述第一触发器为D触发器。

进一步地，所述第二触发器为D触发器。

进一步地，所述计数器为同步计数器。

根据本申请实施例的另一个方面，提供一种带有失调校准装置的逐次逼近型模数转换装置，包括逐次逼近型模数转换器以及上述的失调校准装置；

所述逐次逼近型模数转换器包括比较器、逻辑控制模块、第一电容型数字模拟转换器和第二电容型数字模拟转换器；

所述第一触发器的输入端和所述第二触发器的输入端均用于与所述逻辑控制模块的输出端相连接；

所述电流型数字模拟转换器的两个输出端用于与所述比较器的两个校准输入端一一对应连接。

进一步地，所述逐次逼近型模数转换装置还包括第一换相开关和第二换相开关；

所述第一换相开关包括第一正相输入开关和第二正相输入开关；

所述第二换相开关包括第一反相输入开关和第二反相输入开关；

所述第一正相输入开关和所述第一反相输入开关均用于连接所述比较器的正相输入端；

所述第二正相输入开关和所述第二反相输入开关均用于连接所述比较器的反相输入端。

进一步地，所述逐次逼近型模数转换装置还包括时钟产生电路；

所述比较器的两个输出端与所述时钟产生电路的两个输入端一一对应连接，所述时钟产生电路的输出端与所述比较器相连接。

根据本申请实施例的另一个方面，提供一种逐次逼近型模数转换器的失调校准方法，通过上述的失调校准装置实现，所述失调校准方法包括：

所述第一触发器接收并存储来自所述逐次逼近型模数转换器的第一数字码；所述第一数字码为分别向所述比较器的正相输入端和反相输入端输入预设时长的正相电压和反相电压之后，由所述逐次逼近型模数转换器所输出的数字码；

所述第二触发器接收并存储来自所述逐次逼近型模数转换器的第二数字码；所述第二数字码为分别向所述正相输入端和所述反相输入端输入预设时长的反相电压和正相电压之后，由所述逐次逼近型模数转换器所输出的数字码；

所述加法器对来自所述第一触发器的第一数字码和来自所述第二触发器的第二数字码进行处理得到输出值，记录所述输出值；

所述计数器根据所述输出值对自身存储的当前数字码进行处理，得到第三数字码；

所述电流型数字模拟转换器对所述第三数字码进行处理，得到模拟校准正相电压和模拟校准反相电压，将所述模拟校准正相电压输入所述比较器的一个校准输入端，将所述模拟校准反相电压输入所述比较器的另一个校准输入端；

重复执行上述步骤，直至多次执行所记录的输出值为0和1连续交替出现的次数达到预设次数时，确认校准完成。

进一步地，所述计数器根据所述输出值对自身存储的当前数字码进行处理，包括：

当所述输出值为1时，所述计数器对自身存储的当前数字码进行加1处理；

当所述输出值为0时，所述计数器对自身存储的当前数字码进行减1处理。

进一步地，所述逐次逼近型模数转换装置还包括第一正相输入开关、第二正相输入开关、第一反相输入开关和第二反相输入开关；

所述第一正相输入开关和所述第一反相输入开关均连接所述比较器的正相输入端；

所述第二正相输入开关和所述第二反相输入开关均连接所述比较器的反相输入端；

所述分别向所述比较器的正相输入端和反相输入端输入预设时长的正相电压和反相电压包括：断开所述第二正相输入开关和所述第一反相输入开关，分别通过所述第一正相输入开关和所述第二反相输入开关向所述比较器的正相输入端和反相输入端输入预设时长的正相电压和反相电压；

所述分别向所述正相输入端和所述反相输入端输入预设时长的反相电压和正相电压包括：断开所述第一正相输入开关和所述第二反相输入开关，分别通过所述第一反相输入开关和所述第二正相输入开关向所述正相输入端和所述反相输入端输入预设时长的反相电压和正相电压。

本申请实施例的其中一个方面提供的技术方案可以包括以下有益效果：

本申请实施例提供的用于逐次逼近型模数转换器的失调校准装置，不需要额外的共模电压产生电路，也不需要考虑共模电压对失调电压的影响，并且通过电流型数字模拟转换器来存储电压也可以避免电荷泄漏的问题，能够实现较好的失调校准效果，不需要额外的共模产生电路，节省了资源，不会发生电荷泄漏。

本申请实施例的其中另一个方面提供的技术方案可以包括以下有益效果：

本申请实施例提供的逐次逼近型模数转换器的失调校准方法，不需要额外的共模电压产生电路，也不需要考虑共模电压对失调电压的影响，并且通过电流型数字模拟转换器来存储电压也可以避免电荷泄漏的问题；通过将得到的第一数字码和第二数字码相加，进位信号来控制存储的失调电压增减，并返回到比较器进行失调消除，能够实现较好的失调校准效果。

本申请的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者，部分特征和优点可以从说明书中推知或毫无疑义地确定，或者通过实施本申请实施例了解。本申请的目的和其他优点可通过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了传统的带有失调校准功能的SAR ADC结构；

图2示出了本申请的一个实施例的用于SAR ADC的失调校准装置的结构；

图3示出了本申请的一个实施方式的带有失调校准装置的逐次逼近型模数转换装置的结构；

图4示出了本申请的另一实施方式的带有失调校准装置的逐次逼近型模数转换装置的结构；

图5示出了本申请的另一实施方式的带有失调校准装置的逐次逼近型模数转换装置的结构；

图6示出了本申请的一个实施方式中的比较器的电路原理图；

图7示出了本申请的一个实施例的逐次逼近型模数转换器的失调校准方法流程图；

图8示出了一个输入信号幅度为600mV的8位SAR ADC的失调电压校准前的失调电压；

图9示出了对图8中的8位SAR ADC的失调电压校准后的失调电压。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，下面结合附图和具体实施例对本申请做进一步说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

如图2所示，本申请的一个实施例提供了一种用于SAR ADC的失调校准装置100，包括第一D触发器DFF1、第二D触发器DFF2、加法器ADDER、计数器COUNTER和电流型数字模拟转换器IDAC，第一D触发器DFF1和第二D触发器DFF2分别与加法器ADDER相连接，加法器ADDER、计数器COUNTER和电流型数字模拟转换器IDAC依次连接。

在使用该失调校准装置对SAR ADC进行失调校准时，第一D触发器DFF1和第二D触发器DFF2均与SAR ADC的SAR逻辑控制模块的输出端相连接，电流型数字模拟转换器IDAC的两个输出端分别与SAR ADC的比较器的两个附加的校准输入端一一对应连接。计数器COUNTER为同步计数器。

本申请实施例提出的失调校准装置，不需要额外的共模电压产生电路，也不需要考虑共模电压对失调电压的影响，并且通过电流型的DAC来存储电压也可以避免电荷泄漏的问题，能够实现较好的失调校准效果，不需要额外的共模产生电路，节省资源，面积小，不会发生电荷泄漏，电路可以长时间工作。

如图3所示，本申请的另一个实施例提供了一种带有失调校准装置的逐次逼近型模数转换装置，包括上述实施例的用于SAR ADC的失调校准装置和SAR ADC，该SAR ADC包括第一电容型数字模拟转换器CDAC1、第二电容型数字模拟转换器CDAC2、比较器COMP和SAR逻辑控制模块SAR LOGIC。

第一电容型数字模拟转换器CDAC1与比较器COMP的正相输入端相连接，第二电容型数字模拟转换器CDAC2与比较器COMP的反相输入端相连接。比较器COMP的两个输出端均与SAR逻辑控制模块SAR LOGIC相连接。

第一D触发器DFF1和第二D触发器DFF2均与SAR逻辑控制模块SAR LOGIC的输出端相连接。第一电容型数字模拟转换器CDAC1和第二电容型数字模拟转换器CDAC2均与SAR逻辑控制模块SAR LOGIC的输出端相连接。

电流型数字模拟转换器IDAC的第一输出端与比较器COMP的一个校准输入端相连接，电流型数字模拟转换器IDAC的第二输出端与比较器COMP的另一个校准输入端相连接。

第一电容型数字模拟转换器CDAC1和第二电容型数字模拟转换器CDAC2还分别用于接收参考电压VREF。

如图4所示，在某些实施方式中，该SAR ADC还包括时钟产生电路CLK GEN，且比较器COMP的两个输出端均与时钟产生电路CLK GEN相连接，时钟产生电路CLK GEN的输出端与比较器COMP相连接。时钟产生电路CLK GEN能够加快逐次逼近型模数转换装置的运行速度。

如图5所示，在某些实施方式中，该逐次逼近型模数转换装置还包括第一换相开关和第二换相开关，第一换相开关包括第一正相输入开关SP2P和第二正相输入开关SP2N；第二换相开关包括第一反相输入开关SN2P和第二反相输入开关SN2N；第一正相输入开关SP2P和第一反相输入开关SN2P均用于连接SAR ADC的比较器的正相输入端；第二正相输入开关SP2N和第二反相输入开关SN2N均用于连接SAR ADC的比较器的反相输入端。

第一正相输入开关SP2P和第一反相输入开关SN2P分别与比较器COMP的正相输入端相连接；第二正相输入开关SP2N和第二反相输入开关SN2N分别与比较器COMP的反相输入端相连接。

第一正相输入开关SP2P和第二正相输入开关SP2N还分别用于接收正相输入电压VIP。第一反相输入开关SN2P和第二反相输入开关SN2N还分别用于接收反相输入电压VIN。计数器COUNTER为同步计数器。如图5中所示，比较器COMP包括两个校准输入端(分别对应VCALP和VCALN)以及正相输入端VINP和反相输入端VINN。

如图6所示为某实施方式的比较器的电路结构图，其中，M1～M12分别代表一个MOS管。CLK代表时钟产生电路CLK GEN所产生的时钟信号。

如图7所示，本申请的另一个实施例提供了一种逐次逼近型模数转换器的失调校准方法，包括：

S10、第一D触发器DFF1接收并存储来自逐次逼近型模数转换器的第一数字码；其中，该第一数字码为分别向比较器COMP的正相输入端和反相输入端输入预设时长的正相电压和反相电压之后，由逐次逼近型模数转换器所输出的数字码。

具体地，分别向比较器COMP的正相输入端和反相输入端输入预设时长的正相电压和反相电压，经过比较器COMP和SAR逻辑控制模块处理得到第一数字码，由SAR逻辑控制模块SAR LOGIC输出第一数字码，将得到的第一数字码输入DFF1中存储。

SAR逻辑控制模块SAR LOGIC根据来自比较器COMP的输出产生不同的电压进行逐次逼近，将得到的第一数字码输入DFF1中存储；第一数字码例如可以表示为D₁<n:0>，n为预设值，具体可根据实际需要进行设定，例如可以设定为n＝8。

在某些实施方式中，逐次逼近型模数转换装置还包括第一换相开关和第二换相开关，第一换相开关包括第一正相输入开关SP2P和第二正相输入开关SP2N；第二换相开关包括第一反相输入开关SN2P和第二反相输入开关SN2N；第一正相输入开关SP2P和第一反相输入开关SN2P均连接SAR ADC的比较器的正相输入端；第二正相输入开关SP2N和第二反相输入开关SN2N均连接SAR ADC的比较器的反相输入端。

在某些实施方式中，分别向比较器的正相输入端和反相输入端输入预设时长的正相电压和反相电压包括：断开第二正相输入开关SP2N和第一反相输入开关SN2P，闭合第一正相输入开关SP2P和第二反相输入开关SN2N，分别通过第一正相输入开关SP2P和第二反相输入开关SN2N向比较器的正相输入端和反相输入端输入预设时长的正相电压和反相电压；

在某些实施方式中，分别向正相输入端和反相输入端输入预设时长的反相电压和正相电压包括：断开第一正相输入开关SP2P和第二反相输入开关SN2N，闭合第一反相输入开关SN2P和第二正相输入开关SP2N，分别通过第一反相输入开关SN2P和第二正相输入开关SP2N向正相输入端和反相输入端输入预设时长的反相电压和正相电压。

S20、第二D触发器DFF2接收并存储来自逐次逼近型模数转换器的第二数字码；该第二数字码为分别向比较器COMP的正相输入端和反相输入端输入预设时长的反相电压和正相电压之后，由逐次逼近型模数转换器所输出的数字码。

分别向比较器COMP的正相输入端和反相输入端输入预设时长的反相电压和正相电压，由SAR逻辑控制模块SAR LOGIC输出第二数字码，将得到的第二数字码输入DFF2中存储。

SAR逻辑控制模块SAR LOGIC根据来自比较器COMP的输出产生不同的电压进行逐次逼近，将得到的第二数字码输入DFF2中存储；第二数字码例如可以表示为D₂<n:0>。

S30、加法器对来自第一D触发器DFF1的第一数字码和来自第二D触发器DFF2的第二数字码进行处理得到输出值Cout，记录输出值Cout。

S40、计数器COUNTER根据加法器的输出值Cout对自身存储的当前数字码进行处理，得到第三数字码B<n:0>。

具体地，当输出值Cout为1时，计数器COUNTER对自身存储的当前数字码进行加1处理；当输出值Cout为0时，计数器COUNTER对自身存储的当前数字码进行减1处理。

S50、电流型数字模拟转换器IDAC对来自计数器COUNTER的第三数字码进行处理，得到模拟校准正相电压VCALP和模拟校准反相电压VCALN，将VCALP输入比较器COMP的一个校准输入端，将VCALN输入比较器COMP的另一个校准输入端，以减小失调。

VCALP、VCALN分别用于补偿到比较器中来减小失调。

S60、重复执行上述步骤S10至S50，直至多次执行所记录的输出值为0和1连续交替出现的次数达到预设次数时，确认校准完成。

在某些实施方式中，不断重复执行步骤S10-S50，每次执行过程中所记录的输出值Cout组成序列，当序列中某一段的多个输出值Cout交替为0和1时，若该段的多个输出值Cout的数目达到预设次数，则确认校准完成。

例如，预设次数可以为10次，则当出现连续10次的输出值Cout依次为0、1、0、1、0、1、0、1、0、1或者依次为1、0、1、0、1、0、1、0、1、0，确认校准完成。预设次数还可以为其他数值，具体根据实际需要设定。

例如，在某实施方式中，n＝8，即该SAR ADC为8位，假设分别向比较器COMP的正相输入端和反相输入端输入预设时长的正相电压和反相电压之后，输出的第一数字码为01111010，那么理论上分别向比较器COMP的正相输入端和反相输入端输入预设时长的反相电压和正相电压之后，输出的第二数字码应该为10000101，将第一数字码和第二数字码相加进位得到Cout＝0。但是若存在+1LSB的失调时，两次输出结果为01111011和10000110，这时相加得到Cout＝1。因此设定当Cout＝0时，VCALP增加，VCALN减小；当Cout＝1时，VCALP减小，VCALN增加。直至Cout交替为0和1时，确认为校准完成。计数器COUNTER为同步计数器。

如图8和图9所示，分别是一个输入信号幅度为600mV的8位SAR ADC的失调电压校准前和失调电压校准后的失调电压，1LSB＝2.3mV。如图7中所示的失调电压，蒙特卡洛数(Monte Carlo Number)为100，中值(Mean)为-2.81834，标准差(Std Dev)为30.5397，如图8中所示的失调电压，蒙特卡洛数(Monte Carlo Number)为50，中值(Mean)为0.16351，标准差(Std Dev)为1.6，通过二者的对比可以看出校准后的失调电压可以收敛到1LSB以内。

本申请的另一实施例提供的一种SAR ADC的失调校准方法，包括：

第一个周期SP2P、SN2N闭合，SP2N、SN2P断开，采样电压分别为VIP-VIN，输入比较器，SAR逻辑控制CDAC的开关切换，产生不同的电压进行逐次逼近，把输出数字码存入DFF中。

第二个周期SP2N、SN2P闭合，SP2P、SN2N断开，采样电压分别为VIN-VIP，同理输出的数字码存入另一个DFF中。两次的数字码相加，进位信号去控制电流型的DAC，进而控制输出电压VCALP和VCALN的增减。

本申请实施例提出的失调校准方法，不需要额外的共模电压产生电路，也不需要考虑共模电压对失调电压的影响，并且通过电流型的DAC来存储电压也可以避免电荷泄漏的问题；将得到的第一数字码和第二数字码相加，进位信号来控制存储的失调电压增减，并返回到比较器输入端进行失调消除，能够实现较好的失调校准效果，不受共模电压对校准精度的影响，不需要额外的共模产生电路，节省资源，面积小，不会发生电荷泄漏，电路可以长时间工作。

需要说明的是：

本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种对象，但这些对象不受这些术语限制。这些术语仅用于将第一个对象与另一个对象区分。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述实施例仅表达了本申请的实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种用于逐次逼近型模数转换器的失调校准装置，其特征在于，包括第一触发器、第二触发器、加法器、计数器和电流型数字模拟转换器；

所述第一触发器和所述第二触发器分别与所述加法器相连接，所述加法器、所述计数器和所述电流型数字模拟转换器依次连接。

2.根据权利要求1所述的失调校准装置，其特征在于，所述第一触发器为D触发器。

3.根据权利要求1所述的失调校准装置，其特征在于，所述第二触发器为D触发器。

4.根据权利要求1所述的失调校准装置，其特征在于，所述计数器为同步计数器。

5.一种带有失调校准装置的逐次逼近型模数转换装置，其特征在于，包括逐次逼近型模数转换器以及权利要求1-4任一项所述的失调校准装置；

所述逐次逼近型模数转换器包括比较器、逻辑控制模块、第一电容型数字模拟转换器和第二电容型数字模拟转换器；

所述第一触发器的输入端和所述第二触发器的输入端均用于与所述逻辑控制模块的输出端相连接；

所述电流型数字模拟转换器的两个输出端用于与所述比较器的两个校准输入端一一对应连接。

6.根据权利要求5所述的逐次逼近型模数转换装置，其特征在于，所述逐次逼近型模数转换装置还包括第一换相开关和第二换相开关；

所述第一换相开关包括第一正相输入开关和第二正相输入开关；

所述第二换相开关包括第一反相输入开关和第二反相输入开关；

所述第一正相输入开关和所述第一反相输入开关均用于连接所述比较器的正相输入端；

所述第二正相输入开关和所述第二反相输入开关均用于连接所述比较器的反相输入端。

7.根据权利要求5所述的逐次逼近型模数转换装置，其特征在于，所述逐次逼近型模数转换装置还包括时钟产生电路；

所述比较器的两个输出端与所述时钟产生电路的两个输入端一一对应连接，所述时钟产生电路的输出端与所述比较器相连接。

8.一种逐次逼近型模数转换器的失调校准方法，其特征在于，通过权利要求1-4任一项所述的失调校准装置实现，所述失调校准方法包括：

所述第一触发器接收并存储来自所述逐次逼近型模数转换器的第一数字码；所述第一数字码为分别向所述比较器的正相输入端和反相输入端输入预设时长的正相电压和反相电压之后，由所述逐次逼近型模数转换器所输出的数字码；

所述第二触发器接收并存储来自所述逐次逼近型模数转换器的第二数字码；所述第二数字码为分别向所述正相输入端和所述反相输入端输入预设时长的反相电压和正相电压之后，由所述逐次逼近型模数转换器所输出的数字码；

所述加法器对来自所述第一触发器的第一数字码和来自所述第二触发器的第二数字码进行处理得到输出值，记录所述输出值；

所述计数器根据所述输出值对自身存储的当前数字码进行处理，得到第三数字码；

所述电流型数字模拟转换器对所述第三数字码进行处理，得到模拟校准正相电压和模拟校准反相电压，将所述模拟校准正相电压输入所述比较器的一个校准输入端，将所述模拟校准反相电压输入所述比较器的另一个校准输入端；

重复执行上述步骤，直至多次执行所记录的输出值为0和1连续交替出现的次数达到预设次数时，确认校准完成。

9.根据权利要求8所述的方法，其特征在于，所述计数器根据所述输出值对自身存储的当前数字码进行处理，包括：

当所述输出值为1时，所述计数器对自身存储的当前数字码进行加1处理；

当所述输出值为0时，所述计数器对自身存储的当前数字码进行减1处理。

10.根据权利要求8所述的方法，其特征在于，所述逐次逼近型模数转换装置还包括第一正相输入开关、第二正相输入开关、第一反相输入开关和第二反相输入开关；

所述第一正相输入开关和所述第一反相输入开关均连接所述比较器的正相输入端；

所述第二正相输入开关和所述第二反相输入开关均连接所述比较器的反相输入端；

所述分别向所述比较器的正相输入端和反相输入端输入预设时长的正相电压和反相电压包括：断开所述第二正相输入开关和所述第一反相输入开关，分别通过所述第一正相输入开关和所述第二反相输入开关向所述比较器的正相输入端和反相输入端输入预设时长的正相电压和反相电压；

所述分别向所述正相输入端和所述反相输入端输入预设时长的反相电压和正相电压包括：断开所述第一正相输入开关和所述第二反相输入开关，分别通过所述第一反相输入开关和所述第二正相输入开关向所述正相输入端和所述反相输入端输入预设时长的反相电压和正相电压。

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