CN103762982A - 一种模数转换器的电容失配快速校准电路及校准方法 - Google Patents

Abstract

本发明公开了一种模数转换器的电容失配快速校准电路及校准方法，该电容失配快速校准电路适用于流水线型模数转换器，主要校准其多比特第一级电路中的子数模转换器中电容失配造成的转换误差。电路主要包括寄存器，存储器，计数器等数字电路模块，通过这些校准电路的校准，可在数字域实现第一级电路中电容失配的校准，电路结构简单，校准速度快，显著降低模数转换器的转换误差，提高其信噪失真比。

Description

一种模数转换器的电容失配快速校准电路及校准方法

技术领域

本发明涉及电容失配快速校准电路，特别是适用于流水线型模数转换器的电容失配快速校准电路。

背景技术

流水线型模数转换器因其能在速度和精度两方面获得较好的折衷，广泛应用于无线通信、测量仪器等领域。如图1所示，在流水线型模数转换器中，模拟输入电压经采样电路100采样后，通过串联的各级电路逐步实现模数转换，量化范围从-Vref到Vref，各级电路输出的量化结果通过延时及错位相加模块500组合形成N位数字输出码。

图1中n比特第一级电路200通过子ADC201将输入模拟值量化得到n比特粗量化结果，第一级电路子DAC202将粗量化结果转换成模拟电压，与输入模拟电压通过减法器203相减，再通过2^n-1倍余量放大器204放大得到该级最终输出的余量电压，供后级再量化。M个级电路模块中的每一级电路结构和n比特第一级电路基本相同，只是具体量化精度以及参数选择不同，其原理都是前级电路进行粗量化产生的余量电压供后级再量化。

在高速高精度的流水线型模数转换器中，根据噪声、功耗的折衷，第一级一般采用多比特电路。由于采用冗余位校正方法，n比特第一级电路200实际上只有2ⁿ-2个判决电平，分别为 $-\frac{V_{\mathrm{ref}}}{2^n}\·(2^{n-1}-1),\±\frac{V_{\mathrm{ref}}}{2^n}\·(2^{n-1}-2),...,-\frac{V_{\mathrm{ref}}}{2^n},\frac{V_{\mathrm{ref}}}{2^n},...,\frac{V_{\mathrm{ref}}}{2^n}\·(2^{n-1}-1),$ 共产生产生2ⁿ-1个量化区间，输出的量化值D1分别为-(2^n-1-1)，-(2^n-1-2)，...，-1，0，1，...，(2^n-1-1)。图2所示为n比特第一级电路200中乘法数模单元210的具体电路实现。包括第零电容C0至第2^n-1-1电容C2^n-1-1，第一开关(W1)至第2ⁿ+1开关(W2ⁿ+1)，第一多路选择开关M1至第2^n-1-1多路选择开关M2^n-1-1，其中第零电容C0至第2^n-1-1电容C2^n-1-1均为等值电容。电路在两相非交叠时钟控制下工作，在时钟相1，第零电容C0至第2^n-1-1电容C2^n-1-1的上极板通过开关与n比特第一级电路(200)的输入电压相接，第2ⁿ+1子开关W2ⁿ+1闭合，将所有电容的下极板与地相接。在时钟相2，第2ⁿ+1子开关W2ⁿ+1断开，所有电容的下极板与运算放大器器211的反相输入端相连，第零电容C0的上极板与运算放大器211的输出端相接，第一电容C1至第2^n-1-1电容C2^n-1-1的上极板通过第一多路选择开关M1至第2^n-1-1多路选择开关M2^n-1-1与-Vref或0或Vref相连，第一多路选择开关M1至第2^n-1-1多路选择开关M2^n-1-1受第一级电路200的量化结果的D1控制。根据电荷守恒定律，在理想情况下，第一级电路200输出的余量电压V_o＝2^n-1V_in-D1·V_ref。图3所示为理想情况下第一级电路输出200的余量电压随输入电压变化曲线。

在深亚微米工艺中，电容的匹配精度一般只有10比特左右，对转换精度大于10比特的模数转换器来说，这是无法容忍的，需要进行校准。当存在电容法失配时，第零电容C0至第2^n-1-1电容C2^n-1-1不再相等，第一级电路200输出的余量电压V_o＝ $V_{\mathrm{in}}(1+\frac{{\mathrm{\Σ}}_{i=1}^{2^{n-1}-1}\mathrm{Ci}}{C0})-\frac{{\mathrm{\Σ}}_{i=1}^{2^{n-1}-1}\mathrm{Ci}\·\mathrm{di}\·V_{\mathrm{ref}}}{C0}=G\′V_{\mathrm{in}}-{\mathrm{\Σ}}_{i=1}^{2^{n-1}-1}\mathrm{di}\·V_{\mathrm{ref}}-{\mathrm{\Σ}}_{i=1}^{2^{n-1}-1}\mathrm{di}\·V_{\mathrm{ref}}\·\mathrm{\ζi},$ 其中d_i为用温度计码表示的D1的第i位，而

G′为实际增益，在模数转换器的实际应用中，线性增益变化并不会带来严重影响，因此在带有电容失配的电路中，

为主要的误差项。如图4所示为带有电容失配的第一级电路输出200的余量电压随输入电压变化曲线。

目前的校准方法主要包括数字域校准和模拟域校准。模拟域的校准包括电容平均，电容微调等技术，数字域的校准包括诸如采用基于伪随机序列的校准方法等，数字域和模拟域的校准方法各有优缺点，随着工艺的进步，数字域的校准方法由于其面积和功耗方面的优势，逐渐成为较优的选择。

发明内容

发明目的：针对上述现有技术，提出一种适用于流水线型模数转换器的电容失配快速校准电路及校准方法，减小了电容失配对流水线型模数转换器的第一级电路乃至整体模数转换器的性能影响，校准电路需要的校准时间短，实现快速校准。

技术方案：一种适用于流水线型模数转换器的电容失配快速校准电路，包括第一寄存器、常数1模块、第一加法器、校准周期计数器、开关控制逻辑电路模块、第二寄存器、减法器、存储器、校准码输出处理模块、第二加法器、给定输入电压产生模块、第三开关至第九开关；其中：

所述第一寄存器通过第三开关连接流水线型模数转换器的n比特第一级电路中子ADC的输出端，用于寄存n比特第一级电路量化结果D1；

所述加法器用于将第一寄存器中寄存数据与常数1模块相加，加法器输出端通过第五开关连接流水线型模数转换器的n比特第一级电路中子DAC的输入端；

所述第二寄存器通过第六开关连接流水线型模数转换器的延时及错位相加模块的输出端，用于寄存流水线型模数转换器输出结果Dout’；

所述减法器的第一输入端通过第七开关连接流水线型模数转换器的延时及错位相加模块的输出端，减法器的第二输入端通过第八开关连接第二寄存器的输出端；减法器的输出端通过第九开关连接存储器的输入端；

所述校准码输出处理模块的输入端连接存储器的输出端，流水线型模数转换器的n比特第一级电路量化结果D1经延时后，输入到校准码输出处理模块的控制输入端；

所述第二加法器用于将校准码输出处理模块输出的校准输出码与流水线型模数转换器输出结果Dout’相加并输出；

所述第四开关设置在流水线型模数转换器的n比特第一级电路中子ADC的输出端与子DAC的输入端之间；所述校准周期计数器连接开关控制逻辑电路模块，开关控制逻辑电路模块控制第三开关至第九开关的开闭；所述给定输入电压产生模块在校准时产生模拟输入电压到流水线型模数转换器的采样电路输入端。

一种基于上述电路的流水线型模数转换器的电容失配快速校准方法，包括如下具体步骤：

步骤1，当校准使能信号使能，校准周期计数器启动，计数器的时钟信号与模数转换器的工作时钟信号频率相同，N比特模数转换器输入给定的模拟电压，每两个连续的校准周期内模拟输入电压不变，计算n比特第一级电路的子DAC中单个电容失配对最终N位数字输出产生的误差值：

首次给定的模拟输入电压为n比特第一级电路的子ADC的最低正判决电平减去第一级电路的子ADC的四分之一量化步长，在给定模拟输入电压的第一个周期，将第一级电路中子ADC的量化结果D1存入第一寄存器，同时流水线型模数转换器的后级电路工作，第一级电路输出的量化结果与后级电路输出的量化结果经延时及错位相加模块处理后产生N位数字输出，并存入第二寄存器；

步骤2，在给定相同模拟输入电压的第二个周期，将第一寄存器中保存的上一周期第一级电路中子ADC的量化结果加上常数1作为本周期的第一级电路的子ADC的量化结果，并输入第一级电路的乘法数模单元产生余量电压，供后级电路再量化；将第一寄存器中保存的上一周期第一级电路中子ADC的量化结果加上常数1与后级电路输出的量化结果经延时及错位相加模块处理后产生N位数字输出；用第二寄存器中保存的上一周期转换得到的N位数字码减去本周期转换得到的N位数字输出码，得到第一电容的失配误差校准码，并存入储器；

步骤3，逐步增加给定的模拟电压值，每次增加的幅度为第一级电路的子ADC的量化步长，每个给定模拟电压值维持的时间为两个校准周期，逐个获取电容的失配校准码，当给定的模拟电压值等于第一级电路的子ADC的最高判决电平减去其四分之一量化步长时，校准码获取结束；将第一电容至第2^n-1电容的分别对应的误差校准码存入了存储器，校准周期计数器清零；

步骤4，第一级电路中子ADC的量化结果与后级电路输出的量化结果经延时及错位相加模块处理后产生未经校准N位数字输出，经延时M+2个时钟周期的第一级电路数字输出D1控制校准码输出处理模块从存储器中提取失配误差校准码，并通过控制校准码输出处理模块产生校准输出码，将所述校准输出码与未经校准的N位数字码通过加法器在数字域相加，得到经校准的N位数字输出；其中，M为级电路模块的个数。

有益效果：

本电容失配校准电路及其电容失配快速校准方法使采用多比特第一级电路的14比特及以下流水线型模数转换器中电容失配造成的误差降低到可容忍范围。并且只在原有流水线型模数转换器的基础上增加了寄存器，计数器，加法器等数字电路，相比于其它的模拟域及数字域电容失配校准电路，本发明采用的电路结构简洁，可靠性高，同时采用的校准方法校准速度快，效果明显。

附图说明

图1是本发明提出的电容失配快速校准电路以及适用对象N比特流水线型模数转换器的整体电路图；

图2是本发明的适用对象N比特流水线型模数转换器的n比特第一级电路(200)中乘法数模单元(210)的具体电路示意图；

图3是理想情况下N比特流水线型模数转换器的第一级电路(200)输出的余量电压随输入电压变化曲线；

图4是带有电容失配的N比特流水线型模数转换器第一级电路(200)输出的余量电压随输入电压变化曲线。

具体实施方式

以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。

一种适用于流水线型模数转换器的电容失配快速校准电路，包括第一寄存器601、常数1模块602、第一加法器603、校准周期计数器604、开关控制逻辑电路模块605、第二寄存器606、减法器607、存储器608、校准码输出处理模块609、第二加法器610、给定输入电压产生模块611、第三开关S3至第九开关S9。

其中：第一寄存器601通过第三开关S3连接流水线型模数转换器的n比特第一级电路中子ADC的输出端，用于寄存n比特第一级电路量化结果D1；加法器603用于将第一寄存器601中寄存数据与常数1模块602相加，加法器603输出端通过第五开关连接流水线型模数转换器的n比特第一级电路中子DAC的输入端；第二寄存器606通过第六开关S6连接流水线型模数转换器的延时及错位相加模块的输出端，用于寄存流水线型模数转换器输出结果Dout’；减法器607的第一输入端通过第七开关S7连接流水线型模数转换器的延时及错位相加模块的输出端，减法器607的第二输入端通过第八开关S8连接第二寄存器606的输出端；减法器607的输出端通过第九开关S9连接存储器608的输入端；校准码输出处理模块609的输入端连接存储器608的输出端，流水线型模数转换器的n比特第一级电路量化结果D1经延时后，输入到校准码输出处理模块609的控制输入端；第二加法器610用于将校准码输出处理模块609输出的校准输出码与流水线型模数转换器输出结果Dout’相加并输出；第四开关S4设置在流水线型模数转换器的n比特第一级电路中子ADC的输出端与子DAC的输入端之间；所述校准周期计数器604连接开关控制逻辑电路模块605，开关控制逻辑电路模块605控制第三开关S3至第九开关S9的开闭；所述给定输入电压产生模块611在校准时产生模拟输入电压到流水线型模数转换器的采样电路输入端。

电路分为两个工作模式，正常模数转换模式和校准码获取模式。当外加校准使能信号使能，数字校准电路600中的开关控制逻辑电路模块605控制整个电路工作在校准码获取模式。校准周期计数器604启动，从1开始计数，计数器的时钟信号频率与模数转换器的工作时钟相同。开关控制逻辑电路模块605控制第一开关S1闭合，第二开关S2断开，N比特模数转换器输入给定的模拟电压，每两个连续的校准周期内该模拟输入电压不变，随着校准周期增加，逐渐增加给定输入模拟电压，逐个获取n比特第一级电路200的子DAC中第一电容C1至第2^n-1电容C2^n-1相对于第零电容C0的失配造成模数转换输出码的误差值。其中给定输入模拟电压由给定输入模拟电压产生模块611产生。首次给定的模拟输入电压为第一级电路200的子ADC的最低正判决电平减去第一级电路200的子ADC的四分之一量化步长，即

此后逐步增加给定的模拟电压值，每次增加的幅度为第一级电路200的子ADC的量化步长，即

直至第一级电路100的子ADC的最高判决电平减去其四分之一量化步长，即

每个给定模拟电压值维持的时间为两个连续校准周期。由于给定输入模拟电压值的特殊性，实际上只需在给出n比特第一级电路200中子ADC的判决电平的基准电路中采用电阻分压，构建给定输入模拟电压产生模块611来产生所需的模拟电压值，并不需要在现有流水线型模数转换器的基础上增加额外电路。

在给定该模拟输入电压的第一个校准周期，第三开关S3闭合，第四开关S4闭合，第五开关S5断开，将第一级电路200中的子ADC的量化结果D1存入第一寄存器601，以校准码获取模式的第一个周期为例，给定的模拟电压为因此D1＝0，同时将其输入第一级电路200的乘法数模单元210。此时乘法数模单元210中的第零电容C0上极板连接至运算放大器211的输出端，下极板连接至运算放大器211的反相输入端。第一电容C1至第2^n-1电容C2^n-1的下极板接地即连接至零电平，受输入的数字码D1控制，其上级板通过第一多路选择开关M1至第2^n-1多路选择开关M2^n-1均连接至零电平，根据电荷守恒定律，乘法数模单元210输出的电压值为

其中di为用温度计码表示的D1的第i位，而

G′为实际增益，在模数转换器的实际应用中，线性增益变化并不会带来严重影响，因此在带有电容失配的电路中，

为主要的误差项。以校准码获取模式的第一个周期为例，即为V_o＝G′V_in，在这种情况下电容失配并没有向乘法数模单元210的输出余量电压中注入非线性误差，后级电路对该输出余量电压进行再量化，在M+2个周期后，第一级电路200输出的量化结果D1与后级电路输出的量化结果经延时及错位相加模块500处理后产生未经校准的N位数字输出Dout’，第六开关S6闭合，第七开关S7断开，将其存入第二寄存器606。在给定相同模拟输入电压的第二个周期，第三开关S3断开，第四开关S4断开，第五开关S5闭合，将第一寄存器601中保存的上一周期第一级电路200中子ADC的量化结果加上常数1输入第一级电路200的乘法数模单元210，以校准码获取模式的第二个周期为例，输入乘法数模单元210的数字值为1。此时乘法数模单元210中的第零电容C0，上极板连接至运算放大器211的输出端，下极板连接至运算放大器211的反相输入端。第一电容C1至第2^n-1-1电容C2^n-1-1的下极板连接至零电平，受输入的数字码D1控制，第一电容C1的上级板通过第一多路选择开关M1连接至Vref，第二电容C2至第2^n-1-1电容C2^n-1-1通过第二多路选择开关M2至第2^n-1多路选择开关M2^n-1均连接至零电平，根据电荷守恒定律，乘法数模单元210输出的电压值为 $V_o=G\′V_{\mathrm{in}}-{\mathrm{\Σ}}_{i=1}^{2^{n-1}-1}\mathrm{di}\·V_{\mathrm{ref}}-{\mathrm{\Σ}}_{i=1}^{2^{n-1}-1}\mathrm{di}\·V_{\mathrm{ref}}\·\mathrm{\ζi},$ 以校准码获取模式的第二个周期为例，即为V_o＝G′V_in-V_ref-V_ref·ξ₁，乘法数模单元210的输出结果中注入的非线性误差是由第一电容C1与第零电容的失配造成的，与上一周期相比，两个余量电压之差为V_ref+V_re·ζ₁，后级电路对该输出余量电压进行再量化，将第一寄存器601中保存的上一周期第一级电路200中子ADC的量化结果加上常数1，以校准码捕获模式的第二个周期为例，该值为1，其中常数1正是两个周期内n比特第一级电路200输出的余量电压之差的理想值V_ref所对应的码值。将该值输入延时及错位相加模块500，M+2周期后该值与后级电路输出的量化结果经延时及错位相加模块500处理产生N位未校准的数字输出Dout’，第六开关S6断开，第七开关S7闭合，第八开关S8闭合，第九开关S9闭合，用第二寄存器606中保存的上一周期转换得到的未经校准的N位数字码减去本周期转换得到的未经校准的N位数字输出码，得到第一电容C1的失配误差校准码J₁。第九开关S9闭合将误差校准码输入存储器M1保存。

在获取第一电容C1的失配误差校准码后，增加给定输入模拟电压的值，获取第二电容C2的失配误差校准码，以获取误差校准码的第三周期为例，给定的模拟输入电压为

以此类推，直至获取第2^n-1-1电容C2^n-1-1的误差校准码的。至此，从第一电容C1至第2^n-1-1电容C2^n-1-1的每一个电容对应的失配误差码J₁至

都存入了存储器608，误差校准码获取模式完毕，校准周期计数器604清零。之所以采用上述给定模拟输入电压而不是直接使用子ADC的判决电平作为给定模拟输入电压，是因为在校准码获取模式，需要改变输入乘法数模单元210的数字码，若采用子ADC的判决电平作为给定模拟输入电压，当子ADC存在失调时，乘法数模单元210输出的余量电压将超出后级电路的量化范围。

开关控制逻辑电路模块605控制第一开关S1断开，第二开关S2闭合，电路切换到正常模数转换模式，第三开关S3断开，第五开关S5断开，第四开关S4闭合，第一级电路200中子ADC的量化结果D1与后级电路输出的量化结果经延时及错位相加模块500处理后产生未经校准N位数字输出Dout’，经延时M+2个时钟周期的第一级电路200数字输出D1控制校准码输出处理模块609从存储器608中提取相应电容的误差校准码，以D1＝3为例，校准码输出处理模块609从存储器608中提取第一电容C1，第二电容C2，第三电容C3的误差校准码J₁，J₂，J₃，并且通过控制校准码输出处理模块609中的算术处理电路得出所需的校准输出码Jout，以D1＝3为例，得到误差输出校准码J_out＝J₁+J₂+J₃，不同的D1值对应的误差校准输出码J_out的值如表1所示。将该校准输出码与未经校准的N位数字码通过加法器610在数字域相加，得到经校准的N位数字输出Dour。由于在深亚微米工艺中，电容匹配的精度在10比特左右，对于整体精度在14比特以下的流水线型模数转换器，若采用多比特第一级电路，那么后级转换电路中的电容失配对电路的整体性能很小，本发明对n比特第一级电路200中的电容失配校准完毕后，电容失配对电路整体性能就几乎没有影响了。而且本发明采用的数字校准电路，在[(2^n-1-1)·2+M-2]个周期内就可以完成n比特第一级电路200中的所有电容误差校准码的获取，是一种快速校准电路。

表1D1值对应的误差校准输出码Jout

以上仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种适用于流水线型模数转换器的电容失配快速校准电路，其特征在于：包括第一寄存器(601)、常数1模块(602)、第一加法器(603)、校准周期计数器(604)、开关控制逻辑电路模块(605)、第二寄存器(606)、减法器(607)、存储器(608)、校准码输出处理模块(609)、第二加法器(610)、给定输入电压产生模块(611)、第三开关(S3)至第九开关(S9)；其中：

所述第一寄存器(601)通过第三开关(S3)连接流水线型模数转换器的n比特第一级电路中子ADC的输出端，用于寄存n比特第一级电路量化结果D1；

所述加法器(603)用于将第一寄存器(601)中寄存数据与常数1模块(602)相加，加法器(603)输出端通过第五开关连接流水线型模数转换器的n比特第一级电路中子DAC的输入端；

所述第二寄存器(606)通过第六开关(S6)连接流水线型模数转换器的延时及错位相加模块的输出端，用于寄存流水线型模数转换器输出结果Dout’；

所述减法器(607)的第一输入端通过第七开关(S7)连接流水线型模数转换器的延时及错位相加模块的输出端，减法器(607)的第二输入端通过第八开关(S8)连接第二寄存器(606)的输出端；减法器(607)的输出端通过第九开关(S9)连接存储器(608)的输入端；

所述校准码输出处理模块(609)的输入端连接存储器(608)的输出端，流水线型模数转换器的n比特第一级电路量化结果D1经延时后，输入到校准码输出处理模块(609)的控制输入端；

所述第二加法器(610)用于将校准码输出处理模块(609)输出的校准输出码与流水线型模数转换器输出结果Dout’相加并输出；

所述第四开关(S4)设置在流水线型模数转换器的n比特第一级电路中子ADC的输出端与子DAC的输入端之间；所述校准周期计数器(604)连接开关控制逻辑电路模块(605)，开关控制逻辑电路模块(605)控制第三开关(S3)至第九开关(S9)的开闭；所述给定输入电压产生模块(611)在校准时产生模拟输入电压到流水线型模数转换器的采样电路输入端。

2.一种基于权利要求1所述电路的流水线型模数转换器的电容失配快速校准方法，其特征在于，包括如下具体步骤：

步骤1，当校准使能信号使能，校准周期计数器(604)启动，计数器的时钟信号与模数转换器的工作时钟信号频率相同，N比特模数转换器输入给定的模拟电压，每两个连续的校准周期内模拟输入电压不变，计算n比特第一级电路(200)的子DAC中单个电容失配对最终N位数字输出产生的误差值：

首次给定的模拟输入电压为n比特第一级电路(200)的子ADC(201)的最低正判决电平减去第一级电路(200)的子ADC(201)的四分之一量化步长，在给定模拟输入电压的第一个周期，将第一级电路(200)中子ADC(201)的量化结果D1存入第一寄存器(601)，同时流水线型模数转换器的后级电路工作，第一级电路(200)输出的量化结果与后级电路输出的量化结果经延时及错位相加模块(500)处理后产生N位数字输出，并存入第二寄存器(606)；

步骤2，在给定相同模拟输入电压的第二个周期，将第一寄存器(601)中保存的上一周期第一级电路(200)中子ADC(201)的量化结果加上常数1(602)作为本周期的第一级电路(200)的子ADC(201)的量化结果，并输入第一级电路(200)的乘法数模单元(210)产生余量电压，供后级电路再量化；将第一寄存器(601)中保存的上一周期第一级电路(200)中子ADC(201)的量化结果加上常数1(602)与后级电路输出的量化结果经延时及错位相加模块(500)处理后产生N位数字输出；用第二寄存器(606)中保存的上一周期转换得到的N位数字码减去本周期转换得到的N位数字输出码，得到第一电容(C1)的失配误差校准码，并存入储器；

步骤3，逐步增加给定的模拟电压值，每次增加的幅度为第一级电路(200)的子ADC(201)的量化步长，每个给定模拟电压值维持的时间为两个校准周期，逐个获取电容的失配校准码，当给定的模拟电压值等于第一级电路(100)的子ADC的最高判决电平减去其四分之一量化步长时，校准码获取结束；将第一电容(C1)至第2^n-1电容(C2^n-1)的分别对应的误差校准码存入了存储器(608)，校准周期计数器(604)清零；

步骤4，第一级电路(200)中子ADC(201)的量化结果与后级电路输出的量化结果经延时及错位相加模块(500)处理后产生未经校准N位数字输出，经延时M+2个时钟周期的第一级电路(200)数字输出D1控制校准码输出处理模块(609)从存储器(608)中提取失配误差校准码，并通过控制校准码输出处理模块(609)产生校准输出码，将所述校准输出码与未经校准的N位数字码通过加法器(610)在数字域相加，得到经校准的N位数字输出；其中，M为级电路模块的个数。

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