CN101626240A - 高速高精度流水线结构adc - Google Patents

Abstract

本发明涉及一种高速高精度流水线结构ADC，电路包括N个逐级串联的一位模数转换子模块，每一个一位模数转换子模块包括比较器、二选一模拟数据选择器、增益固定为2减法器；每一级的一位模数转换子模块比较该模块的输入信号V和参考信号D，输出比较结果，即这两个信号的相除的商(二进制意义下)，同时输出这两个信号相除(二进制意义下)的余数的2倍作为下一级的输入，N个转换数据按照权重顺序排列即得到整个模数转换器的输出。模数转换器设置有“舍入”偏移电路，用于提高最低位的精度，这样，精度可以达到分辨率的1/2，即LSB/2(Vr/2^N+1)。

Description

高速高精度流水线结构ADC

技术领域

本发明涉及集成电子电路，尤其是高速高精度的流水线结构ADC制造领域。

背景技术

目前主要的ADC类型有并行比较型ADC、逐次比较型ADC、流水线型ADC等。

并行比较型ADC将模拟输入信号和由电阻串产生的逐渐增加的参考电压分别输入到比较器的输入端，n位分辨率的ADC需要2ⁿ-1个比较器，比较器的输出为温度码，需要经过编码为二进制码或其他码输出。并行比较型ADC的优点是只需要单相时钟，结构设计简单，高频性能好。缺点是所需要的比较器数目和分辨率成指数关系，因此它消耗的功耗，占有的芯片面积和输入电容也是与分辨率从成指数关系，这就限制了并行比较型ADC所能达到的分辨率。因此，并行比较型ADC对于实现8位分辨率以上的ADC难度非常大，且成本高。

逐次比较型ADC将被测电压和一可变的基准电压进行逐次比较，最终逼近被测电压。即采用一种“对分搜索”的策略，逐步缩小模拟输入信号未知范围的办法。逐次比较型ADC的优点是所需要的比较器少，芯片面积和消耗功耗都较小。缺点是分辨率和采样速率是相互矛盾的，N位转换需要N个时钟周期，分辨率低时采样速率较高，要提高分辨率，采样速率就会受到限制。

流水线型ADC由若干级级联电路组成，每一级包括一个采样/保持放大器、一个低分辨率的ADC和DAC以及一个求和电路，其中求和电路还包括可提供增益的级间放大器。快速精确的n位转换器分成两段以上的子区(流水线)来完成。首级电路的采样/保持器对输入信号取样后先由一个m位分辨率粗A/D转换器对输入进行量化，接着用一个至少n位精度的乘积型数模转换器(MDAC)产生一个对应于量化结果的模/拟电平并送至求和电路，求和电路从输入信号中扣除此模拟电平。并将差值精确放大某一固定增益后关交下一级电路处理。经过各级这样的处理后，最后由一个较高精度的K位细A/D转换器对残余信号进行转换。将上述各级粗、细A/D的输出组合起来即构成高精度的n位输出。优点：有良好的线性和低失调；可以同时对多个采样进行处理，有较高的信号处理速度；低功率；高精度；高分辨率；可以简化电路。缺点：基准电路和偏置结构过于复杂；输入信号需要经过特殊处理，以便穿过数级电路造成流水延迟；对锁存定时的要求严格；对电路工艺要求很高，电路板上设计得不合理会影响增益的线性、失调及其它参数。

发明内容

本发明的目的在于提供一种高速高精度的流水线结构ADC，它可以克服并行比较型ADC所需要的比较器数目和分辨率成指数关系的不足，同时具备并行比较型ADC高速的优点；克服了逐次比较型ADC逐次比较的缺点，同时具备逐次比较型ADC分辨率高的优点。同样是流水线结构，本发明的电路结构简洁，更适合模块化设计。

本发明设计的高速高精度的流水线结构ADC，由N个逐级串联的相同的一位模数转换子模块组成，其结构如图2所示。每一个一位模数转换子模块完成一位的模拟数字转换，N个位按顺序组合起来就得到整个模数转换器的输出。

一位模数转换子模块将输入的模拟信号和基准信号比较，输出比较结果比特，同时输出2倍的残留余差。假设A/D转换器的量程(即参考电压)为V_r，位数为n，则分辨率为LSB＝V_r/2ⁿ，设转化后的二进制数为b_n-1b_n-2…b₁b₀。设被测量电压为V_i(0≤V_i＜V_r)，则ADC的任务就是用LSB去度量V_i，看看它有多少个LSB，因此有(Δ≤V_r/2ⁿ，为转换量化误差)

V_i＝(b_n-1×2^n-1+b_n-2×2^n-2+b_n-3×2^n-3+…+b₁×2¹+b₀×2⁰)×LSB+Δ

  ＝b_n-1×V_r/2¹+b_n-2×V_r/2²+b_n-3×V_r/2³+…+b₁×V_r/2^n-1+b₀×V_r/2ⁿ+Δ

二进制数b_n-1b_n-2…b₁b₀可以这样算得：先用V_r/2去除V_i，得到商数作为b_n-1，然后把余数乘以2，然后再用V_r/2除，得到商数作为b_n-2，……，依此类推，最终得到b_n-1b_n-2…b₁b₀。由此可以看出，整个运算就是一个不断做除法取整倍余的过程，因此可以用一系列的取整倍余部件串联而成。

由于V_i＜V_r，因此用V_r/2去除V_i所得的商数不可能大于1，因此这个除法部件可以用一个比较器担任(若V_i大于V_r/2，则商数为1，否则为0)；同理，上一级的2倍余数不可能大于V_r，因此用V_r/2去除这个2倍余数所得的商也不可能大于1，因此可以用比较器代替除法器；……；依此类推，所有除法器都可以用比较器代替。倍余运算可以使用一个模拟二路选择器和一个增益为2的减法器组成。若比较器输出为1，则模拟二路选择器的输出为基准信号V_r/2，否则，输出为0，增益为2的减法器将模拟输入信号和模拟二路选择器的输出相减再乘以2倍增益，得到2倍的余数。

一个完整的取整倍余部件由比较器1、二选一模拟数据选择器2、增益固定为2减法器3构成，如图1所示。

为了提高精度，可以在模拟输入信号加上LSB/2偏移量，使量化过程“四舍五入”，这样，量化误差Δ可以缩小到LSB/2，即精度提高了一倍。如图2所示。

附图说明

图1是一位模数转换子模块的电路原理图。

图2是高速高精度的流水线结构ADC结构框图。

图3是高速高精度的流水线结构ADC理想模数转换特性曲线。

图中1.比较器，2.二选一模拟数据选择器，3.固定增益为2的减法器。

具体实施方式

下面结合附图进一步描述本发明。

如图1，一位模数转换子模块由比较器1、二选一模拟数据选择器2、增益固定为2减法器3构成。比较器的正、反相输入端分别接输入信号V_i(被除数)和基准信号D(除数)，比较器输出Q(商)同时作为二选一模拟数据选择器的控制端。二选一模拟数据选择器的输入是基准信号D和0电平，如果Q为0则输出为0，如果Q为1则输出为D。增益为2的减法器的正反输入端分别接输入信号V_i二选一模拟数据选择器的输出，这样减法器输出2R为V_i除以(二进制除法)D的余数的2倍。

如图2将图1的一位模数转换子模块逐级级联起来，级数和转换器的分辨率N一致。各级的一位模数转换子模块的比较器反相输入端(除数)D接相同的参考电压的一半，即D＝V_r/2；比较器的正相输入端接上级的2倍余数输出2R，第一级的比较器的正相输入端接模拟输入信号V_i。

模拟输入信号V_i和参考电压的1/2即V_r/2被送入第一级一位模数转换子模块的比较器进行比较，如果V_i＞V_r/2，则比较器输出为1，这时二选一模拟数据选择器选择输出为V_r/2，减法器输出则为2(V_i-V_r/2)，即2倍的V_i除以V_r/2的余数；若V_i＜V_r/2，比较器的输出是0，这时二选一模拟数据选择器选择输出为0，减法器输出则为2V_i，同样是2倍的V_i除以V_r/2的余数。这样，就完成了模拟输入信号的最高位b_n-1转换，并且输出2倍的余数。

同样，第二级的一位模数转换子模块完成次高位b_n-2的转换，并且输出2倍的余数。

依次类推，最后n级的商Q输出连在一起就构成了转换器的整个输出。

在输入前加入的直流偏移量LSB/2是为了使转换器具有“四舍五入”特性。如果不加上LSB/2的偏移量，转换器具有“向下取整”的特性，比如，对3位的ADC，最大输出量是7，如果输入的模拟量是5.6，由于转换器具有“向下取整”的特性，输出将是5；加入这个偏移量后(在这种情况下是LSB/2＝0.5)，输入变成6.1，“向下取整”后变成6，刚好满足了“四舍五入”的需求。

Claims (3)

1、一种流水线结构高速高精度模拟数字转换器，电路由N个逐级串联的一位模拟数字转换子模块组成。每一个一位模拟数字转换子模块由比较器、二路模拟数据选择器、固定增益为2的减法器构成，其特征是：输入信号V和参考信号D加在比较器的正、反相输入端，比较器的输出Q作为该子模块的数字输出，同时比较器输出Q接二路模拟数据选择器的控制端，二路模拟数据选择器的二路模拟输入信号分别是0电平和参考信号D。二路模拟数据选择器的输出接减法器的反相输入端，减法器的正相输入端接输入信号V，减法器的增益固定为2。一位模拟数字转换子模块的输出包括输入信号除以参考信号的商Q和输入信号除以参考信号的余数的2倍2R。

2、根据权力要求1所述的流水线结构高速高精度模拟数字转换器，其特征为：所述的N个一位模拟数字转换子模块的参考信号都接整个模拟数字转换器的参考电压Vr的1/2，即Vr/2。一位模拟数字转换子模块的输入信号V接上一级的一位模拟数字转换子模块的2倍余数输出2R，第一级的一位模拟数字转换子模块的输入信号接整个模拟数字转换器的输入Vi。N个一位模拟数字转换子模块的比较器输出Q端联合起来形成整个模拟数字转换器的输出。

3、根据权力要求1所述的流水线结构高速高精度模拟数字转换器，其特征为：所述的整个模拟数字转换器的输入Vi为真正的模拟输入信号增加了LSB/2的偏移量形成的，使模拟数字转换器的精度提高LSB/2。

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