JPWO2008032607A1 - Ａｄ変換器、ａｄ変換方法、ａｄ変換プログラムおよび制御装置 - Google Patents

Abstract

アナログ入力信号（ＶＩＮ）をデジタル化したデジタル出力信号を出力するＡＤ変換器（１０）であって、アナログ入力信号（ＶＩＮ）と、指定されたデジタルの閾値データに応じたアナログ閾値とをそれぞれ比較する複数の比較器（１４）と、複数の比較器（１４）に互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、デジタル出力信号における上位フィールドに対応するデータ値を絞り込む上位フィールド決定部（１８）と、上位フィールドより下位側の下位フィールドに対応するデータ値の複数の候補値を、複数の比較器を用いて算出する下位フィールド算出部（２０）と、複数の候補値に基づいて、下位フィールドに対応するデータ値を決定する下位フィールド決定部（２２）とを備えるＡＤ変換器（１０）を提供する。

Description

本発明は、ＡＤ変換器、ＡＤ変換方法、ＡＤ変換プログラムおよび制御装置に関する。特に本発明は、アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器、ＡＤ変換方法、ＡＤ変換プログラムおよび制御装置に関する。本出願は、下記の米国出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．米国特許出願 １１／５２０４３６ 出願日 ２００６年９月１３日

ＡＤ変換器は、アナログ信号をデジタル信号に変換する。ＡＤ変換器は、１クロックで１ビットずつ量子化するシングルビット方式、および、１クロックで複数ビットを量子化する多ビット方式に分類される。シングルビット方式のＡＤ変換器として、例えば逐次比較型ＡＤ変換器（例えば、非特許文献１、２、３参照。）およびΔΣ型ＡＤ変換器が知られている。多ビット方式のＡＤ変換器として、例えばフラッシュ型ＡＤ変換器が知られている。
Ricardo E.Suarez, Paul R.Gray and David A.Hodges, "An All-MOS Charge-Redistribution A/D Conversion Technique ",IEEE International Solid-State Circuits Conference, 1974, P.194-195,248 James McCreary and Paul R.Gray, "A High-Speed, All-MOS Successive-Approximation Weighted Capacitor A/D Conversion Technique", IEEE International Solid-State Circuits Conference,1975,P.38-39,211 JAMES L.McCREARY and PAUL R.GRAY, "All-MOS Charge Redistribution Analog-to-Digital Conversion Techniques - Part 1", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.SC-10, NO.6, DECEMBER 1975, P.371-379

ところで、多ビット方式のＡＤ変換器は、シングルビット方式のＡＤ変換器に比べて、変換時間が短い。しかし、多ビット方式のＡＤ変換器は、高分解能を実現する場合、回路規模が大きくなる。一方、シングルビット方式のＡＤ変換器は、多ビット方式のＡＤ変換器に比べて、回路規模が小さい。しかし、シングルビット方式のＡＤ変換器は、ある分解能を実現する場合、１ビットずつ変換するので、変換時間が長くなる。

さらに、多ビット方式のＡＤ変換器およびシングルビット方式のＡＤ変換器は、ともに、高分解能を実現する場合に、量子化幅が狭くなり雑音に対する尤度が少なくなるので、精度が悪くなる。これを解決することを目的として入力信号を演算増幅器により増幅した場合、多ビット方式およびシングルビット方式のＡＤ変換器は、消費電力が増加し、さらに、精度が演算増幅器の特性に依存してしまう。

そこで本発明は、上記の課題を解決することのできるＡＤ変換器、ＡＤ変換方法、ＡＤ変換プログラムおよび制御装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本発明の第１の形態によると、アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器であって、アナログ入力信号と、指定されたデジタルの閾値データに応じたアナログ閾値とをそれぞれ比較する複数の比較器と、複数の比較器に互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、デジタル出力信号における上位フィールドに対応するデータ値を絞り込む上位フィールド決定部と、上位フィールドより下位側の下位フィールドに対応するデータ値の複数の候補値を、複数の比較器を用いて算出する下位フィールド算出部と、複数の候補値に基づいて、下位フィールドに対応するデータ値を決定する下位フィールド決定部とを備えるＡＤ変換器を提供する。

下位フィールド算出部は、下位フィールドに対応するデータ値の候補値を、複数の比較器を分割した複数のグループのそれぞれを用いて並列に算出してよい。上位フィールド決定部は、上位フィールドに対応するデータ値が互いに異なる閾値データを複数の比較器のそれぞれに対して並列に供給し、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データと、アナログ入力信号が当該閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の閾値データとの間のデータ値に上位フィールドのデータ値を絞り込んでいく上位決定フェーズを少なくとも１回行って、上位フィールドのデータ値を一の値に決定してよい。

複数の比較器を１ずつに分割した複数のグループのそれぞれについて、下位フィールド算出部は、上位フィールド決定部が決定したデータ値を上位フィールドのデータ値とし、０を下位フィールドのデータ値とした候補値の初期値を設定し、下位フィールドの最上位ビットから最下位ビットまでの各ビットについて、最上位ビットから順に、候補値における当該ビットを１とした閾値データを当該グループの比較器に供給し、アナログ入力信号が、閾値データに応じたアナログ閾値以上の場合に候補値の当該ビットを１とし、アナログ閾値未満の場合に候補値の当該ビットを０として、候補値を更新し、下位フィールドの最下位ビットまで候補値を更新した結果得られた候補値を下位フィールド決定部に供給してよい。

複数の比較器を２以上ずつに分割した複数のグループのそれぞれについて、下位フィールド算出部は、下位フィールドに対応するデータ値が互いに異なる閾値データを複数の比較器のそれぞれに対して並列に供給し、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データと、アナログ入力信号が当該閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の閾値データとの間のデータ値に、下位フィールドのデータ値の候補値を絞り込む下位決定フェーズを少なくとも１回行うことにより、デジタル出力信号の下位フィールドのデータ値を絞り込んで、下位フィールドのデータ値を一の値に決定してよい。

複数の候補値のそれぞれについて、下位フィールド算出部は、複数の比較器に互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、下位フィールドに対応するデータ値を絞り込んでいく下位決定フェーズを少なくとも１回行って、当該候補値の下位フィールドのデータ値を一の値に決定してよい。

下位フィールド決定部は、複数の候補値の平均値を下位フィールドのデータ値として決定してよい。下位フィールド決定部は、複数の候補値のうち、複数の候補値の平均値との差が予め定められた最大誤差値以下である少なくとも１つの候補値の平均値を下位フィールドのデータ値として決定してよい。ＡＤ変換器は、上位フィールドおよび下位フィールドのデータ値の決定に先立って、複数の比較器の少なくとも１つにアナログ閾値０を指定する閾値データを供給して、アナログ入力信号の符号を決定する符号決定部を更に備えてよい。

ＡＤ変換器は、デジタル出力信号の上位フィールドのビット数および下位フィールドのビット数を設定するビット数設定部を更に備える。ビット数設定部は、既に出力されたサンプルのデジタル出力信号の下位フィールドの複数の候補値に基づき、上位フィールドのビット数および下位フィールドのビット数を変更する。

本発明の第２の形態によると、アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換方法であって、アナログ入力信号と、指定されたデジタルの閾値データに応じたアナログ閾値とをそれぞれ比較する複数の比較器に、互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、デジタル出力信号における上位フィールドに対応するデータ値を絞り込む上位フィールド決定段階と、上位フィールドより下位側の下位フィールドに対応するデータ値の複数の候補値を、複数の比較器を用いて算出する下位フィールド算出段階と、複数の候補値に基づいて、下位フィールドに対応するデータ値を決定する下位フィールド決定段階とを備えるＡＤ変換方法を提供する。

本発明の第３の形態によると、アナログ入力信号をデジタル化したデジタル出力信号をコンピュータにより算出するＡＤ変換プログラムであって、当該プログラムは、コンピュータを、アナログ入力信号と、指定されたデジタルの閾値データに応じたアナログ閾値とをそれぞれ比較する複数の比較器に、互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、デジタル出力信号における上位フィールドに対応するデータ値を絞り込む上位フィールド決定部と、上位フィールドより下位側の下位フィールドに対応するデータ値の複数の候補値を、複数の比較器を用いて算出する下位フィールド算出部と、複数の候補値に基づいて、下位フィールドに対応するデータ値を決定する下位フィールド決定部として機能させるＡＤ変換プログラムを提供する。

本発明の第４の形態によると、アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器を制御する制御装置であって、アナログ入力信号と、指定されたデジタルの閾値データに応じたアナログ閾値とをそれぞれ比較する複数の比較器に、互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、デジタル出力信号における上位フィールドに対応するデータ値を絞り込む上位フィールド決定部と、上位フィールドより下位側の下位フィールドに対応するデータ値の複数の候補値を、複数の比較器を用いて算出する下位フィールド算出部と、複数の候補値に基づいて、下位フィールドに対応するデータ値を決定する下位フィールド決定部とを備える制御装置を提供する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

図１は、本実施形態に係るＡＤ変換器１０の構成を示す。 図２は、本実施形態に係る比較器１４の構成の一例を示す。 図３は、本実施形態に係るＡＤ変換器１０によるアナログデジタル処理の各段階を示す。 図４は、上位フィールド決定段階（Ｓ２）において、複数の比較器１４に対して多ビット変換処理を実行させ、下位フィールド決定段階（Ｓ３）において、複数の比較器１４のそれぞれに対して逐次比較処理を実行させた場合における、ＡＤ変換器１０による変換処理の一例を示す。 図５は、下位フィールド決定段階（Ｓ３）における変形例を示す。 図６は、上位１ビット目から上位４ビット目までの４ビットを、上位フィールド決定段階（第１上位決定フェーズ）において多ビット変換処理により変換した一例を示す。 図７は、上位５ビット目から上位８ビット目までの４ビットを、上位フィールド決定段階（第２上位決定フェーズ）において多ビット変換処理により変換した一例を示す。 図８は、上位９ビット目の１ビットを下位フィールド決定段階において逐次比較処理を複数並行した変換の一例を示す。 図９は、上位１０ビット目（最下位ビット）の１ビットを下位フィールド決定段階において逐次比較処理を複数並行した変換の一例を示す。 図１０は、本実施形態の変形例に係るＡＤ変換器１０の構成を示す。 図１１は、変形例に係るＡＤ変換器１０の上位フィールド決定部１８または下位フィールド算出部２０によるオーバーレンジ比較処理の一例を示す。 図１２は、本発明の実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係るＡＤ（ＡＮＡＬＯＧ ＴＯ ＤＩＧＩＴＡＬ）変換器１０の構成を示す。ＡＤ変換器１０は、アナログ入力信号をデジタル化したデジタル出力信号を出力する。本実施形態において、ＡＤ変換器１０は、アナログ入力信号の電圧値Ｖ_ＩＮを所定の変換周期毎に所定数ビットのデータ値に変換する。

ＡＤ変換器１０は、サンプルホールド部１２と、複数の比較器１４と、選択部１６と、上位フィールド決定部１８と、下位フィールド算出部２０と、下位フィールド決定部２２と、記憶部２４と、閾値制御部２６とを備える。サンプルホールド部１２は、サンプルホールド信号に応じて、アナログ入力信号をサンプルし、サンプルしたアナログ入力信号をホールドする。サンプルホールド部１２は、一例として、アナログ入力信号の電圧値Ｖ_ＩＮをコンデンサによってサンプルして、コンデンサによってサンプルされたアナログ入力信号の電圧値Ｖ_ＩＮを一定期間ホールドしてよい。

複数の比較器１４のそれぞれは、サンプルホールド部１２によりホールドされたアナログ入力信号と、閾値制御部２６により指定されたデジタルの閾値データに応じたアナログ閾値とを比較する。複数の比較器１４のそれぞれは、一例として、デジタル出力信号のデータ値と同じビット数（例えば、ｎビット（ｎは２以上の整数。））を有する閾値データにより閾値電圧が指定され、指定された閾値電圧とアナログ入力信号の電圧値Ｖ_ＩＮとを比較してよい。この場合において、複数の比較器１４のそれぞれは、一例として、ＤＡＣ３２と、比較回路３４とを有してよい。ＤＡＣ３２は、参照信号の電圧値とグランドとの間を略均等な間隔で２^ｎ段階で分割した複数の電圧のうちのいずれかの１つの電圧を、指定された閾値データに応じて出力する。比較回路３４は、サンプルホールド部１２によりホールドされたアナログ入力信号の電圧値Ｖ_ＩＮと、ＤＡＣ３２により出力された閾値電圧とを比較する。本実施形態においては、比較器１４は、アナログ入力信号が閾値データに応じたアナログ閾値以上である比較結果を生じた場合にはＬ論理（０）を出力し、アナログ入力信号が閾値データに応じたアナログ閾値未満である比較結果を生じた場合にはＨ論理（１）を出力する。

選択部１６は、複数の比較器１４のそれぞれから出力された複数の比較結果を、上位フィールド決定部１８および下位フィールド算出部２０に供給する。上位フィールド決定部１８は、複数の比較器１４に互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、デジタル出力信号における予め定められたビット数分の上位フィールドに対応するデータ値を絞り込む。

下位フィールド算出部２０は、上位フィールドより下位側の予め定められたビット数分の下位フィールドに対応するデータ値の複数の候補値を、複数の比較器１４を用いて算出する。下位フィールド算出部２０は、一例として、下位フィールドに対応するデータ値の候補値を、複数の比較器１４を分割した複数のグループのそれぞれを用いて並列に算出してよい。下位フィールド決定部２２は、複数の候補値に基づいて、下位フィールドに対応するデータ値を決定する。

記憶部２４は、上位フィールド決定部１８および下位フィールド決定部２２により決定されたデジタル出力信号の上位フィールドおよび下位フィールドのデータ値を記憶する。閾値制御部２６は、上位フィールド決定部１８および下位フィールド算出部２０の制御に応じて、複数の比較器１４のそれぞれに対して指定すべき閾値データを出力する。さらに、閾値制御部２６は、複数の比較器１４による比較タイミングを指定するストローブ信号およびサンプルホールド部１２によるアナログ入力信号のサンプルタイミングおよびホールドタイミングを指定するサンプルホールド信号を出力する。

以上の構成のＡＤ変換器１０は、１サンプル分の変換周期内において、２段階の変換処理を行う。まず、ＡＤ変換器１０は、第１段階において、デジタル出力信号における予め定められたビット数分の上位フィールドに対応するデータ値を、複数の比較器１４を用いた多ビット変換処理により決定する。続いて、ＡＤ変換器１０は、第２段階において、上位フィールドより下位側の予め定められたビット数分の下位フィールドに対応するデータ値を、逐次比較処理を複数並行して実行することにより複数の候補値を算出し、これら複数の候補値に基づき１つのデータ値を決定する。

なお、上位フィールドは、下位フィールドに対して相対的に上位ビットに位置すればよく、デジタル出力信号の全ビットを分割したうちの上位側のフィールドに限られない。同様に、下位フィールドは、上位フィールドに対して相対的に下位ビットに位置すればよく、デジタル出力信号の全ビットを分割したうちの下位側のフィールドに限られない。

図２は、本実施形態に係る比較器１４の構成の一例を示す。比較器１４は、一例として、比較回路４０と、サンプルスイッチ４２と、第１〜第ｎのコンデンサ４４−１〜４４−ｎと、第１〜第ｎの入力切替スイッチ４６−１〜４６−ｎと、第１〜第ｎのビットスイッチ４８−１〜４８−ｎとを有してよい。なお、ｎは、閾値データのビット数（２以上の整数。）である。

比較回路４０は、マイナス入力端子がグランドに接続される。比較回路４０は、プラス入力端子に印加された電圧がマイナス入力端子に印加された電圧（グランド電位）以上の場合にＨ論理（１）を出力し、プラス入力端子の印加電圧がマイナス入力端子に印加された電圧（グランド電位）未満の場合にＬ論理（０）を出力する。

サンプルスイッチ４２は、サンプルホールド信号によりサンプルが指定されている場合、比較回路４０のプラス入力端子をグランドに接続し、サンプルホールド信号によりホールドが指定されている場合、比較回路４０のプラス入力端子とグランド間との間を開放する。

第１〜第ｎのコンデンサ４４−１〜４４−ｎは、ｎビットの閾値データの各ビットに順番に対応する。すなわち、第１のコンデンサ４４−１は下位から１ビット目（最下位ビット）に対応し、第２のコンデンサ４４−２は下位から２ビット目に対応し、第３のコンデンサ４４−３は下位から３ビット目に対応し、…、そして、第ｎのコンデンサ４４−ｎは下位からｎビット目（最上位ビット）に対応する。第１のコンデンサ４４−１は容量が所定値Ｃとされ、第２のコンデンサ４４−２は容量が所定値Ｃの２^０倍（１倍）の２^０×Ｃとされ、第３のコンデンサ４４−３は容量が所定値Ｃの２^１倍の２^１×Ｃとされ、第４のコンデンサ４４−４は容量が所定値Ｃの２^２倍の２^２×Ｃとされ、…、そして、第ｎのコンデンサ４４−ｎは容量が所定値Ｃの２^ｎ−１倍の２^ｎ−１×Ｃとされる。第１〜第ｎのコンデンサ４４−１〜４４−ｎは、一端が、比較回路４０のプラス入力端子に接続される。

第１〜第ｎの入力切替スイッチ４６−１〜４６−ｎは、第１〜第ｎのコンデンサ４４−１〜４４−ｎのそれぞれに対応する。第１〜第ｎの入力切替スイッチ４６−１〜４６−ｎは、サンプルホールド信号によりサンプルが指定されている場合、アナログ入力信号Ｖ_ＩＮを、第１〜第ｎのコンデンサ４４−１〜４４−ｎにおける比較回路４０のプラス入力端子に接続されていない側の端子（以下、第１〜第ｎのコンデンサ４４−１〜４４−ｎの他端という。）に印加する。第１〜第ｎの入力切替スイッチ４６−１〜４６−ｎは、サンプルホールド信号によりホールドが指定されている場合、参照信号Ｖ_ＲＥＦまたはグランド電位を、第１〜第ｎのコンデンサ４４−１〜４４−ｎの他端に印加する。

第１〜第ｎのビットスイッチ４８−１〜４８−ｎは、ｎビットの閾値データの各ビットに順番に対応する。すなわち、第１のビットスイッチ４８−１は下位から１ビット目（最下位ビット）に対応し、第２のビットスイッチ４８−２は下位から２ビット目に対応し、第３のビットスイッチ４８−３は下位から３ビット目に対応し、…、そして、第ｎのビットスイッチ４８−ｎは下位からｎビット目（最上位ビット）に対応する。第１〜第ｎのビットスイッチ４８−１〜４８−ｎのそれぞれは、閾値データの対応するビットがＨ論理（１）の場合には、参照信号Ｖ_ＲＥＦを、対応する第１〜第ｎのコンデンサ４４−１〜４４−ｎの他端に印加する。第１〜第ｎのビットスイッチ４８−１〜４８−ｎのそれぞれは、閾値データの対応するビットがＬ論理（０）の場合には、グランド電位を、対応する第１〜第ｎのコンデンサ４４−１〜４４−ｎの他端に印加する。

このような構成の比較器１４は、サンプル時において、第１〜第ｎのコンデンサ４４−１〜４４−ｎの一端がグランドに接続され、他端にアナログ入力信号の電圧値Ｖ_ＩＮが印加される。従って、第１〜第ｎのコンデンサ４４−１〜４４−ｎは、サンプル時において、アナログ入力信号の電圧値Ｖ_ＩＮをサンプルすることができる。

また、このような構成の比較器１４は、ホールド時において、第１〜第ｎのコンデンサ４４−１〜４４−ｎの一端とグランドとの接続が開放され、且つ、アナログ入力信号の電圧値Ｖ_ＩＮの他端への印加が停止される。従って、第１〜第ｎのコンデンサ４４−１〜４４−ｎは、ホールド時において、比較回路４０のプラス入力端子に対して、ホールドしたアナログ入力信号の電圧Ｖ_ＩＮの逆電圧（−Ｖ_ＩＮ）を印加する。

これに加えて、ホールド時において、第１〜第ｎのコンデンサ４４−１〜４４−ｎのそれぞれは、閾値データの対応するビット値がＨ論理（１）の場合には他端に電圧Ｖ_ＲＥＦが印加され、閾値データの対応するビット値がＬ論理（０）の場合には他端にグランド電位が印加される。従って、ホールド時において、第１〜第ｎのコンデンサ４４−１〜４４−ｎのそれぞれは、下記式（１）に示す電圧Ｖ_ＴＨを、比較回路４０のプラス入力端子に印加することができる。

Ｖ_ＴＨ＝−Ｖ_ＩＮ＋｛（Ｖ_ＲＥＦ／２^１）×（Ｔ_ｎ）＋（Ｖ_ＲＥＦ／２^２）×（Ｔ_ｎ−１）＋…＋（Ｖ_ＲＥＦ／２^ｎ−１）×（Ｔ_２）＋（Ｖ_ＲＥＦ／２^ｎ）×（Ｔ_１）｝ …（１）

式（１）において、Ｔ_１は閾値データの下位から第１ビット目（最下位ビット）の論理値を示し、Ｔ_２は閾値データの下位から第２ビット目の論理値を示し、…、Ｔ_ｎは閾値データの下位から第ｎビット目（最上位ビット）の論理値を示す。

式（１）に示す電圧Ｖ_ＴＨは、アナログ入力信号の電圧値Ｖ_ＩＮが閾値データに応じた閾値電圧（式（１）における中カッコ｛｝で囲んだ式で表される電圧）以上であればグランド電位（０Ｖ）以上となる。また、電圧Ｖ_ＴＨは、アナログ入力信号の電圧値Ｖ_ＩＮが閾値データに応じた閾値電圧未満であればグランド電位（０Ｖ）未満となる。

そして、比較回路４０は、グランド電位と、電圧Ｖ_ＴＨとの比較結果を示す論理値を出力する。すなわち、式（１）の電圧Ｖ_ＴＨがグランド電位以上の場合にＬ論理（０）を出力し、式（１）の電圧Ｖ_ＴＨがグランド電位未満の場合にＨ論理（１）を出力する。

このような構成の比較器１４によれば、アナログ入力信号の電圧値Ｖ_ＩＮと、閾値データに応じた電圧値とを比較することができる。さらに、このような構成の比較器１４によれば、アナログ入力信号の電圧値Ｖ_ＩＮをサンプルホールド機能も有することができる。これにより、ＡＤ変換器１０は、サンプルホールド部１２を備えなくてよく、構成が簡易となる。

さらに、このような構成の比較器１４は、サンプルホールド部１２を設けた場合と同等の容量でサンプルする場合、個々のコンデンサ４４の容量が小さくなるので、時定数が小さくなり、サンプル時間を短くすることができる。また、このような構成の比較器１４は、個々のコンデンサ４４がサンプルホールド部１２と同等の精度でアナログ入力信号をサンプルする場合、複数のコンデンサ４４に含まれるノイズが平均化されるので、精度をよくすることができる。

図３は、本実施形態に係るＡＤ変換器１０によるアナログデジタル処理の各段階を示す。ＡＤ変換器１０は、まず、サンプル段階（Ｓ１）において、アナログ入力信号をサンプルする。ＡＤ変換器１０は、サンプル完了後、サンプルしたアナログ入力信号を上位フィールド決定段階（Ｓ２）および下位フィールド決定段階（Ｓ３）を完了するまでホールドする。

次に、ＡＤ変換器１０は、上位フィールド決定段階（Ｓ２）において、デジタル出力信号の上位フィールドに対応するデータ値を、複数の比較器１４を用いた多ビット変換処理によるデータ値の決定フェーズ（上位決定フェーズ）を少なくとも１回行うことにより決定する。次に、ＡＤ変換器１０は、下位フィールド決定段階（Ｓ３）において、デジタル出力信号の下位フィールドに対応するデータ値を、逐次比較処理を複数並行して実行することにより複数の候補値を算出し、これら複数の候補値に基づき１つのデータ値を決定する。次に、ＡＤ変換器１０は、出力段階（Ｓ４）において、上位フィールド決定段階（Ｓ２）および下位フィールド決定段階（Ｓ３）で決定されたデジタル出力信号の全フィールドのデータ値を出力する。

ＡＤ変換器１０は、以上のＳ１〜Ｓ４の段階を変換周期毎に繰り返す。これにより、ＡＤ変換器１０は、変換周期毎に、アナログ入力信号をデジタル値に変換したデータ値を、出力することができる。なお、ＡＤ変換器１０は、１変換周期内においてサンプル段階（Ｓ１）、上位フィールド決定段階（Ｓ２）および下位フィールド決定段階（Ｓ３）を行えば、当該変換周期において変換されたデータ値を出力する出力段階（Ｓ４）を、当該変換周期以後に行ってもよい。

図４は、上位フィールド決定段階（Ｓ２）において、複数の比較器１４に対して多ビット変換処理を実行させ、下位フィールド決定段階（Ｓ３）において、複数の比較器１４のそれぞれに対して逐次比較処理を実行させた場合における、ＡＤ変換器１０による変換処理の一例を示す。

なお、図４は、一例として、ａ＜ｂ＜ｃ＜ｄ＜ｅ＜ｆ（ａ〜ｆは１以上の整数。）とし、デジタル出力信号における上位からａ〜ｂビット目のデータ値（Ｄ［ａ：ｂ］）および上位からｃ〜ｄビット目のデータ値（Ｄ［ｃ：ｄ］）をそれぞれ上位フィールド決定段階（Ｓ２）において決定し、デジタル出力信号における上位からｅ〜ｆビット目のデータ値（Ｄａｖｇ［ｅ：ｆ］）を下位フィールド決定段階（Ｓ３）において決定する場合を示す。また、閾値データのビット数は、デジタル出力信号と同一のビット数である場合を示す。また、図４において、Ｓ１１における閾値を示す目盛と、Ｓ１２における閾値の目盛との間を結ぶ点線は、同値の閾値であることを示す。図４において、Ｓ１２と、Ｓ３との間の点線も同様である。

上位フィールド決定部１８は、上位フィールド決定段階（Ｓ２）において、一例として、複数の比較器１４を用いた多ビット変換処理によるデータ値の決定フェーズ（上位決定フェーズ）を複数回行って、デジタル出力信号の上位フィールドに対応するデータ値を決定してよい。一例として、上位フィールド決定部１８は、図４に示すように、ａ〜ｂビット目のデータ値（Ｄ［ａ：ｂ］）を第１上位決定フェーズ（Ｓ１１）により決定し、次に、ｃ〜ｄビット目のデータ値（Ｄ［ｃ：ｄ］）を第２上位決定フェーズ（Ｓ１２）により決定してよい。

第１上位決定フェーズ（Ｓ１１）において、上位フィールド決定部１８は、閾値制御部２６を制御して、上位フィールドに対応するデータ値が互いに異なる閾値データを、複数の比較器１４のそれぞれに対して並列に供給する。上位フィールド決定部１８は、第１上位決定フェーズ（Ｓ１１）において、一例として、ａ〜ｂビット目のデータ値が互いに異なり、他のビットが互いに同一（例えば０）の閾値データを、複数の比較器１４のそれぞれに並列に供給してよい。上位フィールド決定部１８は、一例として、複数の比較器１４のそれぞれから例えば０Ｖ以上＋Ｖ_ＲＥＦ以下の範囲を２^{（ｂ−ａ＋１）}段階に略均等に分割した２^{（ｂ−ａ＋１）}個の閾値電圧を発生させるべく、複数の比較器１４のそれぞれに対して並列に互いに異なる閾値データを供給してよい。

第１上位決定フェーズ（Ｓ１１）において、閾値データが供給された複数の比較器１４のそれぞれは、アナログ入力信号が、対応する閾値データに応じたアナログ値以上であるか否かを比較する。上位フィールド決定部１８は、複数の比較器１４による比較結果に基づき、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データと、アナログ入力信号が当該閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の閾値データとの間のデータ値に、上位フィールドのデータ値を絞り込む。上位フィールド決定部１８は、一例として、デジタル出力信号における上位フィールドのデータ値を、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データにおける上位フィールドの値に決定してよい。本例においては、上位フィールド決定部１８は、デジタル出力信号におけるａ〜ｂビット目のデータ値を、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データのａ〜ｂビット目のデータ値に決定してよい。

次に、第２上位決定フェーズ（Ｓ１２）において、上位フィールド決定部１８は、閾値制御部２６を制御して、当該フェーズにおいて決定すべき上位フィールドに対応するデータ値が互いに異なり、他のビットが互いに同一の閾値データを、複数の比較器１４のそれぞれに対して並列に供給する。この場合において、上位フィールド決定部１８は、前フェーズまでにデータ値が決定されているフィールドの値が、当該決定されたデータ値に設定された閾値データを、供給する。上位フィールド決定部１８は、一例として、ａ〜ｂビット目が第１上位決定フェーズ（Ｓ１１）で決定されたデータ値に設定され、ｃ〜ｄビット目が互いに異なるデータ値に設定され、ｅ〜ｆビット目が同一のデータ値（例えば０）に設定された閾値データを、複数の比較器１４のそれぞれに並列に供給してよい。

上位フィールド決定部１８は、一例として、前フェーズにおいてアナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データに対応する閾値電圧以上、前フェーズにおいてアナログ入力信号が当該閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の閾値データに対応する閾値電圧以下の範囲を２^{（ｄ−ｃ＋１）}段階に略均等に分割した２^{（ｄ−ｃ＋１）}個の閾値電圧を発生させるべく、複数の比較器１４のそれぞれに対して並列に互いに異なる閾値データを供給してよい。

第２上位決定フェーズ（Ｓ１２）において、閾値データが供給された複数の比較器１４のそれぞれは、アナログ入力信号が、対応する閾値データに応じたアナログ値以上であるか否かを比較する。上位フィールド決定部１８は、複数の比較器１４による比較結果に基づき、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データと、アナログ入力信号が当該閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の閾値データとの間のデータ値に、当該フェーズにおいて決定すべき上位フィールドのデータ値を絞り込む。上位フィールド決定部１８は、一例として、デジタル出力信号における上位フィールドのデータ値を、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データにおける上位フィールドの値に決定してよい。本例においては、上位フィールド決定部１８は、デジタル出力信号におけるｃ〜ｄビット目のデータ値を、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データのｃ〜ｄビット目のデータ値に決定してよい。

以上のように、上位フィールド決定部１８は、上位フィールド決定段階（Ｓ２）において、多ビット変換処理によるデータ値の決定フェーズ（上位決定フェーズ）を少なくとも１回行い、上位フィールドに対応するデータ値を一の値に決定する。

なお、多ビット変換処理において、上位フィールド決定部１８は、発生する複数の閾値データと、当該複数の閾値データが供給される複数の比較器１４との対応関係を、例えば変換周期毎に変更してよい。上位フィールド決定部１８は、一例として、乱数に応じて複数の閾値データと複数の比較器１４との対応関係を変更してよい。これにより、ＡＤ変換器１０によれば、複数の比較器１４間における精度のばらつきが平均化されるので、ノイズを低減することができる。

上位フィールド決定段階（Ｓ２）が完了すると、次に、下位フィールド算出部２０および下位フィールド決定部２２は、下位フィールド決定段階（Ｓ３）において、デジタル出力信号の下位フィールドに対応するデータ値を、逐次比較処理を複数並行して実行することにより複数の候補値を算出し、これら複数の候補値に基づき１つのデータ値を決定する。

下位フィールド決定段階（Ｓ３）において、下位フィールド算出部２０は、閾値制御部２６を制御して、複数の比較器１４を１ずつに分割した複数のグループのそれぞれについて、下位フィールドに対応するデータ値の複数の候補値を、複数の比較器１４を用いて逐次比較処理により算出する。すなわち、下位フィールド算出部２０は、複数の比較器１４のそれぞれに逐次比較処理に対応した動作をさせて、並列に下位フィールドに対応する値を算出する。これにより、下位フィールド算出部２０は、逐次比較処理により算出した複数の候補値を得ることができる。本例において、下位フィールド算出部２０は、複数の比較器１４のそれぞれに逐次比較処理に対応した動作をさせて、ｅ〜ｆビット目の複数の候補値を算出してよい。

そして、下位フィールド決定部２２は、下位フィールド算出部２０により算出された複数の候補値に基づいて、下位フィールドに対応するデータ値を決定する。下位フィールド決定部２２は、一例として、複数の候補値の平均値を下位フィールドのデータ値として決定してよい。なお、下位フィールド決定部２２は、一例として、複数の候補値のうち、複数の候補値の平均値との差が予め定められた最大誤差値以下である少なくとも１つの候補値の平均値を下位フィールドのデータ値として決定してよい。これにより、下位フィールド決定部２２によれば、精度の良いＡＤ変換をすることができる。また、下位フィールド決定部２２は、複数の候補値の平均値の小数点以下の値を、デジタル出力信号における当該下位フィールドより下位のデータ値として決定してもよい。

下位フィールド算出部２０は、一例として、比較器１４を用いて、次のように逐次比較処理を行ってよい。

まず、下位フィールド算出部２０は、上位フィールド決定段階（Ｓ２）において上位フィールド決定部１８が決定したデータ値を上位フィールドのデータ値とし、０を下位フィールドのデータ値とした候補値の初期値を、閾値データとして設定する。なお、これに代えて、下位フィールド算出部２０は、上位フィールド決定部１８が決定したデータ値を上位フィールドのデータ値とし、１を下位フィールドのデータ値とした候補値の初期値を、閾値データとして設定してもよい。

続いて、下位フィールド算出部２０は、下位フィールドの最上位ビットから最下位ビットまでの各ビットについて、最上位ビットから順に、候補値における当該ビットを１とした閾値データを当該グループの比較器１４に供給する。すなわち、下位フィールド算出部２０は、初期値の状態から、下位フィールドにおける最上位ビットから最下位ビットまでを最上位ビットから順次に１としていった候補値を、閾値データとして複数の比較器１４のそれぞれに対して並列に供給しながら、複数の比較器１４のそれぞれに対してアナログ入力信号と供給された閾値データに応じたアナログ値とを比較させる。

これに代えて、１を下位フィールドのデータ値とした候補値の初期値を設定した場合には、下位フィールド算出部２０は、下位フィールドの最上位ビットから最下位ビットまでの各ビットについて、最上位ビットから順に、候補値における当該ビットを０とした閾値データを当該グループの比較器１４に供給してよい。すなわち、下位フィールド算出部２０は、初期値の状態から、下位フィールドにおける最上位ビットから最下位ビットまでを最上位ビットから順次に０としていった候補値を、閾値データとして複数の比較器１４のそれぞれに対して並列に供給しながら、複数の比較器１４のそれぞれに対してアナログ入力信号と供給された閾値データに応じたアナログ値とを比較させてよい。

さらに、下位フィールド算出部２０は、下位フィールドの最上位ビットから最下位ビットまでの各ビットについて、比較器１４の比較結果に基づき、アナログ入力信号が、閾値データに応じたアナログ閾値以上の場合に候補値の当該ビットを１とし、アナログ閾値未満の場合に候補値の当該ビットを０として、候補値を更新する。すなわち、下位フィールド算出部２０は、複数の比較器１４毎に、下位フィールドの最上位ビットから順に１としていった各タイミングにおいて、アナログ入力信号が閾値データに応じたアナログ閾値以上であった場合、当該タイミングにおいて１とされた候補値のビットを１に更新し、アナログ入力信号が閾値データに応じたアナログ閾値未満であった場合、当該タイミングにおいて１とされた候補値のビットを０に更新する。

これに代えて、１を下位フィールドのデータ値とした候補値の初期値を設定した場合には、下位フィールド算出部２０は、アナログ入力信号が、閾値データに応じたアナログ閾値より大きい場合に候補値の当該ビットを１とし、アナログ閾値以下の場合に候補値の当該ビットを０として、候補値を更新する。すなわち、下位フィールド算出部２０は、複数の比較器１４毎に、下位フィールドの最上位ビットから順に０としていった各タイミングにおいて、アナログ入力信号が閾値データに応じたアナログ閾値より大きかった場合、当該タイミングにおいて０とされた候補値のビットを１に更新し、アナログ入力信号が閾値データに応じたアナログ閾値以下であった場合、当該タイミングにおいて０とされた候補値のビットを０に更新してよい。

以上のように、下位フィールド算出部２０は、候補値を初期値（全てのビットが０）の状態から上位ビットから順に１としながら変化させ、且つ、候補値における１としたビットの値を比較結果に応じて順次に更新するので、上位ビットから１ビット毎に逐次にアナログデジタル変換をすることができる。

続いて、下位フィールド算出部２０は、下位フィールドの最下位ビットまで候補値を更新した結果得られた候補値を下位フィールド決定部２２に供給する。以上のように下位フィールド決定段階（Ｓ３）において、下位フィールド算出部２０は、下位フィールドに対応する複数の候補値を、並列した逐次比較処理により決定することができる。

なお、下位フィールド算出部２０は、一例として、並列した逐次比較処理を、さらに時間方向に複数回行ってもよい。すなわち、下位フィールド算出部２０は、複数の候補値を逐次比較処理により算出する処理を、ｍ回（ｍは１以上の整数。）行ってもよい。そして、下位フィールド決定部２２は、下位フィールド算出部２０により算出された複数の候補値に基づいて、下位フィールドに対応するデータ値を決定してよい。下位フィールド決定部２２は、一例として、複数の候補値の平均値を下位フィールドのデータ値として決定してよい。

図５は、下位フィールド決定段階（Ｓ３）における変形例を示す。下位フィールド決定段階（Ｓ３）において、下位フィールド算出部２０は、図４に示した処理に代えて、図５に示すような、複数の比較器１４を２以上ずつに分割した複数のグループのそれぞれに、多ビット変換および逐次比較処理を組合わせた処理を実行させてよい。例えば、下位フィールド算出部２０は、１６個の比較器１４を２ずつのグループに分割して、４個の比較器１４を含むグループ毎に多ビット変換および逐次比較処理を組合わせた処理を実行させてよい。

すなわち、下位フィールド算出部２０は、多ビット変換および逐次比較処理を組合わせた処理を次のように行う。

下位フィールド算出部２０は、複数のグループのそれぞれについて、下位フィールドに対応するデータ値が互いに異なる閾値データを複数の比較器１４のそれぞれに対して並列に供給する。閾値データが供給された各グループ内の複数の比較器１４のそれぞれは、アナログ入力信号が、対応する閾値データに応じたアナログ値以上であるか否かを比較する。

下位フィールド算出部２０は、各グループのそれぞれの複数の比較器１４による比較結果に基づき、各グループのそれぞれについて、アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データと、アナログ入力信号が当該閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の閾値データとの間のデータ値に、下位フィールドのデータ値の候補値を絞り込む下位決定フェーズを少なくとも１回行う。例えば、下位フィールド算出部２０は、４個の比較器１４を用いてアナログ入力信号を２ビットの値に絞り込む下位決定フェーズを、２回繰り返すことにより４ビットの候補値を生成してよい。

このような処理を行うことによって、下位フィールド算出部２０は、複数の比較器１４を２以上ずつに分割した複数のグループ毎に下位フィールドに対応するデータ値の候補値を複数算出することができる。

また、下位フィールド算出部２０は、図４に示した処理に代えて、上位フィールド決定段階において行われた処理と同様の全ての複数の比較器１４を用いた多ビット変換処理を、例えば連続して複数回行わせることにより、複数の候補値を取得してもよい。すなわち、下位フィールド算出部２０は、複数の比較器１４に互いに異なる閾値データを供給して得られた複数の比較結果に基づいて１つの候補値を算出する下位決定フェーズを、時間方向に複数回行って、複数の候補値を生成してもよい。

さらに、複数の候補値のそれぞれについて、下位フィールド算出部２０は、複数の比較器１４に互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、下位フィールドに対応するデータ値を絞り込んでいく下位決定フェーズを少なくとも１回行って、候補値の下位フィールドのデータ値を一の値に決定してもよい。一例として、下位フィールド算出部２０は、下位フィールド内のビットフィールドをさらに上位と下位に分け、上位および下位のそれぞれに対して全ての複数の比較器１４を用いた多ビット変換処理を行う。そして、下位フィールド算出部２０は、当該処理を時間方向に複数回行って、複数の候補値を算出してもよい。

図６〜図９は、上位フィールド決定段階（Ｓ２）において２回の上位決定フェーズ（４ビットの多ビット変換処理による変換）を行い、下位フィールド決定段階（Ｓ３）において２ビットの逐次比較処理による複数の変換を行うことにより、合計１０ビットのデジタル出力信号を出力する場合における、変換処理の一例を示す。なお、本例において、ＡＤ変換器１０は、ＤＡＣ３２および比較回路３４を有する１６個の比較器１４を備える。

図６は、上位１ビット目から上位４ビット目までの４ビットを、上位フィールド決定段階（第１上位決定フェーズ）において多ビット変換処理により変換した一例を示す。上位フィールド決定段階の第１上位決定フェーズにおいて、上位フィールド決定部１８は、上位１ビット目から上位４ビット目までが００００から１１１１までの各値に設定され、上位５ビット目から上位１０ビット目までが０に設定された１６個の閾値データのそれぞれを、対応するＤＡＣ３２に供給する。これにより、上位フィールド決定部１８は、０ＶからＶ_ＲＥＦの間を１６段階に分割した各段階の閾値電圧を、１６個のＤＡＣ３２により発生させることができる。

１６個の比較回路３４は、閾値電圧とアナログ入力信号の電圧値Ｖ_ＩＮとを比較して、それぞれが比較結果を出力する。この結果、選択部１６個の比較回路３４は、アナログ入力信号の電圧値Ｖ_ＩＮが閾値電圧以上の場合にはＬ論理（０）を出力し、アナログ入力信号の電圧値Ｖ_ＩＮが閾値電圧未満の場合にはＨ論理（１）を出力する。上位フィールド決定部１８は、アナログ入力信号が閾値データに応じたアナログ値以上であるとの比較結果（Ｌ論理（０））を生じた最大の閾値データにおける上位１ビット目から上位４ビット目のデータ値を、出力値の上位１ビット目から上位４ビット目のデータ値として決定する。本例において、上位フィールド決定部１８は、１１０１を上位１ビット目から上位４ビット目のデータ値として決定する。

図７は、上位５ビット目から上位８ビット目までの４ビットを、上位フィールド決定段階（第２上位決定フェーズ）において多ビット変換処理により変換した一例を示す。上位フィールド決定段階の第２上位決定フェーズにおいて、上位フィールド決定部１８は、上位１ビット目から上位４ビット目までが前フェーズにおいて決定したデータ値（本例において１１０１）に設定され、上位５ビット目から上位８ビット目までが００００から１１１１までの各値に設定され、上位９ビット目から上位１０ビット目までが０に設定された１６個の閾値データのそれぞれを、対応するＤＡＣ３２に供給する。

これにより、上位フィールド決定部１８は、前フェーズにおいてアナログ入力信号が閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データに対応する閾値電圧と、前フェーズにおいてアナログ入力信号が閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の閾値データに対応する閾値電圧との間を、１６段階に分割した各段階の閾値電圧を、１６個のＤＡＣ３２により発生させることができる。

１６個の比較回路３４は、閾値電圧とアナログ入力信号の電圧値Ｖ_ＩＮとを比較して、それぞれが比較結果を出力する。上位フィールド決定部１８は、アナログ入力信号が閾値データに応じたアナログ値以上であるとの比較結果（Ｌ論理（０））を生じた最大の閾値データにおける上位５ビット目から上位８ビット目のデータ値を、出力値の上位５ビット目から上位８ビット目のデータ値として決定する。本例において、上位フィールド決定部１８は、０００１を上位５ビット目から上位８ビット目のデータ値として決定する。

図８は、上位９ビット目の１ビットを下位フィールド決定段階において逐次比較処理を複数並行した変換の一例を示す。下位フィールド決定段階において、下位フィールド算出部２０は、上位１ビット目から上位８ビット目までが上位フィールド決定段階において決定したデータ値（本例において１１０１０００１）に設定され、上位９ビット目が１に設定され、上位１０ビット目が０に設定された閾値データを、１６個のＤＡＣ３２のそれぞれに供給する。

これにより、下位フィールド算出部２０は、上位フィールド決定段階においてアナログ入力信号が閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データに対応する閾値電圧と、上位フィールド決定段階においてアナログ入力信号が閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の閾値データに対応する閾値電圧との間を２分割した場合における境界電圧を、１６個のＤＡＣ３２からそれぞれ発生させることができる。

１６個の比較回路３４は、閾値電圧とアナログ入力信号の電圧値Ｖ_ＩＮとを比較して、それぞれが比較結果（すなわち、９ビット目の候補値）を出力する。ここで、１６個の比較回路３４は、理想的には同じ比較結果を出力されるはずであるが、変換中に雑音が含まれるので比較結果にばらつきが生じる。本例においては、１６個の比較回路３４のうちの１４個は、アナログ入力信号が閾値データに応じたアナログ値以上であるとの比較結果（Ｌ論理（０））を出力し、１６個の比較回路３４のうち２個は、アナログ入力信号が閾値データに応じたアナログ値未満であるとの比較結果（Ｈ論理（１））を出力する。

下位フィールド決定部２２は、１６個の比較回路３４から出力された比較結果（すなわち、９ビット目の候補値）を加算する。本例においては、下位フィールド決定部２２は、１４個のＬ論理（０）と、２個のＨ論理（１）とを加算するので、加算結果として００１０を得ることができる。

図９は、上位１０ビット目（最下位ビット）の１ビットを下位フィールド決定段階において逐次比較処理を複数並行した変換の一例を示す。下位フィールド決定段階において、下位フィールド算出部２０は、上位１ビット目から上位８ビット目までが上位フィールド決定段階において決定したデータ値（本例において１１０１０００１）に設定され、上位９ビット目が対応する比較回路３４による比較結果が設定され、上位１０ビット目が１に設定された閾値データを、１６個のＤＡＣ３２のそれぞれに供給する。

これにより、下位フィールド算出部２０は、上位フィールド決定段階においてアナログ入力信号が閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の閾値データに対応する閾値電圧と、上位フィールド決定段階においてアナログ入力信号が閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の閾値データに対応する閾値電圧との間を４分割した場合における、１／４または３／４の位置の境界電圧を、１６個のＤＡＣ３２からそれぞれ発生させることができる。下位フィールド算出部２０は、上位９ビット目における比較結果がＨ論理（１）となったＤＡＣ３２に対しては、３／４の位置の境界電圧を発生させ、上位９ビット目における比較結果がＬ論理（０）となったＤＡＣ３２に対しては、１／４の位置の境界電圧を発生させることができる。

１６個の比較回路３４は、閾値電圧とアナログ入力信号の電圧値Ｖ_ＩＮとを比較し、それぞれが比較結果（すなわち、１０ビット目の候補値）を出力する。本例においては、１６個の比較回路３４のうち３個は、アナログ入力信号が閾値データに応じたアナログ値以上であるとの比較結果（Ｌ論理（０））を出力し、１６個の比較回路３４のうち１３個は、アナログ入力信号が閾値データに応じたアナログ値未満であるとの比較結果（Ｈ論理（１））を出力する。

下位フィールド決定部２２は、１６個の比較回路３４から出力された比較結果（すなわち、１０ビット目の候補値）を加算する。本例においては、下位フィールド決定部２２は、３個のＬ論理（０）と、１３個のＨ論理（１）とを加算するので、加算結果として１１０１を得る。

そして、下位フィールド決定部２２は、９ビット目の比較結果の加算値を１ビット分左シフトした値（２倍した値）と、１０ビット目の比較結果の加算値とを合計し、合計した結果を比較回路３４の個数（１６）で平均化する。すなわち、下位フィールド決定部２２は、下位フィールド（下位２ビット）の複数の候補値の平均値を算出する。そして、下位フィールド決定部２２は、平均値を下位フィールドのデータ値として決定する。本例において、上位フィールド決定部１８は、０１を上位９ビット目から上位１０ビット目のデータ値として決定する。

以上の処理の結果、ＡＤ変換器１０は、１０ビットの出力値（本例において１１０１０００１０１）を出力することができる。なお、下位フィールド決定部２２は、一例として、複数の候補値の平均値における小数点以下の値を四捨五入または切り捨てた値を、下位フィールドのデータ値として決定してもよい。これに代えて、下位フィールド決定部２２は、複数の候補値の平均値の小数点以下の値を、デジタル出力信号における当該下位フィールドより下位のデータ値として決定してもよい。

図１０は、本実施形態の変形例に係るＡＤ変換器１０の構成を示す。変形例に係るＡＤ変換器１０は、図１に示す本実施形態に係るＡＤ変換器１０と略同一の構成及び機能を採るので、図１に示した部材と略同一の部材については図１０中に同一の符号を付け、以下相違点を除き説明を省略する。

変形例に係るＡＤ変換器１０は、参照信号発生部６０と、符号決定部６２とを更に備える。参照信号発生部６０は、比較器１４内のＤＡＣ３２に供給する参照信号を発生する。参照信号発生部６０は、一例として、プラス側の参照信号（Ｖ_ＲＥＦ）とマイナス側の参照信号（−Ｖ_ＲＥＦ）とを発生してよい。

符号決定部６２は、上位フィールドおよび下位フィールドのデータ値の決定に先立って、複数の比較器１４の少なくとも１つにアナログ閾値０を指定する閾値データを供給して、アナログ入力信号の符号を決定する。符号決定部６２は、一例として、逐次比較処理を複数並行して実行することにより複数の候補値を算出し、これら複数の候補値に基づきアナログ入力信号の符号を決定してよい。より具体的には、符号決定部６２は、閾値制御部２６を制御して、グランド電位に対応する閾値データを複数の比較器１４に供給して、複数の比較結果を取得してよい。そして、符号決定部６２は、複数の比較結果に基づいて、アナログ入力信号の符号を決定してよい。下位フィールド決定部２２は、一例として、比較結果を平均して、符号を決定してよい。これにより、変形例に係るＡＤ変換器１０によれば、精度よく符号を決定することができる。

さらに、符号決定部６２は、一例として、決定した符号がプラスの場合、上位フィールドおよび下位フィールドのデータ値の決定時において参照信号発生部６０からプラス側の参照信号（Ｖ_ＲＥＦ）を発生させ、決定した符号がマイナスの場合、上位フィールドおよび下位フィールドのデータ値の決定時において参照信号発生部６０からマイナス側の参照信号（−Ｖ_ＲＥＦ）を発生させてよい。

さらに、符号決定部６２は、一例として、参照信号発生部６０からプラス側の参照電圧（Ｖ_ＲＥＦ）およびマイナス側の参照電圧（−Ｖ_ＲＥＦ）が発生されている場合、符号を示すビットを除いた場合の最上位ビットを含むフィールドを、符号を示すビットに続けて逐次比較によりデータ値を決定してよい。これにより、変形例に係るＡＤ変換器１０によれば、効率よく変換処理をすることができる。

また、本実施形態の変形例に係るＡＤ変換器１０は、上位フィールドのビット数および下位フィールドのビット数を設定するビット数設定部を更に備えてよい。ビット数設定部は、一例として、複数の比較器１４が有する誤差を測定して、測定した誤差に応じたビット数を設定してよい。すなわち、ビット数設定部は、複数の比較器１４が有する誤差がより大きい場合には、上位フィールドのビット数がより少なくなり、下位フィールドのビット数が多くなるパラメータに従って、ビット数を変更してよい。このようなＡＤ変換器１０によれば、複数の比較器１４が有する誤差が小さい場合には、より高速に変換処理を実行することができ、また、複数の比較器１４が有する誤差が大きい場合にはより正確に変換処理を実行することができる。

また、ビット数設定部は、一例として、外部から与えられた値に基づきビット数を設定してよい。また、ビット数設定部は、工場出荷時等において予めメモリ等に書き込まれた値に基づきビット数を設定してもよい。

さらに、ビット数設定部は、一例として、既に出力されたサンプルのデジタル出力信号における下位フィールド決定段階において、複数の比較器１４から出力された複数の候補値に基づき、複数の比較器１４が有する誤差を算出する。そして、ビット数設定部は、算出した誤差に応じて、上位フィールドのビット数および下位フィールドのビット数を変更してよい。

例えば、ビット数設定部は、まず、上位フィールドのビット数および下位フィールドのビット数を、予め定められた初期値に設定する。そして、ビット数設定部は、以後、複数の比較器１４が有する誤差が予め定められた値により近づくように、上位フィールドのビット数および下位フィールドのビット数を順次に変更してよい。

図１１は、変形例に係るＡＤ変換器１０の上位フィールド決定部１８または下位フィールド算出部２０によるオーバーレンジ比較処理の一例を示す。上位フィールド決定部１８は、２回目以降の上位決定フェーズにおいて、オーバーレンジ比較処理を行ってよい。また、下位フィールド算出部２０も、同様に、オーバーレンジ比較処理を行ってよい。

オーバーレンジ比較処理を行う場合、上位フィールド決定部１８および下位フィールド算出部２０は、複数の比較器１４に供給する複数の閾値データの最大値を上限境界値よりも大きくし、複数の比較器１４に供給する複数の閾値データの最小値を下限境界値よりも小さく設定する。

ここで、上限境界値は、データ値または候補値を算出すべきフィールド（対象フィールド）よりも上位のフィールドが既に決定されているデータ値に設定され、対象フィールド以下のフィールドの値が最大値に設定されたデジタル出力データである。すなわち、上限境界値は、直前のフェーズまでに絞り込まれたデータ値（または候補値）の範囲内における最大値に設定されたデジタル出力データである。また、下限境界値は、対象フィールドよりも上位のフィールドが既に決定されているデータ値に設定され、対象フィールド以下のフィールドの値が最小値に設定されたデジタル出力データである。すなわち、下限境界値は、直前のフェーズまでに絞り込まれたデータ値（または候補値）の範囲内における最小値に設定されたデジタル出力データである。

例えば、図１１に示すように、６ビットのうちの下位２ビットをオーバーレンジ比較処理により算出する場合であって、上位４ビットが０１１１に決定されている場合であれば、上限境界値は０１１１１１となり、下限境界値は０１１１００となる。そして、上位フィールド決定部１８および下位フィールド算出部２０は、複数の比較器１４に供給する複数の閾値データの最大値を上限境界値（０１１１１１）よりも大きい値（本例では、１００００１）とし、複数の閾値データの最小値を下限境界値（０１１１００）よりも小さい値（本例では、０１１０１０）としてよい。

複数の比較器１４は、このような複数の閾値データに応じたアナログ値とアナログ入力信号とを比較する。そして、上位フィールド決定部１８および下位フィールド算出部２０は、アナログ入力信号が上限境界値よりも大きい閾値データに対応するアナログ値以上であるとの比較結果となった場合、当該比較結果に応じて、対象フィールドのデータ値または候補値を算出するとともに、当該対象フィールドよりも上位の既に決定されたデータ値を修正する。同様に、上位フィールド決定部１８および下位フィールド算出部２０は、アナログ入力信号が下限境界値よりも小さい閾値データに対応するアナログ値未満であるとの比較結果となった場合、当該比較結果に応じて、対象フィールドのデータ値または候補値を算出するとともに、当該対象フィールドよりも上位の既に決定されたデータ値を修正する。

例えば、６ビットのうちの上位４ビットが０１１１であると決定されている場合であっても、アナログ入力信号が上限境界値よりも大きい閾値データ（例えば１０００００）に対応するアナログ値以上であるとの比較結果となった場合には、上位フィールド決定部１８および下位フィールド算出部２０は、比較結果として対象フィールドとなっている下位２ビットのデータ値（例えば００）を決定するとともに、既に決定された上位４ビットのデータ値を新たな値（例えば１０００）に修正してよい。

以上のように上位フィールド決定部１８および下位フィールド算出部２０は、オーバーレンジ比較処理を行うことにより、上位フェーズにおいて生じたエラーを修正できるので、さらに精度のよいデジタル出力信号を出力することができる。なお、上位フィールド決定部１８および下位フィールド算出部２０は、複数の比較器１４に供給する複数の閾値データの最大値を上限境界値よりも大きくし、複数の閾値データの最小値を下限境界値よりも小さくしなくてもよい。また、上位フィールド決定部１８および下位フィールド算出部２０は、複数の比較器１４に供給する複数の閾値データの最大値を上限境界値よりも大きくせず、複数の閾値データの最小値を下限境界値よりも小さくしてもよい。

図１２は、本実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。本実施形態に係るコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有するレガシー入出力部とを備える。

ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。

入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。

また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラムや、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０や、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を接続する。

ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。

コンピュータ１９００にインストールされ、コンピュータ１９００をＡＤ変換器１０の制御装置として機能させるプログラムは、上位フィールド決定モジュールと、下位フィールド算出モジュールと、下位フィールド決定モジュールと、記憶モジュールとを備える。これらのプログラム又はモジュールは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００を、上位フィールド決定部１８、下位フィールド算出部２０、下位フィールド決定部２２および記憶部２４としてそれぞれ機能させる。

以上に示したプログラム又はモジュールは、外部の記憶媒体に格納されてもよい。記憶媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤやＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

上記説明から明らかなように、本実施形態によれば、回路規模が小さく、高速動作をして、精度の良いＡＤ変換をするＡＤ変換器、ＡＤ変換方法、ＡＤ変換プログラムおよび制御装置を実現することができる。

Claims (14)

1. アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器であって、
   前記アナログ入力信号と、指定されたデジタルの閾値データに応じたアナログ閾値とをそれぞれ比較する複数の比較器と、
   前記複数の比較器に互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、前記デジタル出力信号における上位フィールドに対応するデータ値を絞り込む上位フィールド決定部と、
   前記上位フィールドより下位側の下位フィールドに対応するデータ値の複数の候補値を、前記複数の比較器を用いて算出する下位フィールド算出部と、
   前記複数の候補値に基づいて、前記下位フィールドに対応するデータ値を決定する下位フィールド決定部と
   を備えるＡＤ変換器。
2. 前記下位フィールド算出部は、前記下位フィールドに対応するデータ値の候補値を、前記複数の比較器を分割した複数のグループのそれぞれを用いて並列に算出する請求項１に記載のＡＤ変換器。
3. 前記上位フィールド決定部は、前記上位フィールドに対応するデータ値が互いに異なる閾値データを前記複数の比較器のそれぞれに対して並列に供給し、前記アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の前記閾値データと、前記アナログ入力信号が当該閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の前記閾値データとの間のデータ値に前記上位フィールドのデータ値を絞り込んでいく上位決定フェーズを少なくとも１回行って、前記上位フィールドのデータ値を一の値に決定する請求項２に記載のＡＤ変換器。
4. 前記複数の比較器を１ずつに分割した複数のグループのそれぞれについて、前記下位フィールド算出部は、
   前記上位フィールド決定部が決定したデータ値を前記上位フィールドのデータ値とし、０を前記下位フィールドのデータ値とした前記候補値の初期値を設定し、
   前記下位フィールドの最上位ビットから最下位ビットまでの各ビットについて、最上位ビットから順に、前記候補値における当該ビットを１とした前記閾値データを当該グループの前記比較器に供給し、前記アナログ入力信号が、前記閾値データに応じた前記アナログ閾値以上の場合に前記候補値の当該ビットを１とし、前記アナログ閾値未満の場合に前記候補値の当該ビットを０として、前記候補値を更新し、
   前記下位フィールドの最下位ビットまで前記候補値を更新した結果得られた前記候補値を前記下位フィールド決定部に供給する
   請求項３に記載のＡＤ変換器。
5. 前記複数の比較器を２以上ずつに分割した複数のグループのそれぞれについて、前記下位フィールド算出部は、
   前記下位フィールドに対応するデータ値が互いに異なる閾値データを前記複数の比較器のそれぞれに対して並列に供給し、前記アナログ入力信号が当該閾値データに応じたアナログ値以上であるとの比較結果を生じた最大の前記閾値データと、前記アナログ入力信号が当該閾値データに応じたアナログ値未満であるとの比較結果を生じた最小の前記閾値データとの間のデータ値に、前記下位フィールドのデータ値の候補値を絞り込む下位決定フェーズを少なくとも１回行うことにより、前記デジタル出力信号の前記下位フィールドのデータ値を絞り込んで、前記下位フィールドのデータ値を一の値に決定する
   請求項３に記載のＡＤ変換器。
6. 前記複数の候補値のそれぞれについて、前記下位フィールド算出部は、前記複数の比較器に互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、前記下位フィールドに対応するデータ値を絞り込んでいく下位決定フェーズを少なくとも１回行って、当該候補値の前記下位フィールドのデータ値を一の値に決定する請求項１に記載のＡＤ変換器。
7. 前記下位フィールド決定部は、前記複数の候補値の平均値を前記下位フィールドのデータ値として決定する請求項２または６に記載のＡＤ変換器。
8. 前記下位フィールド決定部は、前記複数の候補値のうち、前記複数の候補値の平均値との差が予め定められた最大誤差値以下である少なくとも１つの候補値の平均値を前記下位フィールドのデータ値として決定する請求項７に記載のＡＤ変換器。
9. 前記上位フィールドおよび前記下位フィールドのデータ値の決定に先立って、前記複数の比較器の少なくとも１つにアナログ閾値０を指定する前記閾値データを供給して、前記アナログ入力信号の符号を決定する符号決定部を更に備える請求項１に記載のＡＤ変換器。
10. 前記デジタル出力信号の上位フィールドのビット数および下位フィールドのビット数を設定するビット数設定部を更に備える請求項１に記載のＡＤ変換器。
11. 前記ビット数設定部は、既に出力されたサンプルの前記デジタル出力信号の前記下位フィールドの複数の候補値に基づき、前記上位フィールドのビット数および前記下位フィールドのビット数を変更する
    請求項１０に記載のＡＤ変換器。
12. アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換方法であって、
    前記アナログ入力信号と、指定されたデジタルの閾値データに応じたアナログ閾値とをそれぞれ比較する複数の比較器に、互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、前記デジタル出力信号における上位フィールドに対応するデータ値を絞り込む上位フィールド決定段階と、
    前記上位フィールドより下位側の下位フィールドに対応するデータ値の複数の候補値を、前記複数の比較器を用いて算出する下位フィールド算出段階と、
    前記複数の候補値に基づいて、前記下位フィールドに対応するデータ値を決定する下位フィールド決定段階と
    を備えるＡＤ変換方法。
13. アナログ入力信号をデジタル化したデジタル出力信号をコンピュータにより算出するＡＤ変換プログラムであって、
    当該プログラムは、前記コンピュータを、
    前記アナログ入力信号と、指定されたデジタルの閾値データに応じたアナログ閾値とをそれぞれ比較する複数の比較器に、互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、前記デジタル出力信号における上位フィールドに対応するデータ値を絞り込む上位フィールド決定部と、
    前記上位フィールドより下位側の下位フィールドに対応するデータ値の複数の候補値を、前記複数の比較器を用いて算出する下位フィールド算出部と、
    前記複数の候補値に基づいて、前記下位フィールドに対応するデータ値を決定する下位フィールド決定部と
    して機能させるＡＤ変換プログラム。
14. アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器を制御する制御装置であって、
    前記アナログ入力信号と、指定されたデジタルの閾値データに応じたアナログ閾値とをそれぞれ比較する複数の比較器に、互いに異なる閾値データを供給して得られた複数の比較結果に基づいて、前記デジタル出力信号における上位フィールドに対応するデータ値を絞り込む上位フィールド決定部と、
    前記上位フィールドより下位側の下位フィールドに対応するデータ値の複数の候補値を、前記複数の比較器を用いて算出する下位フィールド算出部と、
    前記複数の候補値に基づいて、前記下位フィールドに対応するデータ値を決定する下位フィールド決定部と
    を備える制御装置。

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