JPWO2008032695A1 - Ａｄ変換器およびａｄ変換方法 - Google Patents

Abstract

それぞれがアナログ入力信号とアナログ閾値とを比較する複数のコンパレータと、上位決定フェーズにおいて、デジタル出力信号における予め定められたビット数の上位フィールドが取り得る各データ値に対応する範囲の境界を表す複数のアナログ閾値を、複数のコンパレータのそれぞれに対して並列に供給し、複数のコンパレータによる比較結果に基づいてアナログ入力信号がいずれの範囲に属するかを検出し、アナログ入力信号以下の最大のアナログ閾値とアナログ入力信号以上の最小のアナログ閾値との間の範囲に対応するデータ値に上位フィールドのデータ値を絞り込む上位フィールド決定部と、下位決定フェーズにおいて、複数のコンパレータによる複数の比較結果に基づき変換対象ビットの値を決定する下位フィールド決定部とを備えるＡＤ変換器を提供する。

Description

本発明は、ＡＤ変換器およびＡＤ変換方法に関する。特に本発明は、アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器およびＡＤ変換方法に関する。本出願は、下記の米国出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．米国特許出願 １１／５２０４３６ 出願日 ２００６年９月１３日

ＡＤ変換器は、アナログ信号をデジタル信号に変換する。ＡＤ変換器は、１クロックで１ビットずつ量子化するシングルビット方式、および、１クロックで複数ビットを量子化する多ビット方式に分類される。シングルビット方式のＡＤ変換器として、例えば逐次比較型ＡＤ変換器（例えば、非特許文献１、２、３参照。）およびΔΣ型ＡＤ変換器が知られている。多ビット方式のＡＤ変換器として、例えばフラッシュ型ＡＤ変換器が知られている。
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ところで、多ビット方式のＡＤ変換器は、シングルビット方式のＡＤ変換器に比べて、変換時間が短い。しかし、多ビット方式のＡＤ変換器は、高分解能を実現する場合、回路規模が大きくなる。一方、シングルビット方式のＡＤ変換器は、多ビット方式のＡＤ変換器に比べて、回路規模が小さい。しかし、シングルビット方式のＡＤ変換器は、ある分解能を実現する場合、１ビットずつ変換するので、変換時間が長くなる。

さらに、多ビット方式のＡＤ変換器およびシングルビット方式のＡＤ変換器は、ともに、高分解能を実現する場合に、量子化幅が狭くなり雑音に対する尤度が少なくなるので、精度が悪くなる。これを解決することを目的として入力信号を演算増幅器により増幅した場合、多ビット方式およびシングルビット方式のＡＤ変換器は、消費電力が増加し、さらに、精度が演算増幅器の特性に依存してしまう。

そこで本発明の１つの側面においては、上記の課題を解決することのできるＡＤ変換器およびＡＤ変換方法を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本発明の第１の形態によると、アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器であって、それぞれがアナログ入力信号とアナログ閾値とを比較する複数のコンパレータと、上位決定フェーズにおいて、デジタル出力信号における予め定められたビット数の上位フィールドが取り得る各データ値に対応する範囲の境界を表す複数のアナログ閾値を、複数のコンパレータのそれぞれに対して並列に供給し、複数のコンパレータによる比較結果に基づいてアナログ入力信号がいずれの範囲に属するかを検出し、アナログ入力信号以下の最大のアナログ閾値とアナログ入力信号以上の最小のアナログ閾値との間の範囲に対応するデータ値に上位フィールドのデータ値を絞り込む上位フィールド決定部と、下位決定フェーズにおいて、デジタル出力信号における上位フィールドを除くビットを含む下位フィールドの上位ビットから下位ビットへと順番に変換対象ビットを選択するビット選択部と、下位決定フェーズにおいて、変換対象ビットの０および１の境界値を表す閾値データを、変換対象ビットより上位のビットの決定済みの値に基づいて決定する閾値制御部と、下位決定フェーズにおいて、閾値データをＤＡ変換したアナログ閾値を、複数のコンパレータのそれぞれに対して供給するＤＡ変換部と、下位決定フェーズにおいて、複数のコンパレータによる複数の比較結果に基づき変換対象ビットの値を決定する下位フィールド決定部とを備えるＡＤ変換器を提供する。

本発明の第２の形態によると、アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器により実行されるＡＤ変換方法であって、ＡＤ変換器は、それぞれがアナログ入力信号とアナログ閾値とを比較する複数のコンパレータを備え、上位決定フェーズにおいて、デジタル出力信号における予め定められたビット数の上位フィールドが取り得る各データ値に対応する範囲の境界を表す複数のアナログ閾値を、複数のコンパレータのそれぞれに対して並列に供給し、複数のコンパレータによる比較結果に基づいてアナログ入力信号がいずれの範囲に属するかを検出し、アナログ入力信号以下の最大のアナログ閾値とアナログ入力信号以上の最小のアナログ閾値との間の範囲に対応するデータ値に上位フィールドのデータ値を絞り込み、下位決定フェーズにおいて、デジタル出力信号における上位フィールドを除くビットを含む下位フィールドの上位ビットから下位ビットへと順番に変換対象ビットを選択し、下位決定フェーズにおいて、変換対象ビットの０および１の境界値を表す閾値データを、変換対象ビットより上位のビットの決定済みの値に基づいて決定し、下位決定フェーズにおいて、閾値データをＤＡ変換したアナログ閾値を、複数のコンパレータのそれぞれに対して供給し、下位決定フェーズにおいて、複数のコンパレータによる複数の比較結果に基づき変換対象ビットの値を決定するＡＤ変換方法を提供する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

図１は、本発明の実施形態に係るＡＤ変換器１０の構成を示す。 図２は、本発明の実施形態に係るＡＤ変換器１０によるアナログデジタル変換処理の各フェーズを示す。 図３は、本発明の実施形態に係るＡＤ変換器１０によるアナログデジタル変換の処理フローを示す。 図４は、本発明の実施形態に係るＡＤ変換器１０によるアナログデジタル変換処理のタイミングチャートの一例を示す。 図５は、本発明の実施形態の第１変形例に係る電荷再配分型ＤＡ変換器４０の構成を比較部１４とともに示す。 図６は、本発明の実施形態の第２変形例に係るＡＤ変換器１０の構成を示す。 図７は、第２変形例に係るＡＤ変換器１０によるアナログデジタル変換処理のタイミングチャートの一例を示す。 図８は、第２変形例に係る比較部１４に入力するアナログ入力信号と雑音の分布および複数の比較タイミングの一例を示す。 図９は、第２変形例に係る比較部１４に入力されるアナログ入力信号をローパルフィルタリングした波形の一例およびローパスフィルタリングしていないアナログ入力信号の波形の一例を示す。 図１０は、本発明の実施形態の第３変形例に係るＡＤ変換器１０によるオーバーレンジ比較処理の一例を示す。 図１１は、本発明の実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。

以下、発明の実施の形態を通じて本発明の一側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係るＡＤ（ＡＮＡＬＯＧ ＴＯ ＤＩＧＩＴＡＬ）変換器１０の構成を示す。ＡＤ変換器１０は、アナログ入力信号をデジタル化したデジタル出力信号を出力する。本実施形態において、ＡＤ変換器１０は、所定の変換周期（ＡＤ変換周期）毎にアナログ入力信号の電圧値Ｖ_ＩＮをｍビットのデジタル出力信号に変換する。なお、ｍは、２以上の整数である。

さらに、ＡＤ変換器１０は、各ＡＤ変換周期において、２段階の変換フェーズを実行する。より具体的には、ＡＤ変換器１０は、各ＡＤ変換周期において、まず上位決定フェーズを実行し、次に下位決定フェーズを実行する。

上位決定フェーズにおいて、ＡＤ変換器１０は、デジタル出力信号における予め定められたビット数の上位フィールドのデータ値を、アナログ入力信号をフラッシュ変換することにより決定する。ＡＤ変換器１０は、一例として、デジタル出力信号における最上位ビット（第ｍビット）から第（ｍ−ｎ）ビットまでを上位フィールドとし、当該上位フィールドのデータ値を上位決定フェーズにおいて決定してよい。なお、ｎは、１以上ｍ未満の整数である。

下位決定フェーズにおいて、ＡＤ変換器１０は、デジタル出力信号における上位フィールドを除くビットを含む下位フィールドのデータ値を、アナログ入力信号を逐次比較変換することにより決定する。ＡＤ変換器１０は、一例として、デジタル出力信号における第（ｍ−ｎ−１）ビットから最下位ビット（第１ビット）までを下位フィールドとし、当該下位フィールドのデータ値を下位決定フェーズにおいて決定してよい。なお、ＡＤ変換器１０は、一例として、第（ｍ−ｎ−１）ビットより上位のビットから最下位ビット（第１ビット）までを下位フィールドとしてもよい。

ＡＤ変換器１０は、サンプルホールド部１２と、比較部１４と、上位フィールド決定部１６と、ビット選択部１８と、閾値制御部２０と、ＤＡ変換部２２と、下位フィールド決定部２４と、記憶部２６と、コンパレータ選択部２８と、シーケンサ３０とを備える。サンプルホールド部１２は、アナログ入力信号をサンプルし、サンプルしたアナログ入力信号をホールドする。サンプルホールド部１２は、一例として、アナログ入力信号の電圧値Ｖ_ＩＮをコンデンサによってサンプルし、電圧値Ｖ_ＩＮを一定期間ホールドしてよい。

比較部１４は、複数のコンパレータ５０と、複数の閾値切替スイッチ５２とを有する。本実施形態において、比較部１４は、２^ｎ個のコンパレータ５０（５０−１〜５０−２^ｎ）と、２^ｎ個の閾値切替スイッチ５２（５２−１〜５２−２^ｎ）とを有する。

複数のコンパレータ５０は、それぞれがアナログ入力信号とアナログ閾値とを比較する。複数のコンパレータ５０のそれぞれは、一例として、アナログ入力信号がアナログ閾値以上である比較結果を生じた場合にはＬ論理（０）を出力し、アナログ入力信号がアナログ閾値未満である比較結果を生じた場合にはＨ論理（１）を出力する。本実施形態において、２^ｎ個のコンパレータ５０−１〜５０−２^ｎのそれぞれは、アナログ入力信号の電圧値Ｖ_ＩＮとアナログ閾値として供給された電圧値とを比較する。

複数の閾値切替スイッチ５２のそれぞれは、複数のコンパレータ５０のそれぞれに一対一に対応して設けられる。複数の閾値切替スイッチ５２のそれぞれは、上位決定フェーズにおいて、上位フィールド決定部１６から並列に出力された複数のアナログ閾値のうちの対応するアナログ閾値を対応するコンパレータ５０に供給する。複数の閾値切替スイッチ５２のそれぞれは、下位決定フェーズにおいて、ＤＡ変換部２２から出力されたアナログ閾値を対応するコンパレータ５０に供給する。

上位フィールド決定部１６は、閾値供給部３２と、データ値決定部３４と、供給停止部３６とを有する。上位フィールド決定部１６は、上位決定フェーズにおいて、デジタル出力信号における上位フィールドのデータ値を決定する。

閾値供給部３２は、上位決定フェーズにおいて、上位フィールドが取り得る各データ値に対応する範囲の境界を表す複数のアナログ閾値を、複数のコンパレータ５０のそれぞれに対して並列に供給する。本実施形態において、閾値供給部３２は、基準電圧Ｖｒｅｆとグランドとの間（またはプラス側の基準電圧Ｖｒｅｆとマイナス側の基準電圧−Ｖｒｅｆとの間）を略均等な２^ｎ個の電圧範囲に分割した場合における、各電圧範囲の境界を表す２^ｎ本の電圧信号を、２^ｎ個のコンパレータ５０に並列に供給する。閾値供給部３２は、一例として、直列に接続された複数の抵抗により例えば基準電圧Ｖｒｅｆとグランドとの間を分圧して、２^ｎ段階のレベルの電圧信号を並列に発生してよい。

データ値決定部３４は、閾値供給部３２により出力されたアナログ閾値とアナログ入力信号との比較結果を、複数のコンパレータ５０のそれぞれから入力する。データ値決定部３４は、入力した複数の比較結果に基づいて、アナログ入力信号が、上位フィールドが取り得る各データ値に対応する範囲のうちのいずれの範囲に属するかを検出する。そして、データ値決定部３４は、複数のコンパレータ５０による比較結果に基づいて、アナログ入力信号以下の最大のアナログ閾値とアナログ入力信号以上の最小のアナログ閾値との間の範囲に対応するデータ値に上位フィールドのデータ値を絞り込む。これにより、データ値決定部３４は、デジタル出力信号における上位フィールドのデータ値を決定することができる。

供給停止部３６は、上位決定フェーズ以外のフェーズにおいて、閾値供給部３２による複数のコンパレータ５０に対するアナログ閾値の供給を停止させる。これにより、供給停止部３６は、ＡＤ変換器１０の消費電力を少なくすることができる。

ビット選択部１８は、下位決定フェーズにおいて、下位フィールドの上位ビットから下位ビットへと順番に変換対象ビットを選択する。ビット選択部１８は、一例として、下位決定フェーズにおいて、サンプリングクロックのタイミング毎に、下位フィールドの最上位ビットから最下位ビットへと１ビットずつ順番に変換対象ビットを選択してよい。

閾値制御部２０は、下位決定フェーズにおいて、変換対象ビットの０および１の境界値を表す閾値データを、変換対象ビットより上位のビットの決定済みの値に基づいて決定する。すなわち、閾値制御部２０は、デジタル出力信号における変換対象ビットの値が０となる範囲と、変換対象ビットの値が１となる範囲との間の境界値を表す閾値データを、記憶部２６に記憶された決定済みの値に基づいて決定する。

閾値制御部２０は、一例として、デジタル出力信号の上位ビットから順次に値を決定していった場合において、値が未決定のビットフィールドが取り得る範囲における中間値を表すデータ値を、閾値データとしてよい。例えば、閾値制御部２０は、閾値データのビット数をデジタル出力信号のビット数（例えばｍビット）と同一とする。そして、閾値制御部２０は、変換対象ビットに対応する桁より上位のビットを決定済みの値と同一とし、変換対象ビットに対応する桁のビットを１とし、変換対象ビットに対応する桁より下位のビットを０とした閾値データを出力してよい。

ＤＡ変換部２２は、下位決定フェーズにおいて、閾値データをＤＡ変換したアナログ閾値を、複数のコンパレータ５０のそれぞれに対して供給する。本実施形態において、ＤＡ変換部２２は、少なくともデジタル出力信号のビット数（ｍビット）の分解能を有し、基準電圧Ｖｒｅｆおよびグランド（または基準電圧Ｖｒｅｆおよびマイナス側の基準電圧−Ｖｒｅｆ）が基準電位として与えられる。これにより、ＤＡ変換部２２は、ｍビットで表された閾値データをＤＡ変換することにより、デジタル出力信号が取り得る各データ値に対応する範囲の境界に一致するアナログ閾値を出力することができる。

下位フィールド決定部２４は、ビット決定部３８を有する。ビット決定部３８は、下位決定フェーズにおいて、ＤＡ変換部２２により出力されたアナログ閾値とアナログ入力信号との比較結果を、複数のコンパレータ５０から入力する。そして、ビット決定部３８は、複数のコンパレータ５０による複数の比較結果に基づき、変換対象ビットの値（０または１）を決定する。ビット決定部３８は、一例として、複数の比較結果を多数決して、変換対象ビットの値（０または１）を決定してよい。本実施形態において、ビット決定部３８は、比較部１４が有する２^ｎ個のコンパレータ５０のうちのコンパレータ選択部２８により選択されたｋ個（ｋは２以上２^ｎ以下の整数）のコンパレータ５０の比較結果に基づいて変換対象ビットの値を決定する。

記憶部２６は、上位フィールド決定部１６および下位フィールド決定部２４により決定されたデジタル出力信号の上位フィールドおよび下位フィールドのデータ値を記憶する。そして、記憶部２６は、一例として、ＡＤ変換周期毎に決定されたデジタル出力信号のデータ値を順次に出力してよい。

コンパレータ選択部２８は、比較部１４が有する複数のコンパレータ５０のうち、ビット決定部３８が変換対象ビットの値を決定するために用いるコンパレータ５０を選択する。本実施形態において、コンパレータ選択部２８は、２^ｎ個のコンパレータ５０のうち誤差の小さいｋ個のコンパレータ５０を選択する。

コンパレータ選択部２８は、一例として、比較部１４が有する２^ｎ個のコンパレータ５０のそれぞれについて、一方の入力端子を基準電位に接続し、他方の入力端子の電位を変化させることにより、比較結果を反転させる電位の基準電位からの誤差を測定する。そして、コンパレータ選択部２８は、測定結果に基づき２^ｎ個のコンパレータ５０のうち誤差の小さいｋ個のコンパレータ５０を選択してよい。また、２^ｎ個のコンパレータ５０のそれぞれの誤差が工場出荷時等に予め測定されている場合、コンパレータ選択部２８は、誤差の小さいコンパレータ５０を特定する情報を予め格納しておき、格納している情報に基づきｋ個のコンパレータ５０を選択してもよい。

シーケンサ３０は、当該ＡＤ変換器１０の全体の動作制御をする。シーケンサ３０は、一例として、上位決定フェーズおよび下位決定フェーズの実行タイミングの制御、アナログ入力信号のサンプルタイミングおよびホールドタイミングを指定するサンプルホールド信号の出力、記憶部２６に記憶されているデジタル出力信号の出力タイミングの制御等をする。

図２は、本実施形態に係るＡＤ変換器１０によるアナログデジタル変換処理の各フェーズを示す。まず、ＡＤ変換器１０は、ＡＤ変換処理に先立って、選択フェーズ（Ｓ０）を実行する。ＡＤ変換器１０は、選択フェーズ（Ｓ０）において、誤算の小さいｋ個のコンパレータ５０を選択する。

ＡＤ変換処理を開始すると、ＡＤ変換器１０は、サンプルフェーズ（Ｓ１）において、アナログ入力信号をサンプルする。そして、ＡＤ変換器１０は、サンプルしたアナログ入力信号を下位決定フェーズ（Ｓ３）を完了するまでホールドする。

次に、ＡＤ変換器１０は、上位決定フェーズ（Ｓ２）において、デジタル出力信号の上位フィールドに対応するデータ値を決定する。次に、ＡＤ変換器１０は、下位決定フェーズ（Ｓ３）において、デジタル出力信号の下位フィールドに対応するデータ値を決定する。次に、ＡＤ変換器１０は、出力フェーズ（Ｓ４）において、上位決定フェーズ（Ｓ２）および下位決定フェーズ（Ｓ３）で決定されたデジタル出力信号の全フィールドのデータ値を出力する。

ＡＤ変換器１０は、以上のＳ１〜Ｓ４のフェーズをＡＤ変換周期毎に繰り返す。これにより、ＡＤ変換器１０は、ＡＤ変換周期毎に、アナログ入力信号をデジタル値に変換したデータ値を１サンプルずつ出力することができる。なお、ＡＤ変換器１０は、１つのＡＤ変換周期内においてサンプルフェーズ（Ｓ１）、上位決定フェーズ（Ｓ２）および下位決定フェーズ（Ｓ３）を行えば、当該ＡＤ変換周期において変換されたデータ値を出力する出力フェーズ（Ｓ４）を、当該ＡＤ変換周期以後に行ってもよい。

図３は、本実施形態に係るＡＤ変換器１０によるアナログデジタル変換処理のフローを示す。図４は、本実施形態に係るＡＤ変換器１０によるアナログデジタル変換処理のタイミングチャートの一例を示す。

まず、シーケンサ３０は、当該ＡＤ変換器１０の校正時等において、コンパレータ選択部２８を動作させる（Ｓ１１、ｔ１１〜ｔ１２）。コンパレータ選択部２８は、シーケンサ３０の制御に応じて、比較部１４が有する２^ｎ個のコンパレータ５０のうち、誤差の小さいｋ個のコンパレータ５０を選択する。ステップＳ１１における処理は、図２の選択フェーズ（Ｓ０）の処理に対応する。

続いて、ＡＤ変換処理が開始されると、シーケンサ３０は、ＡＤ変換周期毎に、ステップＳ１３からステップＳ２３までの処理を繰り返し実行する（Ｓ１２、Ｓ２４、ｔ１２〜ｔ１５）。

各ＡＤ変換周期において、まず、シーケンサ３０は、サンプルホールド信号を制御することにより、サンプルホールド部１２にサンプルを指示する（Ｓ１３、ｔ１２）。サンプルホールド部１２は、シーケンサ３０からサンプルの指示があると、アナログ入力信号をサンプルする（ｔ１２〜ｔ１３）。シーケンサ３０は、サンプルが完了したタイミングでサンプルホールド部１２にホールドを指示する（ｔ１３）。サンプルホールド部１２は、シーケンサ３０からホールドの指示があると、サンプルしたアナログ入力信号をホールドする（ｔ１３〜ｔ１５）。シーケンサ３０は、当該ＡＤ変換周期が終了するまで（ｔ１５）、ホールドの指示を続ける。ステップＳ１３における処理は、図２のサンプルフェーズ（Ｓ１）の処理に対応する。

次に、シーケンサ３０は、２^ｎ個の閾値切替スイッチ５２を制御し、閾値供給部３２から発生される２^ｎレベルの複数のアナログ閾値のそれぞれを、対応するコンパレータ５０に並列に供給する（Ｓ１４、ｔ１３〜ｔ１４）。次に、シーケンサ３０は、２^ｎ個のコンパレータ５０のそれぞれに対して、比較タイミングを指定するストローブ信号を供給する（Ｓ１５、ｔ１３〜ｔ１４の間）。２^ｎ個のコンパレータ５０のそれぞれは、ストローブ信号により指定されたタイミングにおいて、サンプルホールド部１２によりホールドされているアナログ入力信号と閾値供給部３２から供給されたアナログ閾値とを比較する。

次に、データ値決定部３４は、複数のコンパレータ５０の比較結果に基づいて、上位フィールドのデータ値を決定する（Ｓ１６、ｔ１４）。より詳しくは、データ値決定部３４は、アナログ入力信号以下の最大のアナログ閾値とアナログ入力信号以上の最小のアナログ閾値との間の範囲に対応するデータ値を、上位フィールドのデータ値として決定する。ステップＳ１４〜Ｓ１６における処理は、図２の上位決定フェーズ（Ｓ２）の処理に対応する。

次に、シーケンサ３０は、ビット選択部１８を動作させる。ビット選択部１８は、シーケンサ３０から動作開始の指示があると、サンプリングクロックに同期して、下位フィールドの最上位ビットから最下位ビットへと１ビットずつ順番に変換対象ビットを選択する（Ｓ１７、Ｓ２２、ｔ１４〜ｔ１５）。そして、ビット選択部１８は、各変換対象ビットを選択している期間中のそれぞれにおいて、ステップＳ１８からステップＳ２１までの処理を実行する。

各変換対象ビットの選択期間中において、まず、閾値制御部２０は、変換対象ビットの０および１の境界値を表す閾値データを、当該変換対象ビットより上位のビットの決定済みの値に基づいて決定する（Ｓ１８）。次に、ＤＡ変換部２２は、閾値データをＤＡ変換したアナログ閾値を、２^ｎ個のコンパレータ５０のそれぞれに対して共通に供給する（Ｓ１９）。ＤＡ変換部２２は、一例として、少なくともステップＳ１１において選択されたｋ個のコンパレータ５０に対してアナログ閾値を供給してよい。

次に、シーケンサ３０は、２^ｎ個のコンパレータ５０のそれぞれにストローブ信号を供給する（Ｓ２０、ｔ１４〜ｔ１５）。シーケンサ３０は、一例として、ステップＳ１１において選択されたｋ個のコンパレータ５０に対してストローブ信号を供給してよい。２^ｎ個のコンパレータ５０のそれぞれは、ストローブ信号により指定されたタイミングにおいて、サンプルホールド部１２によりホールドされているアナログ入力信号とＤＡ変換部２２から供給されたアナログ閾値とを比較する。次に、ビット決定部３８は、ステップＳ１１において選択されたｋ個のコンパレータ５０の比較結果を例えば多数決することにより、変換対象ビットの値（０または１）を決定する（Ｓ２１）。

下位フィールドの最上位ビットから最下位ビットまでのそれぞれのビットについてＳ１８〜Ｓ２１の処理が実行された結果、下位フィールド決定部２４は、下位フィールドのデータ値を決定することができる。ステップＳ１７〜Ｓ２２における処理は、図２の下位決定フェーズ（Ｓ３）の処理に対応する。

次に、シーケンサ３０は、下位フィールドのデータ値が決定された後（例えば次のＡＤ変換周期において）、記憶部２６に対してデジタル出力信号の出力を指示する（Ｓ２３）。記憶部２６は、シーケンサ３０により出力の指示があると、ステップＳ１６およびステップＳ２１において決定されたデジタル出力信号の全フィールドのデータ値を１サンプル分出力する。ステップＳ２３における処理は、図２の出力フェーズ（Ｓ４）の処理に対応する。そして、ＡＤ変換器１０は、以上のＳ１３〜Ｓ２３の処理を繰り返すことにより、アナログ入力信号に応じた時系列のデジタル出力信号を出力することができる。

以上のようなＡＤ変換器１０は、上位フィールドについては変換時間の短いフラッシュ変換によりデータ値を決定し、下位フィールドについては簡易な構成で分解能を高くすることができる逐次変換によりデータ値を決定する。これにより、ＡＤ変換器１０によれば、短い変換時間且つ高い分解能のＡＤ変換を実現することができる。

さらに、ＡＤ変換器１０は、量子化幅が狭くなり雑音に対する信号の尤度が少ない下位フィールドについては、複数のコンパレータ５０により並列にアナログ入力信号とアナログ閾値とを比較させ、複数の比較結果を例えば多数決して各ビットの値を決定する。これにより、ＡＤ変換器１０によれば、精度良くＡＤ変換をすることができる。さらに、ＡＤ変換器１０によれば、下位フィールドについては、コンパレータ選択部２８により選択された誤差の小さいコンパレータ５０の比較結果を用いるので、更に精度良くＡＤ変換をすることができる。

なお、ＡＤ変換器１０は、下位決定フェーズにおいて、所定ビットの変換期間を、当該所定ビットより上位のビットの変換期間より長くしてもよい。例えば、ＡＤ変換器１０は、最下位ビットの変換期間を、下位フィールドにおける最上位ビットの変換期間の例えば２倍にしてもよい。これにより、ＡＤ変換器１０によれば、雑音に対する信号の尤度がより少なくなる下位ビットの値を精度良くＡＤ変換することができる。

図５は、本実施形態の第１変形例に係る電荷再配分型ＤＡ変換器４０の構成を比較部１４とともに示す。本変形例に係るＡＤ変換器１０は、図１に示した本実施形態に係るＡＤ変換器１０と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。

本変形例に係るＡＤ変換器１０は、図１に示したサンプルホールド部１２およびＤＡ変換部２２に代えて、図５に示す電荷再配分型ＤＡ変換器４０を備える。電荷再配分型ＤＡ変換器４０は、サンプルホールド部１２の機能およびＤＡ変換部２２の機能を有する。

本変形例において、複数のコンパレータ５０のそれぞれは、マイナス入力端子がグランドに接続される。複数のコンパレータ５０のそれぞれは、プラス入力端子に印加された電圧がマイナス入力端子に印加された電圧（グランド電位）以上の場合にＨ論理（１）を出力し、プラス入力端子の印加電圧がマイナス入力端子に印加された電圧（グランド電位）未満の場合にＬ論理（０）を出力する。

電荷再配分型ＤＡ変換器４０は、サンプルスイッチ４２と、調整用コンデンサ４３と、第１〜第ｍのコンデンサ４４−１〜４４−ｍと、調整用スイッチ４５と、第１〜第ｍの入力切替スイッチ４６−１〜４６−ｍと、第１〜第ｍのビットスイッチ４８−１〜４８−ｍとを有する。なお、図５において、ｍは、閾値データのビット数（２以上の整数。）である。

サンプルスイッチ４２は、サンプルホールド信号によりサンプルが指定されている場合、各コンパレータ５０のプラス入力端子をグランドに接続し、サンプルホールド信号によりホールドが指定されている場合、各コンパレータ５０のプラス入力端子とグランド間との間を開放する。

調整用コンデンサ４３は、容量が所定値Ｃとされる。調整用コンデンサ４３は、一端が、各コンパレータ５０のプラス入力端子に接続される。

第１〜第ｍのコンデンサ４４−１〜４４−ｍは、ｍビットの閾値データの各ビットに順番に対応する。すなわち、第１のコンデンサ４４−１は下位から１ビット目（最下位ビット）に対応し、第２のコンデンサ４４−２は下位から２ビット目に対応し、第３のコンデンサ４４−３は下位から３ビット目に対応し、…、そして、第ｍのコンデンサ４４−ｍは下位からｍビット目（最上位ビット）に対応する。第１のコンデンサ４４−１は容量が所定値Ｃの２^０倍（１倍）の２^０×Ｃとされ、第２のコンデンサ４４−２は容量が所定値Ｃの２^１倍の２^１×Ｃとされ、第３のコンデンサ４４−３は容量が所定値Ｃの２^２倍の２^２×Ｃとされ、…、そして、第ｍのコンデンサ４４−ｍは容量が所定値Ｃの２^ｍ−１倍の２^ｍ−１×Ｃとされる。第１〜第ｍのコンデンサ４４−１〜４４−ｍは、一端が、各コンパレータ５０のプラス入力端子に接続される。

調整用スイッチ４５は、サンプルホールド信号によりサンプルが指定されている場合、アナログ入力信号Ｖ_ＩＮを、調整用コンデンサ４３における各コンパレータ５０のプラス入力端子に接続されていない側の端子（以下、調整用コンデンサ４３の他端という。）に印加する。調整用スイッチ４５は、サンプルホールド信号によりホールドが指定されている場合、グランド電位を、調整用コンデンサ４３の他端に印加する。

第１〜第ｍの入力切替スイッチ４６−１〜４６−ｍは、第１〜第ｍのコンデンサ４４−１〜４４−ｍのそれぞれに対応する。第１〜第ｍの入力切替スイッチ４６−１〜４６−ｍは、サンプルホールド信号によりサンプルが指定されている場合、アナログ入力信号Ｖ_ＩＮを、第１〜第ｍのコンデンサ４４−１〜４４−ｍにおける各コンパレータ５０のプラス入力端子に接続されていない側の端子（以下、第１〜第ｍのコンデンサ４４−１〜４４−ｍの他端という。）に印加する。第１〜第ｍの入力切替スイッチ４６−１〜４６−ｍは、サンプルホールド信号によりホールドが指定されている場合、参照信号Ｖ_ＲＥＦまたはグランド電位を、第１〜第ｍのコンデンサ４４−１〜４４−ｍの他端に印加する。
第１〜第ｍのビットスイッチ４８−１〜４８−ｍは、ｍビットの閾値データの各ビットに順番に対応する。すなわち、第１のビットスイッチ４８−１は下位から１ビット目（最下位ビット）に対応し、第２のビットスイッチ４８−２は下位から２ビット目に対応し、第３のビットスイッチ４８−３は下位から３ビット目に対応し、…、そして、第ｍのビットスイッチ４８−ｍは下位からｍビット目（最上位ビット）に対応する。第１〜第ｍのビットスイッチ４８−１〜４８−ｍのそれぞれは、閾値データの対応するビットがＨ論理（１）の場合には、参照信号Ｖ_ＲＥＦを、対応する第１〜第ｍのコンデンサ４４−１〜４４−ｍの他端に印加する。第１〜第ｍのビットスイッチ４８−１〜４８−ｍのそれぞれは、閾値データの対応するビットがＬ論理（０）の場合には、グランド電位を、対応する第１〜第ｍのコンデンサ４４−１〜４４−ｍの他端に印加する。

このような構成の電荷再配分型ＤＡ変換器４０は、サンプル時において、調整用コンデンサ４３および第１〜第ｍのコンデンサ４４−１〜４４−ｍの一端がグランドに接続され、他端にアナログ入力信号の電圧値Ｖ_ＩＮが印加される。従って、調整用コンデンサ４３および第１〜第ｍのコンデンサ４４−１〜４４−ｍは、サンプル時において、アナログ入力信号の電圧値Ｖ_ＩＮをサンプルすることができる。

また、このような構成の電荷再配分型ＤＡ変換器４０は、ホールド時において、調整用コンデンサ４３の一端とグランドとの接続が開放され、且つ、アナログ入力信号の電圧値Ｖ_ＩＮの他端への印加が停止される。従って、調整用コンデンサ４３は、ホールド時において、各コンパレータ５０のプラス入力端子に対して、ホールドしたアナログ入力信号の電圧Ｖ_ＩＮの逆電圧（−Ｖ_ＩＮ）を印加する。

これに加えて、このような構成の電荷再配分型ＤＡ変換器４０は、ホールド時において、第１〜第ｍのコンデンサ４４−１〜４４−ｍの一端とグランドとの接続が開放される。さらに、ホールド時において、第１〜第ｍのコンデンサ４４−１〜４４−ｍのそれぞれは、閾値データの対応するビット値がＨ論理（１）の場合には他端に電圧Ｖ_ＲＥＦが印加され、閾値データの対応するビット値がＬ論理（０）の場合には他端にグランド電位が印加される。

従って、ホールド時において、調整用コンデンサ４３および第１〜第ｍのコンデンサ４４−１〜４４−ｍのそれぞれは、下記式（１）に示す電圧Ｖ_ＴＨを、各コンパレータ５０のプラス入力端子に印加することができる。

Ｖ_ＴＨ＝−Ｖ_ＩＮ＋｛（Ｖ_ＲＥＦ／２^１）×（Ｔ_ｍ）＋（Ｖ_ＲＥＦ／２^２）×（Ｔ_ｍ−１）＋…＋（Ｖ_ＲＥＦ／２^ｍ−１）×（Ｔ_２）＋（Ｖ_ＲＥＦ／２^ｍ）×（Ｔ_１）｝ …（１）

式（１）において、Ｔ_１は閾値データの下位から第１ビット目（最下位ビット）の論理値を示し、Ｔ_２は閾値データの下位から第２ビット目の論理値を示し、…、Ｔ_ｍは閾値データの下位から第ｍビット目（最上位ビット）の論理値を示す。

式（１）に示す電圧Ｖ_ＴＨは、アナログ入力信号の電圧値Ｖ_ＩＮが閾値データに応じた閾値電圧（式（１）における中カッコ｛｝で囲んだ式で表される電圧）以上であればグランド電位（０Ｖ）以上となる。また、電圧Ｖ_ＴＨは、アナログ入力信号の電圧値Ｖ_ＩＮが閾値データに応じた閾値電圧未満であればグランド電位（０Ｖ）未満となる。

そして、各コンパレータ５０は、グランド電位と、電圧Ｖ_ＴＨとの比較結果を示す論理値を出力する。すなわち、式（１）の電圧Ｖ_ＴＨがグランド電位以上の場合にＬ論理（０）を出力し、式（１）の電圧Ｖ_ＴＨがグランド電位未満の場合にＨ論理（１）を出力する。

このような構成の電荷再配分型ＤＡ変換器４０によれば、アナログ入力信号の電圧値Ｖ_ＩＮと、閾値データに応じた電圧値とを、複数のコンパレータ５０のそれぞれに比較することができる。さらに、このような構成の電荷再配分型ＤＡ変換器４０によれば、アナログ入力信号の電圧値Ｖ_ＩＮをサンプルホールド機能も有することができる。これにより、本変形例に係るＡＤ変換器１０は、サンプルホールド部１２を備えなくてよく、構成が簡易となる。

さらに、本変形例に係るＡＤ変換器１０は、サンプルホールド部１２を設けた場合と同等の容量でサンプルする場合、個々のコンデンサ４４の容量が小さくなるので、時定数が小さくなり、サンプル時間を短くすることができる。また、本変形例に係るＡＤ変換器１０は、個々のコンデンサ４４がサンプルホールド部１２と同等の精度でアナログ入力信号をサンプルする場合、複数のコンデンサ４４に含まれるノイズが平均化されるので、精度を良くＡＤ変換することができる。

図６は、本実施形態の第２変形例に係るＡＤ変換器１０の構成を示す。本変形例に係るＡＤ変換器１０は、図１に示した本実施形態に係るＡＤ変換器１０と略同一の構成および機能を採るので、図１に示す部材と略同一の構成および機能を有する部材には同一の符号を付け、以下相違点を除き説明を省略する。

本変形例に係るＡＤ変換器１０は、タイミング制御部６０を更に備える。タイミング制御部６０は、下位決定フェーズにおいて、複数（本変形例において２^ｎ個）のコンパレータ５０のそれぞれにストローブ信号を供給し、複数のコンパレータ５０のそれぞれにおけるアナログ入力信号とアナログ閾値との比較のタイミングを制御する。

より具体的には、タイミング制御部６０は、下位決定フェーズにおいて、複数のコンパレータ５０のうちの第１のコンパレータ５０−１を、変換対象ビットの値を決定する変換期間中における第１比較タイミングにおいて比較させる。そして、タイミング制御部６０は、複数のコンパレータ５０のうちの第２のコンパレータ５０−２を、当該変換期間中における第１比較タイミングとは異なる第２比較タイミングにおいて比較させる。これによりタイミング制御部６０によれば、瞬時的な雑音によるコンパレータ５０の誤判定の影響を小さくし、より精度良くＡＤ変換をすることができる。

タイミング制御部６０は、一例として、１ビット分の変換期間を定めるサンプリングクロックを、当該サンプリングクロックの１周期未満の遅延量の遅延素子により遅延することにより、第１比較タイミングを指定する第１ストローブ信号および第２比較タイミングを指定する第２ストローブ信号を生成してよい。この場合において、第１のコンパレータ５０−１は、第１ストローブ信号によりアナログ入力信号とアナログ閾値とを比較する。また、第２のコンパレータ５０−２は、第２ストローブ信号によりアナログ入力信号とアナログ閾値とを比較する。これにより、タイミング制御部６０によれば、１ビット分の変換期間を定めるサンプリングクロックの周期以下の間隔でタイミングがずれた複数のストローブ信号を生成することができる。

本例においては、タイミング制御部６０は、下位決定フェーズにおいて、サンプリングクロックの周期以下の間隔で互いの比較タイミングがずれた第１から第２^ｎのストローブ信号を、２^ｎ個のコンパレータ５０に並列に供給する。さらに、本例において、タイミング制御部６０は、上位決定フェーズにおいて、２^ｎ個のコンパレータ５０に対して略同一の比較タイミングを指定する共通のストローブ信号を供給する。

図７は、第２変形例に係るＡＤ変換器１０によるアナログデジタル変換処理のタイミングチャートの一例を示す。シーケンサ３０は、下位決定フェーズの各変換対象ビットの選択期間中において、閾値データをＤＡ変換したアナログ閾値が２^ｎ個のコンパレータ５０のそれぞれに供給された後に、タイミング制御部６０に対してストローブ信号の供給を指示する（ｔ１４〜ｔ１５）。タイミング制御部６０は、ストローブ信号の供給の指示があると、２^ｎ個のコンパレータ５０のそれぞれに対して、シーケンサ３０からサンプリングクロックの周期以下の間隔で互いのタイミングがずれた第１〜第２^ｎのストローブ信号を並列に供給する。なお、この場合において、タイミング制御部６０は、コンパレータ選択部２８により選択されたｋ個のコンパレータ５０にストローブ信号を供給してもよい。

そして、２^ｎ個のコンパレータ５０のそれぞれは、対応するストローブ信号により指定されたタイミングにおいて、サンプルホールド部１２によりホールドされているアナログ入力信号とＤＡ変換部２２から供給されたアナログ閾値とを比較する。そして、ビット決定部３８は、コンパレータ選択部２８により選択されたｋ個のコンパレータ５０の比較結果を例えば多数決することにより、変換対象ビットの値（０または１）を決定する。

図８は、本変形例に係る比較部１４に入力するアナログ入力信号と雑音の分布および複数の比較タイミングの一例を示す。図９は、本変形例に係る比較部１４に入力されるアナログ入力信号をローパルフィルタリングした波形の一例およびローパスフィルタリングしていないアナログ入力信号の波形の一例を示す。

ＡＤ変換器１０に入力されるアナログ入力信号は、図８に示すように、ガウス分布となる熱雑音を含む場合がある。熱雑音を含む場合、アナログ入力信号には、稀に大きな雑音が重畳される。ここで、ストローブ信号により指定されたタイミングにおいて大きな雑音が発生した場合、比較部１４は、誤った比較結果を出力する可能性がある。逐次比較型のＡＤ変換器は、上位ビットから順次に値を決定するので、上位ビットで誤判定となると、大きな誤差を含んだデータ値を出力してしまう。

また、このような問題を解決するために、アナログ入力信号をローパスフィルタリングすることも考えられる。しかしながら、図９に示すように、ローパスフィルタリングされたアナログ入力信号は、セトリングにより遅延し、この結果変換期間が長くなる。

これに対して、本変形例に係るＡＤ変換器１０によれば、比較タイミングが異なる複数の比較結果を例えば多数決するので、確率頻度の少ない瞬時的な大きな雑音による影響を除き、正しい判定結果を得ることができる。さらに、ＡＤ変換器１０によれば、図９に示すように、アナログ入力信号の積分波形をＡＤ変換したデータ値と同等の結果を、アナログ入力信号を遅延させずに得ることができる。以上のように、本変形例に係るＡＤ変換器１０によれば、短い変換時間で精度の良いＡＤ変換を実現することができる。

なお、本変形例に係るＡＤ変換器１０のタイミング制御部６０は、下位決定フェーズにおいて、複数のコンパレータ５０に供給するストローブ信号の遅延時間を乱数に応じて変化させてもよい。これにより、タイミング制御部６０によれば、サンプリングクロックに同期して発生する周期雑音が含まれる場合であっても、当該周期雑音による誤判定の影響を除くことができる。

図１０は、本実施形態の第３変形例に係るＡＤ変換器１０によるオーバーレンジ比較処理の一例を示す。本変形例に係るＡＤ変換器１０は、図１に示した本実施形態に係るＡＤ変換器１０と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。
本変形例に係る下位フィールド決定部２４は、オーバーレンジ比較処理を行う。すなわち、本変形例において、上位フィールドの下位から所定ビット数のビットは、下位フィールドの上位から所定ビット数のビットと重なっている。

例えば、図１０に示すように、上位決定フェーズにおいて、上位フィールド決定部１６が、上位フィールドとして、デジタル出力信号における最上位ビット（第ｍビット）から第（ｍ−ｎ）ビットまでのデータ値を決定したとする。この場合、下位フィールド決定部２４は、例えばデジタル出力信号における第（ｍ−ｎ）ビット（または第（ｍ−ｎ）ビットより上位の任意のビット）から最下位ビット（１ビット目）までの下位フィールドのデータ値を、下位決定フェーズにおいて決定してよい。

このように本変形例に係るＡＤ変換器１０は、上位フィールドの下位ビットの値を、上位決定フェーズおよび下位決定フェーズの両フェーズで決定する。そして、上位決定フェーズにおいて決定された第（ｍ−ｎ）ビットの値と、下位決定フェーズにおいて決定された第（ｍ−ｎ）ビットの値とが異なる場合、記憶部２６は、下位決定フェーズにおいて決定された値を第（ｍ−ｎ）ビットの値として出力する。従って、下位フィールド決定部２４は、上位決定フェーズにおいて生じたエラーを下位決定フェーズにおいて修正できる。これにより、本変形例に係るＡＤ変換器１０によれば、より精度良くＡＤ変換をすることができる。

図１１は、本実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。本実施形態に係るコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有するレガシー入出力部とを備える。

ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。

入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。

また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラムや、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０や、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を接続する。

ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。

コンピュータ１９００にインストールされ、コンピュータ１９００をＡＤ変換器１０の制御装置として機能させるプログラムは、上位フィールド決定モジュールと、ビット選択モジュールと、閾値制御モジュールと、下位フィールド決定モジュールと、記憶モジュールと、コンパレータ選択モジュールと、シーケンサモジュールとを備える。これらのプログラム又はモジュールは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００を、上位フィールド決定部１６、ビット選択部１８、閾値制御部２０、下位フィールド決定部２４、記憶部２６、コンパレータ選択部２８およびシーケンサ３０としてそれぞれ機能させる。

以上に示したプログラム又はモジュールは、外部の記憶媒体に格納されてもよい。記憶媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤやＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。

以上、本発明の一側面を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (8)

1. アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器であって、
   それぞれが前記アナログ入力信号とアナログ閾値とを比較する複数のコンパレータと、
   上位決定フェーズにおいて、前記デジタル出力信号における予め定められたビット数の上位フィールドが取り得る各データ値に対応する範囲の境界を表す複数の前記アナログ閾値を、前記複数のコンパレータのそれぞれに対して並列に供給し、前記複数のコンパレータによる比較結果に基づいて前記アナログ入力信号がいずれの前記範囲に属するかを検出し、前記アナログ入力信号以下の最大の前記アナログ閾値と前記アナログ入力信号以上の最小の前記アナログ閾値との間の範囲に対応するデータ値に前記上位フィールドのデータ値を絞り込む上位フィールド決定部と、
   下位決定フェーズにおいて、前記デジタル出力信号における前記上位フィールドを除くビットを含む下位フィールドの上位ビットから下位ビットへと順番に変換対象ビットを選択するビット選択部と、
   前記下位決定フェーズにおいて、前記変換対象ビットの０および１の境界値を表す閾値データを、前記変換対象ビットより上位のビットの決定済みの値に基づいて決定する閾値制御部と、
   前記下位決定フェーズにおいて、前記閾値データをＤＡ変換した前記アナログ閾値を、前記複数のコンパレータのそれぞれに対して供給するＤＡ変換部と、
   前記下位決定フェーズにおいて、前記複数のコンパレータによる複数の比較結果に基づき前記変換対象ビットの値を決定する下位フィールド決定部と
   を備えるＡＤ変換器。
2. 前記下位フィールド決定部は、前記複数の比較結果を多数決して、前記変換対象ビットの値を決定する
   請求項１に記載のＡＤ変換器。
3. 前記複数のコンパレータのそれぞれについて、一方の入力端子を基準電位に接続し、他方の入力端子の電位を変化させることにより、比較結果を反転させる電位の前記基準電位からの誤差を測定し、測定結果に基づき前記複数のコンパレータのうち誤差の小さい前記コンパレータを選択するコンパレータ選択部を更に備え、
   前記下位フィールド決定部は、前記コンパレータ選択部により選択された前記複数のコンパレータの比較結果に基づいて前記変換対象ビットの値を決定する
   請求項１に記載のＡＤ変換器。
4. 前記下位決定フェーズにおいて、前記複数のコンパレータのそれぞれにおける前記アナログ入力信号と前記アナログ閾値との比較のタイミングを制御するタイミング制御部を更に備え、
   前記タイミング制御部は、
   前記複数のコンパレータのうちの第１のコンパレータを、前記変換対象ビットの値を決定する変換期間中における第１比較タイミングにおいて比較させ、
   前記複数のコンパレータのうちの第２のコンパレータを、当該変換期間中における前記第１比較タイミングとは異なる第２比較タイミングにおいて比較させる
   請求項１に記載のＡＤ変換器。
5. 前記タイミング制御部は、１ビット分の変換期間を定めるサンプリングクロックを、当該サンプリングクロックの１周期未満の遅延量の遅延素子により遅延することにより、前記第１比較タイミングを指定する第１ストローブ信号および前記第２比較タイミングを指定する第２ストローブ信号を生成し、
   前記第１のコンパレータは、前記第１ストローブ信号により前記アナログ入力信号と前記アナログ閾値とを比較し、
   前記第２のコンパレータは、前記第２ストローブ信号により前記アナログ入力信号と前記アナログ閾値とを比較する
   請求項４に記載のＡＤ変換器。
6. 前記上位フィールド決定部は、
   前記上位フィールドが取り得る各データ値に対応する範囲の境界を表す複数の前記アナログ閾値を前記複数のコンパレータのそれぞれに対して並列に供給する閾値供給部と、
   前記上位決定フェーズ以外のフェーズにおいて、前記閾値供給部による前記複数のコンパレータに対する前記アナログ閾値の供給を停止させる供給停止部と
   を有する
   請求項１に記載のＡＤ変換器。
7. 前記上位フィールドの下位から所定ビット数のビットは、前記下位フィールドの上位から所定ビット数のビットと重なっている
   請求項１に記載のＡＤ変換器。
8. アナログ入力信号をデジタル化したデジタル出力信号を出力するＡＤ変換器により実行されるＡＤ変換方法であって、
   前記ＡＤ変換器は、それぞれが前記アナログ入力信号とアナログ閾値とを比較する複数のコンパレータを備え、
   上位決定フェーズにおいて、前記デジタル出力信号における予め定められたビット数の上位フィールドが取り得る各データ値に対応する範囲の境界を表す複数の前記アナログ閾値を、前記複数のコンパレータのそれぞれに対して並列に供給し、前記複数のコンパレータによる比較結果に基づいて前記アナログ入力信号がいずれの前記範囲に属するかを検出し、前記アナログ入力信号以下の最大の前記アナログ閾値と前記アナログ入力信号以上の最小の前記アナログ閾値との間の範囲に対応するデータ値に前記上位フィールドのデータ値を絞り込み、
   下位決定フェーズにおいて、前記デジタル出力信号における前記上位フィールドを除くビットを含む下位フィールドの上位ビットから下位ビットへと順番に変換対象ビットを選択し、
   前記下位決定フェーズにおいて、前記変換対象ビットの０および１の境界値を表す閾値データを、前記変換対象ビットより上位のビットの決定済みの値に基づいて決定し、
   前記下位決定フェーズにおいて、前記閾値データをＤＡ変換した前記アナログ閾値を、前記複数のコンパレータのそれぞれに対して供給し、
   前記下位決定フェーズにおいて、前記複数のコンパレータによる複数の比較結果に基づき前記変換対象ビットの値を決定する
   ＡＤ変換方法。

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